CN106371790A - 基于fpga的双通道视频多画面分割显示方法及装置 - Google Patents

基于fpga的双通道视频多画面分割显示方法及装置 Download PDF

Info

Publication number
CN106371790A
CN106371790A CN201610892658.7A CN201610892658A CN106371790A CN 106371790 A CN106371790 A CN 106371790A CN 201610892658 A CN201610892658 A CN 201610892658A CN 106371790 A CN106371790 A CN 106371790A
Authority
CN
China
Prior art keywords
video
video data
data
fpga
fade
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610892658.7A
Other languages
English (en)
Inventor
李敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ifreecomm Technology Co Ltd
Original Assignee
Ifreecomm Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ifreecomm Technology Co Ltd filed Critical Ifreecomm Technology Co Ltd
Priority to CN201610892658.7A priority Critical patent/CN106371790A/zh
Publication of CN106371790A publication Critical patent/CN106371790A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1446—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display display composed of modules, e.g. video walls
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
    • H04N19/154—Measured or subjectively estimated visual quality after decoding, e.g. measurement of distortion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
    • H04N19/156—Availability of hardware or computational resources, e.g. encoding based on power-saving criteria
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/189—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the adaptation method, adaptation tool or adaptation type used for the adaptive coding
    • H04N19/192—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the adaptation method, adaptation tool or adaptation type used for the adaptive coding the adaptation method, adaptation tool or adaptation type being iterative or recursive
    • H04N19/194—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the adaptation method, adaptation tool or adaptation type used for the adaptive coding the adaptation method, adaptation tool or adaptation type being iterative or recursive involving only two passes

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

本发明公开一种基于FPGA的双通道视频多画面分割显示方法及装置，其中，该装置包括视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；HDMI信号解码电路，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；FPGA处理芯片，用于对解码的多路视频数据进行提取、分割及合成两路输出视频数据；数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。本发明的技术方案能够大大提高视频分割的处理速度，满足两路视频同步显示的要求。

Description

基于FPGA的双通道视频多画面分割显示方法及装置
技术领域
本发明涉及一种视频处理技术领域，尤其涉及一种基于FPGA的双通道视频多画面分割显示方法及装置。
背景技术
随着计算机、DSP、超大规模集成电路等技术的发展，画面分割器开始采用硬件设计。首先，将各路模拟视频转换成数字信号，然后，在数字领域对各路视频信号进行处理。使电路的设计、调试得到了很大的改善。设计中所使用的DSP+CPU芯片对多画面进行分割，可以满足对视频处理速度要求不高的系统，但对于实时性要求高的系统，比如远程视频会议系统、执法系统和视频编解码服务器系统等等，该方案的系统延时显然会十分严重。
随着半导体加工工艺的不断发展，FPGA在结构、速度、工艺、集成度和性能方面都取得了很大的进步和提高。而且基于FPGA的硬件处理方式，其视频处理速度非常快。如何利用高性能的FPGA来解决视频画面分割造成的系统延时，已成为业内急需解决的问题。
发明内容
本发明的主要目的是提供一种基于FPGA的双通道视频多画面分割显示装置，能够大大提高视频分割的处理速度，满足两路视频同步显示的要求。
为实现上述目的，本发明采用的一个技术方案为：提供一种基于FPGA的双通道视频多画面分割显示装置，包括：
视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；
HDMI信号解码电路，所述HDMI信号解码电路与视频交叉矩阵电路电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；
FPGA处理芯片，所述FPGA处理芯片与HDMI信号解码电路电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；
数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；
HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。
优选地，所述FPGA处理芯片包括：
通道数据提取模块，所述通道数据提取模块用于提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
视频淡入淡出模块，所述视频淡入淡出模块与通道数据提取模块电连接，用于对提取的各路有效视频数据进行淡入淡出处理；
视频缩小模块，所述视频缩小模块与视频淡入淡出模块电连接，用于对各路经淡入淡出处理的视频数据进行缩放处理；
DDR2读/写控制模块，所述DDR2读/写控制模块与多路视频缩小模块电连接，用于控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；
视频显示模块，所述视频显示模块与DDR2读/写控制模块电连接，用于将读出的多路视频数据合成两路输出视频数据；
锁相环时钟配置模块，所述锁相环时钟配置模块用于对合成的两路视频数据进行同步输出。
优选地，所述视频淡入淡出模块包括alpha系数变化单元及与alpha系数变化单元电连接的alpha背景叠加单元，所述alpha系数变化单元供对提取的有效视频数据进行系数动态变换，所述alpha背景叠加单元用于对经系数变换的有效视频数据进行背景色叠加。
优选地，所述视频缩小模块包括帧率变换单元、与帧率变换单元电连接的异步时钟变换单元、以及与异步时钟变换单元电连接的视频缩放单元；所述帧率变换单元用于对经淡入淡出处理的有效视频数据进行降帧处理，所述异步时钟变换单元对降帧处理的有效视频数据按照先进先出方式同步至同一时钟域，所述视频缩放单元用于对降帧处理的有效视频数据进行缩小。
优选地，，所述数据存储器由两块DDR2拼接而成，所述数据存储器的数据位宽为32位。
优选地，所述DDR2读/写控制模块包括DDR2写入控制单元、与DDR2写入控制单元电连接的DDR2读出控制单元、以及分别与DDR2写入控制单元及DDR2读出控制单元电连接的DDR2读写仲裁单元，所述DDR2读写仲裁单元用于根据两路DDR2数据的读写申请依次占用DDR2的数据总线。
为实现上述目的，本发明采用的另一个技术方案为：提供一种基于FPGA的双通道视频多画面分割显示方法，包括如下步骤：
接收多路视频输入信号；
对多路视频输入信号分别进行解码得到解码的多路视频数据；
对解码的多路视频数据进行提取、分割及合成两路输出视频数据；
对降帧处理后的各路视频数据进行缓存；
对读出的两路视频数据进行编码，以输出显示。
优选地，所述对解码的多路视频数据进行提取、存储及合成两路输出视频的步骤，具体包括：
提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
对提取的各路有效视频数据进行淡入淡出处理；
对各路经淡入淡出处理的视频数据进行缩放处理；
控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；
将读出的多路视频数据合成两路输出视频数据；以及
对合成的两路视频数据进行同步输出。
优选地，所述对各路经淡入淡出处理的视频数据进行缩放处理通过双线差值算法来处理。
优选地，所述控制缩放后的视频数据写入数据存储器中或从数据存储器中读出的步骤，具体包括：
在检测到两路DDR2的输入输出缓存RAM中任一路存在读写申请时，并且在DDR2数据总线处于闲置状态时，控制该路DDR2响应读写申请并占用数据总线，以进行读写操作。
本发明的技术方案包括视频交叉矩阵电路、HDMI信号解码电路、FPGA处理芯片、数据存储器以及HDMI信号编码电路，该视频交叉矩阵电路可接收多路视频信号，并经HDMI信号解码电路对各路视频信号进行解码得到并行的多路视频数据，而后经FPGA处理芯片对视频信号进行提取、alpha系数叠加、分割、合成等处理能够得到两路视频输出信号，能够大大提高视频分割的处理速度；由于各路视频信号输入为异步输入，经过FPGA处理芯片及数据存储器的缓存后能够转换成各路视频数据同步输出，能够解决多路视频分割的存在的延时问题，能够对合成的两路视频进行同步显示。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明一实施例基于FPGA的双通道视频多画面分割显示装置的模块方框图；
图2为图1中视频淡入淡出模块、视频缩小模块以及DDR2读/写控制模块的组合的模块方框图；
图3为本发明一实施例基于FPGA的双通道视频多画面分割显示方法的流程示意图；
图4为图3的步骤S30的和具体的流程示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
请参照图1，在本发明实施例中，该基于FPGA的双通道视频多画面分割显示装置，应用于视频会议终端中，包括：
视频交叉矩阵电路10，所述视频交叉矩阵电路10用于接收多路视频输入信号；
HDMI信号解码电路20，所述HDMI信号解码电路20与视频交叉矩阵电路10电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；
FPGA处理芯片30，所述FPGA处理芯片30与HDMI信号解码电路20电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；
数据存储器40，所述数据存储器40与FPGA处理芯片30电连接，用于对缩放处理后的各路视频数据进行缓存；
HDMI信号编码电路50，所述HDMI信号编码电路50与FPGA处理芯片30电连接，用于对读出的两路视频数据进行编码，以输出显示。
本实施例中，视频交叉矩阵电路10可以接收九路视频输入信号，由于九路输入视频信号是独立的，各路输入视频信号的时钟为不同源的异步时钟。该视频交叉矩阵电路10优选为矩阵芯片ANX406。HDMI信号解码电路20主要用于将接收的九路视频信号解码并转换成并行的视频数据，HDMI信号解码电路20优选为解码芯片ADV7611，FPGA处理芯片30可以集中对九路视频数据进行提取、淡入淡出、缩放、分割及合成等处理，FPGA处理芯片30的型号优选为EP4CE75F29C8。数据存储器40由两块DDR2拼接而成，所述数据存储器40的数据位宽为32位。DDR2读写控制IP最大支持166.66Mhz速率.当用数据线宽是16位的两片DDR2拼接成数据位宽32位时，其DDR2的总带宽可达到166.66x 2x 32＝10.66Gb/s(视频分割时需要的最小带宽为8Gb/s)。这样当DDR的读写效率控制在80％以上就可以满足要求。HDMI信号编码电路50主要对合成的两路输出信号进行编码，HDMI信号编码电路50优选为编码芯片SIL9316。
下面以1080P60视频输出分辨率为例来说明输出画面分割模式，第0通道输出的最多分割画面为9个，第1通道输出的最多分割画面为4个。实际在应用中需要CPU来配置输出通道模式，其总体原则是，单通道输出画面分割模式时，其输出最大分割画面是9个；双通道输出多画面分割模式时，两个通道的子画面总数不能超过9个。如此，双通道输出时，第0通道和第1通道的组合可能有如下组合：5(通道0分割子画面数)+4个画面(通道1分割子画面数)，6(通道0分割子画面数)+3(通道1分割子画面数)，7(通道0分割子画面数)+2(通道1分割子画面数)，8(通道0分割子画面数)+1(通道1分割子画面数)。考虑到DDR的读写吞吐能力，当配置成单通道输出时，输入输出可以进行60帧处理，当配置成双通道进行处理时，输入的60帧图像需要进行降帧处理，输出还是按照60帧输出。
本发明的技术方案包括视频交叉矩阵电路10、HDMI信号解码电路20、FPGA处理芯片30、数据存储器40以及HDMI信号编码电路50，该视频交叉矩阵电路10可接收多路视频信号，并经HDMI信号解码电路20对各路视频信号进行解码得到并行的多路视频数据，而后经FPGA处理芯片30对视频信号进行提取、alpha系数叠加、分割、合成等处理能够得到两路视频输出信号，能够大大提高视频分割的处理速度；由于各路视频信号输入为异步输入，经过FPGA处理芯片30及数据存储器40的缓存后能够转换成各路视频数据同步输出，能够解决多路视频分割的存在的延时问题，能够对合成的两路视频进行同步显示。
请继续参照图1，在一具体的实施例中，所述FPGA处理芯片30包括：
通道数据提取模块31，所述通道数据提取模块31用于提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
视频淡入淡出模块32，所述视频淡入淡出模块32与通道数据提取模块31电连接，用于对提取的各路有效视频数据进行淡入淡出处理；
视频缩小模块33，所述视频缩小模块33与视频淡入淡出模块32电连接，用于对各路经淡入淡出处理的视频数据进行缩放处理；
DDR2读/写控制模块34，所述DDR2读/写控制模块34与多路视频缩小模块33电连接，用于控制缩放后的视频数据写入数据存储器40中或从数据存储器40中读出；
视频显示模块36，所述视频显示模块36与DDR2读/写控制模块34电连接，用于将读出的多路视频数据合成两路输出视频数据；
锁相环时钟配置模块35，所述锁相环时钟配置模块35用于对合成的两路视频数据进行同步输出。
本实施例中，通道数据提取模块31、视频淡入淡出模块32以及视频缩小模块33分别对应解码的数据通道设置；各视频缩小模块33分别输入DDR2读/写控制模块34内，经过DDR2读/写控制模块34的控制写入或从数据存储器40中读出，然后通过视频显示模块36合成两路输出视频数据，并锁相环时钟配置模块35配置的时钟数据保证两路输出视频数据同步输出，如此，可以实现视频的淡入淡出以及同步输出的效果，该锁相环时钟配置模块35链接有晶振37。上述的视频显示模块36主要根据输出视频的行场时序图来计数，按照时隙要求来读取DDR2的数据输出并且显示。
请参照图2，在一具体的实施例中，所述视频淡入淡出模块32包括alpha系数变化单元321及与alpha系数变化单元321电连接的alpha背景叠加单元322，所述alpha系数变化单元321供对提取的有效视频数据进行系数动态变换，所述alpha背景叠加单元322用于对经系数变换的有效视频数据进行背景色叠加。本实施例中，视频淡入淡出模块32通过采用掉视频数据和背景色进行alpha系数冬天叠加，并结合CPU38能够实现视频的淡入淡出效果。
请参照图2，进一步的，所述视频缩小模块33包括帧率变换单元331、与帧率变换单元331电连接的异步时钟变换单元332、以及与异步时钟变换单元332电连接的视频缩放单元333；所述帧率变换单元331用于对经淡入淡出处理的有效视频数据进行降帧处理，所述异步时钟变换单元332对降帧处理的有效视频数据按照先进先出方式同步至同一时钟域，所述视频缩放单元333用于对降帧处理的有效视频数据进行缩小。本实施例中，帧率变换单元331能够淡入淡出处理的视频数据进行降帧处理，以提高视频处理速率。异步时钟变换单元332，可以对降帧处理的有效视频数据按照先进先出方式同步至同一时钟域，即同步至DDR2时钟域，最后通过视频缩放单元333能够对缓冲两行后的视频数据进行缩小，并可存储至数据存储器40中，该视频缩放单元333可通过双线性差值算法来实现视频缩放功能。
进一步的，所述DDR2读/写控制模块34包括DDR2写入控制单元341、与DDR2写入控制单元341电连接的DDR2读出控制单元343、以及分别与DDR2写入控制单元341及DDR2读出控制单元343电连接的DDR2读写仲裁单元342，所述DDR2读写仲裁单元342用于根据两路DDR2数据的读写申请依次占用DDR2的数据总线。本实施例中，视频数据还通过DDR2读/写控制模块34来完成读写操作，DDR2写入控制单元341、DDR2读出控制单元343、以及DDR2读写仲裁单元342来避免两路输入和输出访问的碰撞问题。DDR2读写仲裁单元342主要通过轮询的方式来检测两路DDR2的输入输出缓存RAM中是否有读写申请，当发现某一路有读写申请时，并且在继续检测到DDR2数据总线处于闲置状态，此时DDR2开始响应该申请并且占用数据总线，开始进行读写操作。
请参照图3，本发明的实施例中，该基于FPGA的双通道视频多画面分割显示方法，包括如下步骤：
步骤S10、接收多路视频输入信号；
步骤S20、对多路视频输入信号分别进行解码得到解码的多路视频数据；
步骤S30、对解码的多路视频数据进行提取、分割及合成两路输出视频数据；
步骤S40、对降帧处理后的各路视频数据进行缓存；
步骤S50、对读出的两路视频数据进行编码，以输出显示。
本实施例中，通过采用型号为EP4CE75F29C8的FPGA处理芯片30能够对多路视频数据进行提取、分割及合成两路输出视频数据，充分利用FPGA处理芯片30的功能实现九路视频输入两路视频输出。考虑到上述的九路视频输入信号是多路异步时钟信号，直接将九路视频分割并合成成两路输出视频数据，会存在延时问题，通过对降帧处理后的各路视频数据进行缓存，能够将多路异步时钟信号转化成DDR2时钟域，如此，以实现能够对合成的两路视频进行同步显示，进而提高装置的视频处理性能。
请参照图4，在一具体的实施例中，所述步骤S30，具体包括：
步骤S31、提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
步骤S32、对提取的各路有效视频数据进行淡入淡出处理；
步骤S33、对各路经淡入淡出处理的视频数据进行缩放处理；
步骤S34、控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；
步骤S35、将读出的多路视频数据合成两路输出视频数据；以及
步骤S36、对合成的两路视频数据进行同步输出。本实施例中，通过上述的实施例通过视频的淡入淡出处理，对视频数据进行缩放处理，各视频数据的缓存处理以及合成两路视频处理，能够实现视频的淡入淡出效果，能够使视频处理速度延时小于一帧，提高了装置的视频处理性能，能够使合成的两路视频数据同步输出。
进一步的，所述对各路经淡入淡出处理的视频数据进行缩放处理通过双线差值算法来处理。本实施例中，可以通过双线差值算法来实现各路视频进行缩放处理。当然，本实施例中，还可以采用其他的算法来实现。
进一步的，所述控制缩放后的视频数据写入数据存储器中或从数据存储器中读出的步骤，具体包括：
在检测到两路DDR2的输入输出缓存RAM中任一路存在读写申请时，并且在DDR2数据总线处于闲置状态时，控制该路DDR2响应读写申请并占用数据总线，以进行读写操作。为避免两路输入和输出访问的碰撞问题，本实施例中，主要通过轮询的方式来检测两路DDR2的输入输出缓存RAM中是否有读写申请，当发现某一路有读写申请时，并且在继续检测到DDR2数据总线处于闲置状态，此时DDR2开始响应该申请并且占用数据总线，开始进行读写操作。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述基于FPGA的双通道视频多画面分割显示装置包括：
视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；
HDMI信号解码电路，所述HDMI信号解码电路与视频交叉矩阵电路电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；
FPGA处理芯片，所述FPGA处理芯片与HDMI信号解码电路电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；
数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；
HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。
2.如权利要求1所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述FPGA处理芯片包括：
通道数据提取模块，所述通道数据提取模块用于提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
视频淡入淡出模块，所述视频淡入淡出模块与通道数据提取模块电连接，用于对提取的各路有效视频数据进行淡入淡出处理；
视频缩小模块，所述视频缩小模块与视频淡入淡出模块电连接，用于对各路经淡入淡出处理的视频数据进行缩放处理；
DDR2读/写控制模块，所述DDR2读/写控制模块与多路视频缩小模块电连接，用于控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；
视频显示模块，所述视频显示模块与DDR2读/写控制模块电连接，用于将读出的多路视频数据合成两路输出视频数据；
锁相环时钟配置模块，所述锁相环时钟配置模块用于对合成的两路视频数据进行同步输出。
3.如权利要求2所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述视频淡入淡出模块包括alpha系数变化单元及与alpha系数变化单元电连接的alpha背景叠加单元，所述alpha系数变化单元供对提取的有效视频数据进行系数动态变换，所述alpha背景叠加单元用于对经系数变换的有效视频数据进行背景色叠加。
4.如权利要求2所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述视频缩小模块包括帧率变换单元、与帧率变换单元电连接的异步时钟变换单元、以及与异步时钟变换单元电连接的视频缩放单元；所述帧率变换单元用于对经淡入淡出处理的有效视频数据进行降帧处理，所述异步时钟变换单元对降帧处理的有效视频数据按照先进先出方式同步至同一时钟域，所述视频缩放单元用于对降帧处理的有效视频数据进行缩小。
5.如权利要求2所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述数据存储器由两块DDR2拼接而成，所述数据存储器的数据位宽为32位。
6.如权利要求5所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述DDR2读/写控制模块包括DDR2写入控制单元、与DDR2写入控制单元电连接的DDR2读出控制单元、以及分别与DDR2写入控制单元及DDR2读出控制单元电连接的DDR2读写仲裁单元，所述DDR2读写仲裁单元用于根据两路DDR2数据的读写申请依次占用DDR2的数据总线。
7.一种基于FPGA的双通道视频多画面分割显示方法，其特征在于，所述基于FPGA的双通道视频多画面分割显示方法，包括如下步骤：
接收多路视频输入信号；
对多路视频输入信号分别进行解码得到解码的多路视频数据；
对解码的多路视频数据进行提取、分割及合成两路输出视频数据；
对降帧处理后的各路视频数据进行缓存；
对读出的两路视频数据进行编码，以输出显示。
8.如权利要求7所述的基于FPGA的双通道视频多画面分割显示方法，其特征在于，所述对解码的多路视频数据进行提取、存储及合成两路输出视频的步骤，具体包括：
提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；
对提取的各路有效视频数据进行淡入淡出处理；
对各路经淡入淡出处理的视频数据进行缩放处理；
控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；
将读出的多路视频数据合成两路输出视频数据；以及
对合成的两路视频数据进行同步输出。
9.如权利要求8所述的基于FPGA的双通道视频多画面分割显示方法，其特征在于，所述对各路经淡入淡出处理的视频数据进行缩放处理通过双线差值算法来处理。
10.如权利要求8所述的基于FPGA的双通道视频多画面分割显示方法，其特征在于，所述控制缩放后的视频数据写入数据存储器中或从数据存储器中读出的步骤，具体包括：
在检测到两路DDR2的输入输出缓存RAM中任一路存在读写申请时，并且在DDR2数据总线处于闲置状态时，控制该路DDR2响应读写申请并占用数据总线，以进行读写操作。
CN201610892658.7A 2016-10-12 2016-10-12 基于fpga的双通道视频多画面分割显示方法及装置 Pending CN106371790A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610892658.7A CN106371790A (zh) 2016-10-12 2016-10-12 基于fpga的双通道视频多画面分割显示方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610892658.7A CN106371790A (zh) 2016-10-12 2016-10-12 基于fpga的双通道视频多画面分割显示方法及装置

Publications (1)

Publication Number Publication Date
CN106371790A true CN106371790A (zh) 2017-02-01

Family

ID=57895115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610892658.7A Pending CN106371790A (zh) 2016-10-12 2016-10-12 基于fpga的双通道视频多画面分割显示方法及装置

Country Status (1)

Country Link
CN (1) CN106371790A (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108055478A (zh) * 2017-12-18 2018-05-18 天津津航计算技术研究所 一种基于fc-av协议的多路视频叠加传输方法
CN108769548A (zh) * 2018-04-26 2018-11-06 深圳市微智体技术有限公司 一种解码视频输出系统及方法
CN108924261A (zh) * 2018-08-16 2018-11-30 成都掩码科技有限公司 一种高速帧精确内容馈送显示系统
CN109640026A (zh) * 2018-12-26 2019-04-16 威创集团股份有限公司 一种高分辨率信号源拼墙显示方法、装置和设备
CN110072094A (zh) * 2018-01-24 2019-07-30 上海济丽信息技术有限公司 基于裸眼3d显示屏的多视区视频播放系统及方法
TWI676129B (zh) * 2018-06-29 2019-11-01 致茂電子股份有限公司 多核心同步處理裝置及其同步控制方法
CN111917935A (zh) * 2020-07-30 2020-11-10 深圳市创凯智能股份有限公司 视频数据交织方法、装置、设备及可读存储介质
CN112770119A (zh) * 2019-10-21 2021-05-07 西安诺瓦星云科技股份有限公司 视频控制卡和视频处理器
CN112802406A (zh) * 2021-02-02 2021-05-14 大连集思特科技有限公司 一种异形柔性led透明显示屏控制系统
CN113655956A (zh) * 2021-07-26 2021-11-16 武汉极目智能技术有限公司 一种基于fpga和ddr4的高带宽多路数据存储读取单元的方法和系统
CN114125182A (zh) * 2021-11-25 2022-03-01 中航华东光电有限公司 一种基于fpga实现4k高清显示的方法
CN114845151A (zh) * 2022-05-09 2022-08-02 北斗星通智联科技有限责任公司 一种多屏同步显示方法、系统、终端设备和存储介质
CN115328421A (zh) * 2022-08-10 2022-11-11 上海为旌科技有限公司 一种多子图分屏显示方法、系统、硬件电路及存储介质
CN117640992A (zh) * 2023-12-13 2024-03-01 北京拓目科技有限公司 一种用于mvps系列视频处理系统的视频显示方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127564A1 (en) * 2005-12-05 2007-06-07 Shih-Hsiung Li Image display device for car monitoring system
CN101489053A (zh) * 2008-01-18 2009-07-22 福建星网锐捷通讯股份有限公司 视频图像旋转系统
CN101516015A (zh) * 2008-12-31 2009-08-26 广东威创视讯科技股份有限公司 多路视频数据采集处理和传输的装置及其方法
CN105430296A (zh) * 2015-11-26 2016-03-23 深圳市捷视飞通科技股份有限公司 一种高清视频多画面分割裂屏显示的解决方法
CN105554416A (zh) * 2015-12-24 2016-05-04 深圳市捷视飞通科技股份有限公司 一种基于fpga的高清视频淡入淡出处理系统及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127564A1 (en) * 2005-12-05 2007-06-07 Shih-Hsiung Li Image display device for car monitoring system
CN101489053A (zh) * 2008-01-18 2009-07-22 福建星网锐捷通讯股份有限公司 视频图像旋转系统
CN101516015A (zh) * 2008-12-31 2009-08-26 广东威创视讯科技股份有限公司 多路视频数据采集处理和传输的装置及其方法
CN105430296A (zh) * 2015-11-26 2016-03-23 深圳市捷视飞通科技股份有限公司 一种高清视频多画面分割裂屏显示的解决方法
CN105554416A (zh) * 2015-12-24 2016-05-04 深圳市捷视飞通科技股份有限公司 一种基于fpga的高清视频淡入淡出处理系统及方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108055478A (zh) * 2017-12-18 2018-05-18 天津津航计算技术研究所 一种基于fc-av协议的多路视频叠加传输方法
CN110072094A (zh) * 2018-01-24 2019-07-30 上海济丽信息技术有限公司 基于裸眼3d显示屏的多视区视频播放系统及方法
CN108769548A (zh) * 2018-04-26 2018-11-06 深圳市微智体技术有限公司 一种解码视频输出系统及方法
TWI676129B (zh) * 2018-06-29 2019-11-01 致茂電子股份有限公司 多核心同步處理裝置及其同步控制方法
CN108924261A (zh) * 2018-08-16 2018-11-30 成都掩码科技有限公司 一种高速帧精确内容馈送显示系统
CN108924261B (zh) * 2018-08-16 2021-01-12 成都掩码科技有限公司 一种高速帧精确内容馈送显示系统
CN109640026A (zh) * 2018-12-26 2019-04-16 威创集团股份有限公司 一种高分辨率信号源拼墙显示方法、装置和设备
CN109640026B (zh) * 2018-12-26 2021-10-08 威创集团股份有限公司 一种高分辨率信号源拼墙显示方法、装置和设备
CN112770119A (zh) * 2019-10-21 2021-05-07 西安诺瓦星云科技股份有限公司 视频控制卡和视频处理器
CN111917935A (zh) * 2020-07-30 2020-11-10 深圳市创凯智能股份有限公司 视频数据交织方法、装置、设备及可读存储介质
CN111917935B (zh) * 2020-07-30 2022-12-06 深圳市创凯智能股份有限公司 视频数据交织方法、装置、设备及可读存储介质
CN112802406A (zh) * 2021-02-02 2021-05-14 大连集思特科技有限公司 一种异形柔性led透明显示屏控制系统
CN113655956A (zh) * 2021-07-26 2021-11-16 武汉极目智能技术有限公司 一种基于fpga和ddr4的高带宽多路数据存储读取单元的方法和系统
CN113655956B (zh) * 2021-07-26 2024-02-02 武汉极目智能技术有限公司 一种基于fpga和ddr4的高带宽多路数据存储读取单元的方法和系统
CN114125182A (zh) * 2021-11-25 2022-03-01 中航华东光电有限公司 一种基于fpga实现4k高清显示的方法
CN114845151A (zh) * 2022-05-09 2022-08-02 北斗星通智联科技有限责任公司 一种多屏同步显示方法、系统、终端设备和存储介质
CN115328421A (zh) * 2022-08-10 2022-11-11 上海为旌科技有限公司 一种多子图分屏显示方法、系统、硬件电路及存储介质
CN115328421B (zh) * 2022-08-10 2023-12-22 上海为旌科技有限公司 一种多子图分屏显示方法、系统、硬件电路及存储介质
CN117640992A (zh) * 2023-12-13 2024-03-01 北京拓目科技有限公司 一种用于mvps系列视频处理系统的视频显示方法及系统

Similar Documents

Publication Publication Date Title
CN106371790A (zh) 基于fpga的双通道视频多画面分割显示方法及装置
CN101587431B (zh) 一种可以跨屏实现多屏播放视频的方法
CN103686314B (zh) 采用高清视频通道传输多路标清视频的解复用装置及方法
CN107133011B (zh) 一种示波记录仪的多通道数据存储方法
CN101516015B (zh) 多路视频数据采集处理和传输的方法
CN102802039A (zh) 多路视频混合解码输出方法及装置
CN103269416A (zh) 采用并行处理方式实现视频图像拼接显示的装置及方法
CN101963895B (zh) 一种边缘融合处理器、系统及叠加方法
CN211184115U (zh) 一种具有多路视频显示功能的车载显控终端
CN113014838A (zh) 一种基于fpga的多格式高速数字视频融合系统
CN105554416A (zh) 一种基于fpga的高清视频淡入淡出处理系统及方法
CN105208275A (zh) 一种支持流数据片内实时处理的系统及设计方法
CN103618869A (zh) 多画面视频拼接方法及装置
CN101778204A (zh) 3g-sdi高清数字视音频延时系统
CN108184039A (zh) 一种接口转换方法及系统
CN102075767A (zh) 一种视频与音频自动同步的处理方法
CN104125461A (zh) 一种大尺寸的图像压缩处理系统及方法
CN112822438A (zh) 一种实时控制多路视频管理器
CN206472189U (zh) 一种基于fpga芯片模块的超高清vr固态延时器
CN101980142A (zh) 一种多屏图像分割处理系统及其方法
CN102118289A (zh) Ieee1394接口的实时图像分割处理系统与高速智能统一总线接口方法
CN110312084B (zh) 一种多路视频处理器及基于该处理器实现水印叠加的方法
CN104601910A (zh) 一种基于fpga的四路全高清视频处理电路
CN105516633B (zh) 一种图像处理系统
CN2509797Y (zh) 具有画面分割功能的图像编码器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170201