CN114125182A - 一种基于fpga实现4k高清显示的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 101100498823 Caenorhabditis elegans ddr-2 gene Proteins 0.000 claims description 3
- 238000004590 computer program Methods 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 abstract description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000004422 calculation algorithm Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Abstract
本发明公开了一种基于FPGA实现4K高清显示的方法，用于显示设备中，所述方法包括：将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存；将所述行缓冲区RAM中视频信号输入水平放缩模块进行水平放缩；将所述水平放缩后的视频信号输入列缓冲区RAM储存；将所述列缓冲区RAM中视频信号输入垂直放缩模块进行垂直放缩；将所述垂直放缩后的视频信号输出缓冲区队列，采用水平缩放和垂直缩放分开处理的方法，在每次进行插值计算时，缓存只需向缩放模块提供一维方向上相邻的像素数据即可，这样可以提高代码的复用率，从而降低了缩放时计算的复杂度，使得终端显示器显示的视频更稳定清晰。
Description
技术领域
本发明属于视频显示技术领域，涉及一种基于FPGA实现4K高清显示的方法。
背景技术
随着图像显示技术的不断发展，特别是以LCD为显示介质的平板显示器技术的高速发展，液晶显示设备在人们的日常生活中越来越重要，在家用电器、汽车、医疗及军工等行业广泛应用，同时人们也对液晶显示器提出了更高的要求，液晶显示器正往更大尺寸，更薄厚度，更好视觉效果方向发展。
传统的液晶显示器的分辨率为720p（1280×720）能够显示921600个像素点，而目前主流的液晶显示器实现的分辨率为1080p（1920×1080）能够显示2073600个像素点，而则能够显示出9437184个像素点，达到了1080p分辨率的4倍大小，因此显示画面十分细腻，因此在我们日常的应用中，无论是显示图片、观看电影还是体验游戏，都能够获得无与伦比的细腻画面表现，可以充分满足各种不同人群对显示画面的需求来说，4K（4096×2304）分辨率能够帮助他们在同一屏幕内显示更加丰富的内容，也能够显著的提升他们的工作效率。
但是，现有4K显示方法存在缩放时计算的复杂度高，代码的复用率底。
发明内容
本发明的目的在于提供一种基于FPGA实现4K高清显示的方法，以解决现有4K显示方法存在缩放时计算的复杂度高，代码的复用率底的问题。
为了实现上述目的，本发明提供了如下技术方案：一种基于FPGA实现4K高清显示的方法，用于显示设备中，所述方法包括：
将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存；
将所述行缓冲区RAM中视频信号输入水平放缩模块进行水平放缩；
将所述水平放缩后的视频信号输入列缓冲区RAM储存；
将所述列缓冲区RAM中视频信号输入垂直放缩模块进行垂直放缩；
将所述垂直放缩后的视频信号输出缓冲区队列。
优选的，所述水平放缩包括：
从所述行缓冲区RAM取出同一行四个相邻的第一像素点的值；
从所述放缩模块中行放缩系数ROM取出四个第一像素点对应的系数；
将所述第一像素点的值和所述第一像素点对应的系数相乘，得到所述水平放缩后的视频信号。
优选的，所述垂直放缩包括：
从所述列缓冲区RAM取出同一行四个相邻的第二像素点的值；
从所述放缩模块中列放缩系数ROM取出四个第二像素点对应的系数；
将所述第二像素点的值和所述第二像素点对应的系数相乘，得到所述垂直放缩后的视频信号。
优选的，将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存前，所述方法还包括：
将解码后的视频信号输入输入FIFO控制器；
所述输入FIFO控制器对所述解码后的视频信号进行第一次帧频转换得到第一次帧频转换视频信号；
将所述第一次帧频转换视频信号输入DDR2；
取出所述DDR2中所述第一次帧频转换视频信号输入输出FIFO控制器；
所述输出FIFO控制器对所述第一次帧频转换视频信号进行二次帧频转换得到所述帧频转换后的视频信号。
优选的，将解码后的视频信号输入输入FIFO控制器前，所述方法还包括：
将视频信号输入解码芯片；
所述解码芯片对所述视频信号进行数字化解码得到所述解码后的视频信号；
对所述解码后的视频信号的分辨率进行判断并输出所述解码后的视频信号。
优选的，包括：处理器；以及 存储程序的存储器，其中，所述程序包括指令，所述指令在由所述处理器执行时使所述处理器执行根据权利要求1-5中任一项所述的视频显示方法。
优选的，所述存储介质存储有计算机程序，所述计算机程序用于执行上述权利要求1-5中任一项所述的视频显示方法。
与现有技术相比，本发明的有益效果是：
1、水平方向插值和垂直方向插值原理的相似性，采用水平缩放和垂直缩放分开处理的方法，在每次进行插值计算时，缓存只需向缩放模块提供一维方向上相邻的像素数据即可，这样可以提高代码的复用率，从而降低了缩放时计算的复杂度，使得终端显示器显示的视频更稳定清晰。
2、通过使用输入FIFO控制器、DDR2和输出FIFO控制器将多种传输频率统一转换为同一传输频率，便于不同视频源在同一终端显示器显示，且提高视频图像的显示效果。
附图说明
图1为本发明的缩放流程示意图；
图2为本发明的水平放缩步骤流程示意图；
图3为本发明的垂直放缩步骤流程示意图；
图4为本发明的缓冲区RAM和放缩系数ROM示意图；
图5为本发明的帧频转换流程示意图；
图6为本发明的视频信号解码流程示意图；
图7为本发明的双三次插值算法进行图像放缩过程示意图；
图8为本发明的帧频转换具体实施流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例，请参阅图1-4，本发明提供一种技术方案：一种基于FPGA实现4K高清显示的方法，用于显示设备中，该实施例包括：
101、将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存；
本实施例中，帧频转换后的视频信号输入行缓冲区RAM，放缩模块在没有接受到解码过程产生放缩使能信号，放缩模块不对帧频转换后的视频信号进行缩放，直接输出，从而减少不必要放缩计算。
102、将所述行缓冲区RAM中视频信号输入水平放缩模块进行水平放缩；
本实施例中，水平放缩采用放缩计算方法优选双三次插值算法。
103、将所述水平放缩后的视频信号输入列缓冲区RAM储存；
本实施例中，水平放缩后的视频信号为帧频转换后的视频信号进行水平放缩所得到的视频信号。
104、将所述列缓冲区RAM中视频信号输入垂直放缩模块进行垂直放缩；
本实施例中，列缓冲区RAM中视频信号为储存在列缓冲区RAM中的水平放缩后的视频信号。
105、将所述垂直放缩后的视频信号输出缓冲区队列。
本实施例中，垂直放缩后的视频信号为帧频转换后的视频信号进行缩放后视频信号，此信号用于输入终端显示器显示4K高清视频。
实施例，请参阅图7，进一步对双三次插值算法进行说明，其具体算法过程是利用在二维方向上一个4×4的邻近像素区域（其横向坐标为i-1、i、i+1和i+2；其纵向坐标为j-1、j、j+1和j+2），在水平方向上分别进行4次双三次插值得到f0、f3、f12和f15，然后，再利用水平方向上插值出的数据在垂直方向进行一次双三次插值，来得到待求点的像素值(图中提供原图像进行150%缩放得到目标图像实例)。
实施例，请参阅图2和图4，所述水平放缩包括：
201、从所述行缓冲区RAM取出同一行四个相邻的第一像素点的值；
本实施例中，第一像素点的值为帧频转换后的视频信号水平方向上进行双三次插值得到像素值。
202、从所述放缩模块中行放缩系数ROM取出四个第一像素点对应的系数；
本实施例中，第一像素点对应的系数通过计算软件提前计算出，预存在行放缩系数ROM，当需要使用时，直接从行放缩系数ROM进行调取。
203、将所述第一像素点的值和所述第一像素点对应的系数相乘，得到所述水平放缩后的视频信号。
实施例，请参阅图3-4，所述垂直放缩包括：
301、从所述列缓冲区RAM取出同一行四个相邻的第二像素点的值；
本实施例中，第二像素点的值为第一像素点的值垂直方向上进行双三次插值得到像素值。
302、从所述放缩模块中列放缩系数ROM取出四个第二像素点对应的系数；
本实施例中，第二像素点对应的系数也通过计算软件提前计算出，预存在列放缩系数ROM，当需要使用时，直接从列放缩系数ROM进行调取。
303、将所述第二像素点的值和所述第二像素点对应的系数相乘，得到所述垂直放缩后的视频信号。
实施例，请参阅图4，作为一个实例，对行缓冲区RAM、列缓冲区RAM、行放缩系数ROM和列放缩系数ROM结构进行公布，以便于更好辅助说明整个缩放计算过程。
实施例，请参阅图5，将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存前，所述方法还包括：
401、将解码后的视频信号输入输入FIFO控制器；
402、所述输入FIFO控制器对所述解码后的视频信号进行第一次帧频转换得到第一次帧频转换视频信号；
403、将所述第一次帧频转换视频信号输入DDR2；
404、取出所述DDR2中所述第一次帧频转换视频信号输入输出FIFO控制器；
405、所述输出FIFO控制器对所述第一次帧频转换视频信号进行二次帧频转换得到所述帧频转换后的视频信号。
实施例，请参阅图8，帧频转换具体过程为,输入视频信号经输入fifo控制器将32位rgb数据流并串转换为128位数据流（时钟转换为源像素时钟的四分之一），并且实现128位数据流的时钟域转换（由源像素时钟的四分之一转换为ddr2的运行时钟），输入视频经过串并转换后存入DDR2中，然后从DDR2中读取出来流入放缩模块，这里采用了quartus ii中的ip核来控制DDR2的运行，采用两片DDR2芯片来实现帧频转换的功能，两片DDR2器件采用了地址复用的方式进行控制，输出的视频信号经输出fifo控制器，将128位数据流的时钟域转换（从ddr2的运行时钟转换为输出像素时钟的四分之一），并将128位数据流串并转换为32位数据流（时钟转换为输出像素时钟）输出至放缩模块（其输出像素时钟采用60Hz为例）。
实施例，请参阅图6，将解码后的视频信号输入输入FIFO控制器前，所述方法还包括：
501、将视频信号输入解码芯片；
502、所述解码芯片对所述视频信号进行数字化解码得到所述解码后的视频信号；
503、对所述解码后的视频信号的分辨率进行判断并输出所述解码后的视频信号。
本实施例中，解码芯片优选ADV7611与ADV7842，其中VGA与AV信号通过ADV7842进行数字化解码，DVI信号通过ADV7611进行数字化解码，ADV7842需要判断输入的信号源后并写入相应的寄存器配置内容，并给予后端一个相应分辨率的放缩使能信号，ADV7611直接写入寄存器配置，启动对各种输入分辨率的数字化处理，并同样通过回读STDI模块来判断输入信号源来给予后端一个对应分辨率的放缩使能信号，当放缩使能信号产生时，放缩使能信号会对缩放模块进行使能，对视频信号进行放缩（能信号产生条件是当输入分辨率发生改变）。
实施例，请参阅图1-8，包括：处理器；以及 存储程序的存储器，其中，所述程序包括指令，所述指令在由所述处理器执行时使所述处理器执行根据权利要求1-5中任一项所述的视频显示方法。
本实施例中指令可以采用一个或多个编程语言的任何组合来编写，这些指令执行权利要求1-5中任一项所述的视频显示方法均属有本发明实例应用。
实施例，请参阅图1-8，所述存储介质存储有计算机程序，所述计算机程序用于执行上述权利要求1-5中任一项所述的视频显示方法。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“页”、“底”“内”、“外”、"顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“设有”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
Claims (7)
1.一种基于FPGA实现4K高清显示的方法，用于显示设备中，其特征在于，所述方法包括：
将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存；
将所述行缓冲区RAM中视频信号输入水平放缩模块进行水平放缩；
将所述水平放缩后的视频信号输入列缓冲区RAM储存；
将所述列缓冲区RAM中视频信号输入垂直放缩模块进行垂直放缩；
将所述垂直放缩后的视频信号输出缓冲区队列。
2.根据权利要求1所述一种基于FPGA实现4K高清显示的方法，用于显示设备中，其特征在于，所述水平放缩包括：
从所述行缓冲区RAM取出同一行四个相邻的第一像素点的值；
从所述放缩模块中行放缩系数ROM取出四个第一像素点对应的系数；
将所述第一像素点的值和所述第一像素点对应的系数相乘，得到所述水平放缩后的视频信号。
3.根据权利要求1所述一种基于FPGA实现4K高清显示的方法，用于显示设备中，其特征在于，所述垂直放缩包括：
从所述列缓冲区RAM取出同一行四个相邻的第二像素点的值；
从所述放缩模块中列放缩系数ROM取出四个第二像素点对应的系数；
将所述第二像素点的值和所述第二像素点对应的系数相乘，得到所述垂直放缩后的视频信号。
4.根据权利要求1所述一种基于FPGA实现4K高清显示的方法，用于显示设备中，其特征在于，将帧频转换后的视频信号输入放缩模块中行缓冲区RAM储存前，所述方法还包括：
将解码后的视频信号输入输入FIFO控制器；
所述输入FIFO控制器对所述解码后的视频信号进行第一次帧频转换得到第一次帧频转换视频信号；
将所述第一次帧频转换视频信号输入DDR2；
取出所述DDR2中所述第一次帧频转换视频信号输入输出FIFO控制器；
所述输出FIFO控制器对所述第一次帧频转换视频信号进行二次帧频转换得到所述帧频转换后的视频信号。
5.根据权利要求4所述一种基于FPGA实现4K高清显示的方法，用于显示设备中，其特征在于，将解码后的视频信号输入输入FIFO控制器前，所述方法还包括：
将视频信号输入解码芯片；
所述解码芯片对所述视频信号进行数字化解码得到所述解码后的视频信号；
对所述解码后的视频信号的分辨率进行判断并输出所述解码后的视频信号。
6.一种电子设备，其特征在于，包括：处理器；以及 存储程序的存储器，其中，所述程序包括指令，所述指令在由所述处理器执行时使所述处理器执行根据权利要求1-5中任一项所述的视频显示方法。
7.一种计算机可读存储介质，其特征在于：所述存储介质存储有计算机程序，所述计算机程序用于执行上述权利要求1-5中任一项所述的视频显示方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111408169.7A CN114125182A (zh) | 2021-11-25 | 2021-11-25 | 一种基于fpga实现4k高清显示的方法 |
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