TWI676129B - 多核心同步處理裝置及其同步控制方法 - Google Patents

Abstract

一種同步控制方法，適於控制多個處理子電路以同步驅動一顯示裝置。這些處理子電路中定義其中一者為一主控制器並定義其中另一者為一從控制器。該同步控制方法包括：以該主控制器對多個同步訊號進行編碼以形成一編碼同步訊號；提供該編碼同步訊號給該從控制器；以該主控制器對多個控制訊號進行編碼以形成一編碼控制訊號；提供該編碼控制訊號給該從控制器；以該主控制器與該從控制器分別依據該編碼同步訊號與該編碼控制訊號同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分。

Description

多核心同步處理裝置及其同步控制方法

本發明係關於一種多核心處理裝置及其控制方法，特別是一種同步控制的多核心同步處理裝置及其同步控制方法。

隨著科技的進步，為了提供使用者更佳的體驗，目前的電子產品具有的功能日趨複雜，使得廠商必須耗費更多心力在電子產品的控制或是測試上。舉例來說，近年來視訊顯示解析度不斷倍增且市場上不斷推出新規格，因此對應於不同的規格，測試設備的繪圖核心需要不斷對映新的產品而一再修改。但因為繪圖核心是產品的心臟，一旦有所變動，其他相關模組都需要隨之改變，而衍生相當多複雜的工作。

一般來說，測試設備的核心元件是採用現場可程式邏輯閘陣列(field programmable gate array,FPGA)，且目前市場上主流的架構是單引擎結構，若要能輸出高解析度，其內部運作頻率會對應提高，而必須使用更高等級的元件。但是這樣會顯著地提高測試成本，從而推升產品成本。

本發明在於提供一種多核心同步處理裝置與同步控制方法，藉由目前的架構進行更複雜的測試或控制，避免提升測試成本。

本發明揭露了一種多核心同步處理裝置，包括一傳輸模組與一FPGA電路。FPGA電路電性連接該傳輸模組，且用以電性連接一顯示裝置。該FPGA電路包括二處理子電路。該些處理子電路中定義其中一者為一主控制器並定義其中另一者為一從控制器。該主控制器與該從控制器 分別電性連接該傳輸模組，該主控制器用以對多個控制訊號進行編碼以形成一編碼控制訊號，且該主控制器用以對多個同步訊號進行編碼以形成一編碼同步訊號，該主控制器用以經由該傳輸模組提供該編碼控制訊號與該編碼同步訊號給該從控制器。該主控制器與該從控制器用以依據該編碼控制訊號與該編碼同步訊號分別且同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分。

本發明揭露了一種同步控制方法，適於控制多個處理子電路以同步驅動一顯示裝置。這些處理子電路中定義其中一者為一主控制器並定義其中另一者為一從控制器，該同步控制方法包括：以該主控制器對多個同步訊號進行編碼以形成一編碼同步訊號；提供該編碼同步訊號給該從控制器；以該主控制器對多個控制訊號進行編碼以形成一編碼控制訊號；提供該編碼控制訊號給該從控制器；以該主控制器與該從控制器分別依據該編碼同步訊號與該編碼控制訊號同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

1‧‧‧傳輸模組

3‧‧‧FPGA電路

32a、32b‧‧‧處理子電路

321‧‧‧處理器

323‧‧‧同步訊號產生器

325‧‧‧編碼器

3251‧‧‧映射電路

3253‧‧‧LVDS轉換電路

327‧‧‧解碼器

329‧‧‧驅動訊號產生器

DA‧‧‧多核心同步處理裝置

DB‧‧‧顯示裝置

圖1A係為根據本發明一實施例的多核心同步處理裝置的功能方塊圖。

圖1B係為根據本發明一實施例的同步控制方法的步驟流程圖。

圖2係為根據本發明一實施例的處理子電路的功能方塊圖。

圖3係為根據本發明另一實施例的處理子電路的功能方塊圖。

圖4係為根據本發明更一實施例的處理子電路的功能方塊圖。

圖5係為根據本發明又一實施例的處理子電路的功能方塊圖。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1A，圖1A係為根據本發明一實施例的多核心同步處理裝置的功能方塊圖。如圖1A所示，多核心同步處理裝置DA具有傳輸模組1與FPGA電路3。FPGA電路3電性連接傳輸模組1，且FPGA電路3更用以電性連接一顯示裝置DB。其中，傳輸模組1例如為匯流排(bus)或是規格相符的集線器(hub)。顯示裝置DB例如為液晶顯示器或是有機發光二極體顯示器，在此並不加以限制顯示裝置DB的型態。

FPGA電路3包括處理子電路32a、32b。於實務上，FPGA電路3可以包括二個以上的處理子電路，在此僅以處理子電路32a、32b作為示範。處理子電路32a、32b例如為繪圖處理器(graphics processing unit,GPU)及其相關電路。處理子電路32a、32b中定義其中一者為一主控制器(master)並定義其中另一者為一從控制器(slave)。於此實施例中，係以處理子電路32a為主控制器且處理子電路32b為從控制器來進行說明。

請一併參照圖1B，圖1B係為根據本發明一實施例的同步控制方法的步驟流程圖。主控制器(處理子電路32a)與從控制器(處理子電路32b)分別電性連接傳輸模組1。主控制器用以對多個同步訊號進行編碼以形成一編碼同步訊號(步驟S101)，且主控制器用以對多個控制訊號進行編碼以形成一編碼控制訊號(步驟S105)。主控制器用以經由傳輸模組1提供編碼控制訊號與該編碼同步訊號給從控制器(步驟S103與步 驟S107)。主控制器與從控制器用以依據編碼控制訊號與編碼同步訊號分別且同步地驅動顯示裝置DB的不同顯示區域提供一影像的不同部分(步驟S109)。所述的同步訊號例如為業界常見的用以控制顯示裝置提供畫面的Hsync、Vsync、H-Display、V-Display、V、Data-Enable等訊號，控制訊號則為關聯於各同步訊號的傳輸時序、傳輸暫存或是在使用各同步訊號於顯示裝置時所需的資訊，例如零延遲(zero delay)、緩衝器設定(buffer setting)或是影像設定等等所需的資訊。上述僅為舉例示範，在此並不加以限制。

所述的各控制訊號係分別以多個第一位元數表示，而所述的編碼控制訊號係以一第二位元數表示，此第二位元數小於各控制訊號的各第一位元數的和。所述的各同步訊號係分別以多個第三位元數表示，而所述的編碼同步訊號係以一第四位元數表示，此第四位元數小於各同步訊號的第三位元數的和。其中，各第一位元數可以是相同或是不同，各第三位元數可以是相同或是不同。在一實施例中，第一位元數、第二位元數、第三位元數與第四位元數均為一位元。也就是說，在此實施例中，主控制器用以將多個以一位元表示的控制訊號編碼成單一個以一位元表示的編碼控制訊號，且主控制器用以將多個以一位元表示的同步訊號編碼成單一個以一位元表示的編碼同步訊號。也就是說，相較於傳送控制訊號或是同步訊號，FPGA電路3可以用較少的輸入輸出腳位來傳送編碼控制訊號或是編碼同步訊號。換句話說，在此架構下，使用者可以選用輸入輸出腳位較少的FPGA電路3，從而降低了硬體成本，但同時還是具有一樣的效能。

請再參照圖2以對多核心同步處理裝置進行更具體的說明，圖2係為根據本發明一實施例的處理子電路的功能方塊圖。在此實施例中係以處理子電路32a進行說明，然處理子電路32b也可以具有與處理子電路32a相同的電路結構。在此實施例中，處理子電路32a具有處理器321、同步訊號產生器323、編碼器325、解碼器327與驅動訊號產生器 329。處理器321透過編碼器325而電性連接同步訊號產生器323，且處理器321與同步訊號產生器323分別電性連接編碼器325。驅動訊號產生器329電性連接解碼器327。編碼器325與解碼器327分別電性連接傳輸模組1。於實務上，編碼器325例如係經由FPGA電路3的一或多個腳位電性連接傳輸模組1，而解碼器327例如係經由FPGA電路3的另一或另多個腳位電性連接傳輸模組1。

處理器321用以依據一第一驅動訊號產生所述的各控制訊號。此第一驅動訊號例如為處理器321自外部裝置取得。於實務上，使用者可以經由客製化的軟體來提供第一驅動訊號給處理器321。處理器321例如為微控制器(micro controller unit,MCU)或是中央處理器(central processing unit,CPU)。

同步訊號產生器323用以依據第一驅動訊號產生所述的各同步訊號。在一實施例中，同步訊號產生器323係自處理器321取得第一驅動訊號。在另一實施例中，同步訊號產生器323係相仿於處理器321而自外部裝置取得第一驅動訊號。

編碼器325用以對所述的各控制訊號編碼以產生編碼控制訊號，且編碼器325用以對所述的各同步訊號編碼以產生編碼同步訊號。如前述地，用以表示編碼控制訊號的位元數係少於用以表示各控制訊號的總位元數，且用以表示編碼同步訊號的位元數係少於用以表示各同步訊號的總位元數。

解碼器327用以對傳輸模組1提供的編碼控制訊號進行解碼以取得多個解碼控制訊號，且用以對傳輸模組1提供的編碼同步訊號進行解碼以取得多個解碼同步訊號。驅動訊號產生器329用以依據解碼器327取得的解碼控制訊號與解碼同步訊號產生一第二驅動訊號，第二驅動訊號用以對應驅動顯示裝置DB的多個顯示區域其中之一提供影像。

在一實施例中，FPGA電路3中的主控制器與從控制器都具 有如圖2的架構。在這樣的實施例中，主控制器提供所述的編碼控制訊號與所述的編碼同步訊號給傳輸模組1，傳輸模組1將所述的編碼控制訊號與所述的編碼同步訊號提供給主控制器的解碼器327也提供給從控制器的解碼器327。在這樣的實施例中，FPGA電路3中的所有處理子電路32a、32b都可以依使用者的需求而被定義為主控制器或是從控制器，而提供了使用者相當大的設計彈性。

於實務上，處理子電路32a、32b中還可設置有儲存電路，或是處理子電路32a、32b可以對FPGA電路3中的儲存電路存取資料。處理子電路32a、32b可以將解碼後的資料暫存於所述的儲存電路中，再分別向主控制器進行溝通，並由主控制器下達開始驅動的指令，以實現同步驅動。相關控制細節係為所屬技術領域具有通常知識者經詳閱本說明書後可自由設計，在此並不加以限制。

請參照圖3，圖3係為根據本發明另一實施例的處理子電路的功能方塊圖。在圖3所示的實施例中，編碼器325具有映射電路3251與LVDS(low voltage differential signaling)轉換電路3253。映射電路3251電性連接處理器321與同步訊號產生器323。LVDS轉換電路3253電性連接映射電路3251且用以電性連接傳輸模組1。

映射電路3251用以依據各控制訊號與一第一對照表產生一第一映射訊號，且映射電路3251用以依據各同步訊號與一第二對照表產生一第二映射訊號。

LVDS轉換電路3253用以對第一映射訊號進行LVDS編碼以產生編碼控制訊號，且LVDS轉換電路3253用以對第二映射訊號進行LVDS編碼以產生編碼同步訊號。換句話說，編碼控制訊號包括一組差動訊號，編碼同步訊號包括另一組差動訊號。

舉前述之例來說，各控制訊號係分別以一位元表示，各控制訊號在一個時脈週期中的訊號值係組成一個第一碼(code)。第一碼的所 有位元被平行(parallel)地提供給映射電路3251。映射電路3251依據第一對照表將第一碼轉換成第二碼(如前述的第一映射訊號)，並將第二碼提供給LVDS轉換電路3253。LVDS轉換電路3253係依據第二碼與LVDS編碼產生對應的差動訊號。

因此，所述的編碼控制訊號與編碼同步訊號係具有優秀的抗雜訊能力，而得以在傳輸過程當中可以抵抗電源雜訊、串音(cross talk)或是其他隨機雜訊的影響，而能傳得更遠。在此實施例中，相對於映射電路3251與LVDS轉換電路3253，解碼器327也具有相應的元件或電路架構以解碼出經編碼前的各控制訊號與各同步訊號。

請再參照圖4，圖4係為根據本發明更一實施例的處理子電路的功能方塊圖。在此實施例中，被定義為主控制器的處理子電路32a係具有如圖2或圖3所示的架構。由於從控制器並不涉及訊號編碼，因此在此實施例中，被定義為從控制器的處理子電路32b係具有如圖4的架構。處理子電路32a具有解碼器327與驅動訊號產生器329。解碼器327與驅動訊號產生器329的連接關係與作動方式係相仿如圖3所示的實施例，於此不再重複贅述。藉此，得以進一步簡化處理子電路32的電路架構。

請參照圖5，圖5係為根據本發明又一實施例的處理子電路的功能方塊圖。在此實施例中，被定義為從控制器的處理子電路32b可以具有如圖2或圖3所示的結構，而被定義為主控制器的處理子電路32a並不具有解碼器327與驅動訊號產生器329。因此，處理子電路32a係將編碼控制訊號與編碼同步訊號經由傳輸模組1提供給處理子電路32b，而處理子電路32a係直接依據自外部裝置取得的控制訊號與同步訊號來驅動顯示裝置DB。

綜合以上所述，本發明供了一種多核心同步處理裝置與同步控制方法，藉由主控制器產生經編碼過的編碼控制訊號與編碼同步訊號，再經由傳輸模組提供編碼控制訊號與編碼同步訊號給從控制器，使得主控 制器與從控制器都可以依據編碼控制訊號與編碼同步訊號同步地對一顯示裝置進行控制，而使此顯示裝置的不同區域同步地顯示一影像的不同部分。因此，所述的多核心同步處理裝置與同步控制方法可以在避免使用高接元件的情況下對大尺寸的顯示裝置進行控制或測試。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

Claims (9)

1. 一種多核心同步處理裝置，包括：一傳輸模組；以及一FPGA電路，電性連接該傳輸模組，且用以電性連接一顯示裝置，該FPGA電路包括二處理子電路，該些處理子電路中定義其中一者為一主控制器並定義其中另一者為一從控制器，該主控制器與該從控制器分別電性連接該傳輸模組，該主控制器用以對多個控制訊號進行編碼以形成一編碼控制訊號，且該主控制器用以對多個同步訊號進行編碼以形成一編碼同步訊號，該主控制器用以經由該傳輸模組提供該編碼控制訊號與該編碼同步訊號給該從控制器，該主控制器與該從控制器用以依據該編碼控制訊號與該編碼同步訊號分別且同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分；其中，該些控制訊號係分別以多個第一位元數表示，該編碼控制訊號係以一第二位元數表示，該第二位元數小於該些第一位元數的和，該些同步訊號係分別以多個第三位元數表示，該編碼同步訊號係以一第四位元數表示，該第四位元數小於該些第三位元數的和。
2. 如請求項1所述之多核心同步處理裝置，其中，該些處理子電路中的一第一處理子電路包括：一處理器，用以依據一第一驅動訊號產生該些控制訊號；一同步訊號產生器，用以依據該第一驅動訊號產生該些同步訊號；以及一編碼器，電性連接該處理器與該同步訊號產生器，該編碼器用以對該些控制訊號編碼以產生該編碼控制訊號，且該編碼器用以對該些同步訊號編碼以產生該編碼同步訊號；其中該處理器透過該編碼器而電性連接該同步訊號產生器。
3. 如請求項2所述之多核心同步處理裝置，其中該編碼器包括：一映射電路，電性連接該處理器與該同步訊號產生器，該映射電路用以依據該些控制訊號與一第一對照表產生一第一映射訊號，且該映射電路用以依據該些同步訊號與一第二對照表產生一第二映射訊號；以及一LVDS轉換電路，電性連接該映射電路，該LVDS轉換電路用以對該第一映射訊號進行LVDS編碼以產生該編碼控制訊號，且該LVDS轉換電路用以對該第二映射訊號進行LVDS編碼以產生該編碼同步訊號；其中，該編碼控制訊號包括一組差動訊號，該編碼同步訊號包括另一組差動訊號。
4. 如請求項3所述之多核心同步處理裝置，其中，該編碼控制訊號的其中一個差動訊號係以該第二位元數表示，該編碼同步訊號的其中一個差動訊號係以該第四位元數表示。
5. 如請求項2所述之多核心同步處理裝置，其中，該些處理子電路中的該第一處理子電路更包括：一解碼器，電性連接該傳輸模組，用以對該傳輸模組提供的該編碼控制訊號進行解碼以取得多個解碼控制訊號，且用以對該傳輸模組提供的該編碼同步訊號進行解碼以取得多個解碼同步訊號；以及一驅動訊號產生器，電性連接該解碼器，用以依據該解碼器取得的該些解碼控制訊號與該些解碼同步訊號產生一第二驅動訊號，該第二驅動訊號用以對應驅動該顯示裝置的該些顯示區域其中之一提供影像。
6. 如請求項2所述之多核心同步處理裝置，其中，該些處理子電路中的一第二處理子電路包括：一解碼器，電性連接該傳輸模組，用以對該傳輸模組提供的該編碼控制訊號進行解碼以取得多個解碼控制訊號，且用以對該傳輸模組提供的該編碼同步訊號進行解碼以取得多個解碼同步訊號；以及一驅動訊號產生器，電性連接該解碼器，用以依據該解碼器取得的該些解碼控制訊號與該些解碼同步訊號產生一第二驅動訊號，該第二驅動訊號用以對應驅動該顯示裝置的該些顯示區域其中之一提供影像；其中，該第二處理子電路係被定義為該從控制器。
7. 一種同步控制方法，適於控制多個處理子電路以同步驅動一顯示裝置，該些處理子電路中定義其中一者為一主控制器並定義其中另一者為一從控制器，該同步控制方法包括：以該主控制器對多個同步訊號進行編碼以形成一編碼同步訊號；提供該編碼同步訊號給該從控制器；以該主控制器對多個控制訊號進行編碼以形成一編碼控制訊號；提供該編碼控制訊號給該從控制器；以及以該主控制器與該從控制器分別依據該編碼同步訊號與該編碼控制訊號同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分；其中，該些控制訊號係分別以多個第一位元數表示，該編碼控制訊號係以一第二位元數表示，該第二位元數小於該些第一位元數的和，該些同步訊號係分別以多個第三位元數表示，該編碼同步訊號係以一第四位元數表示，該第四位元數小於該些第三位元數的和。
8. 如請求項7所述之同步控制方法，包括：以一傳輸模組自該主控制器取得該編碼控制訊號與該編碼同步訊號；以該傳輸模組分別提供該編碼控制訊號與該編碼同步訊號給該主控制器與該從控制器；以該主控制器對該傳輸模組提供的該編碼控制訊號與該編碼同步訊號進行解碼以取得多個解碼控制訊號與多個解碼同步訊號；以該從控制器對該傳輸模組提供的該編碼控制訊號與該編碼同步訊號進行解碼以取得另多個解碼控制訊號與另多個解碼同步訊號；以及以該主控制器與該從控制器分別依據該些解碼同步訊號、該些解碼控制訊號、該另些解碼同步訊號與該另些解碼控制訊號而同步地驅動該顯示裝置的不同顯示區域提供一影像的不同部分。
9. 如請求項7所述之同步控制方法，包括：依據該些控制訊號與一第一對照表產生一第一映射訊號；依據該些同步訊號與一第二對照表產生一第二映射訊號；對該第一映射訊號進行LVDS編碼以產生該編碼控制訊號；以及對該第二映射訊號進行LVDS編碼以產生該編碼同步訊號。