CN2509797Y - 具有画面分割功能的图像编码器 - Google Patents

Abstract

本实用新型涉及图像通信和图像的编码。它包括一个多路视频解码和缓存电路,一个图像压缩编码电路合一个通信接口电路。它设有n路视频信号通道,经视频解码芯片1～n进行解码并数字化后,将缩小后的图像画面数字视频数据送入相应的n个缓冲存储器1～n中,存储控制电路根据视频解码芯片提供的输出信号及分屏方式,产生缓冲存储器的控制信号,使得n路缓冲存储器输出的数字视频数据轮流送到数据总线,从而形成一分屏格式的数字图像信号,经过图像压缩编码电路进行图像压缩编码,再经过通信接口电路进行远程传输。它有效实现了技术改进,并适用于图像编码和传输。

Description

具有画面分割功能的图像编码器

                        技术领域

本实用新型涉及图像通信和图像的编码，具体地说是一种用于图像监控、图像传输和图像存储的图像压缩编码设备。

                         背景技术

图像传输时，特别是在图像监控场合，常需要同时专输多路图像，如要用一台编码器实现多路图像的同时传输，一般采用专门的画面分割器，即将画面分割后合成的模拟视频信号送入图像编码器。该方法，先将数字化并画面分割处理后的图像数据转换为模拟复合视频信号，再由图像编码器进行视频解码和模数变换，这样不但降低了图像质量，也增加了成本和复杂程度。

                         技术内容

为了解决图像分割处理中的质量和成本问题，本实用新型提出了一种用于画面分割改进的技术方案。

本实用新型提供的具有画面分割功能的图像编码器，其特征在于它包括：

1)、一个多路视频解码和缓存电路，由视频解码芯片U1、缓冲存储器的缓存芯片U2及存储控制电路的可编程逻辑器件U3组成，用于采集多路视频数据，并解码输出数字视频信号，保存视频信号数据，每路图像信号对应一块视频解码芯片U1和一块缓冲存储器的缓存芯片U2，其视频解码芯片U1的数字视频输出端接往缓存电路的数据输入端口，将图像分屏形成的数字信号直接接往图像压缩编码电路的输入端；存储控制电路，由可编程逻辑器件U3和单片机芯片U4组成，它将视频解码电路的同步信号和时钟信号，按画面分割要求，对各缓冲存储器进行写入和读出控制，形成CCIR601或CCIR656格式的数据流，实现图像的分屏拼接，其可编程逻辑器件U3的缓存控制输出脚与缓存电路的读写控制脚连接；单片机芯片U4控制端与视频解码芯片U1的输入端SCL和SDA连接；

2)、一个图像压缩编码电路，主要由图像压缩编码芯片U5和缓存芯片U6组成，对合成后的视频数据流进行压缩编码，同时进行音频信号的压缩编码，压缩编码芯片U5的输入端的行同步信号VIHACT，场同步信号VS，时钟信号VICLK和数字视频数据VD0～VD7与可编程逻辑器件U3的行同步信号HSYN、场同步信号VSYN、时钟信号CLKO和合成输出的数字视频数据输出端相连接；

3)、一个通信接口电路，它由通讯接口芯片U7可编程逻辑器件U8和单片机芯片U9组成，用于实现图像、声音、控制及其它信号的打包、复接及解复接和收发，其通信接口芯片U7的RDATA和TDATA端口与可编程逻辑器件U8的RDATA和TDATA端口连接，将串行图像数据通过RXAA，TXAA和RXBB，TXBB进行远程传输；单片机芯片U9的AD0～AD7连接通信接口芯片U8的AD0～AD7，对其进行参数设置；可编程逻辑器件U8的输入端WD接自压缩编码芯片的同名端。

本实用新型的直接效果是它将图像分割电路与数字图像压缩编码电路有机地结合在一起，实现具有图像分割功能的数字图像编码器；视频解码电路输出的数字视频信号，经过缓冲存储器和存储控制电路后形成一多画面图像组成的数据流，直接送图像压缩编码电路进行编码处理；采用双端口的先进先出(FIFO)存储器作缓冲存储器，写入画面缩小后的数字图像数据，并对FIFO的读出信号和读出允许进行控制，合成了一多画面分割图像数据。

本实用新型由于不采用模拟复合视频信号而使用分屏和图像编码有机地组合在一起，分屏形成的数字信号直接输入图像压缩编码电路，使图像清晰度有了明显提高，改善了图像质量，也相应地简化了电路、降低了成本。

                         附图说明

以下给出本实用新型的实施例附图

图1是本实用新型的结构原理框图。

图2是本实用新型的视频解码电路和缓存电路原理图原理图。

图3是存储控制电路原理图。

图4是图像压缩编码电路。

图5是通信输出接口电路。

图6是通讯接口控制电路图。

其中：U1-视频解码芯片         U2-缓冲存储器的缓存芯片

      U3-可编程逻辑器件       U4-单片机芯片       U5-压缩编码芯片

      U6-缓存芯片             U7-通讯输出接口芯片

      U8-可编程逻辑器件       U9-单片机芯片

                      具体实施方式

参见附图。图1给出了本实用新型实施例的原理框图。图中表示出n路视频信号通道，经视频解码芯片1～n进行解码并数字化后，将缩小后的图像画面数字视频数据送入相应的n个缓冲存储器1～n中，存储控制电路根据视频解码芯片提供的输出信号及分屏方式，产生缓冲存储器的控制信号，使得n路缓冲存储器输出的数字视频数据轮流送到数据总线，从而形成一分屏格式的数字图像信号，经过图像压缩编码电路进行图像压缩编码，再经过通信接口电路进行远程传输。

附图2-6给出了典型九画面分割的电路图。各路视频流输入，经过画面分割模块，合成一由多画面图像组成的数据流。其中九路视频信号的处理电路和信号连接方式是相同的，故图中只画出第1路视频信号的处理电路。可编程逻辑器件U3和单片机芯片U4为共用。同样地，可以设置为四画面分割或单画面，并可通过存储控制电路选取该显示画面。各图中均标出了选用的连接端口。

图2给出了一个多路视频解码和缓存电路，由视频解码芯片U1、存储器及存储控制电路组成，用于采集多路视频数据，并可以将画面缩小或放大，解码输出数字视频信号，保存视频信号数据，每路图像信号对应一块视频解码芯片U1(SAA7114)和一块缓存芯片U2(AL422)，视频解码芯片U1(SAA7114)的数字视频输出端48，45，46，54～62脚与缓存芯片U2(AL422)的8，9，5，1～4与11～14脚相接，将图像分屏形成的数字信号直接接往图像压缩编码电路；

视频解码芯片U1为Philips的SAA711x系列，也可采用有CCIR601或CCIR656格式数字视频输出的集成电路芯片(如或ADI、Conexant、NEC公司的产品)；缓冲存储器由高速存储器集成电路芯片(U2)组成(如SDRAM、FIFO、双口RAM、场缓冲存储器)，但采用FIFO型场缓存电路芯片AL422，有较简单的控制电路。其输出端接往缓存芯片U2的同名端VDO，可编程逻辑器件U3的RRSTI，OEI，REI。

图3所示的存储控制电路，用一片可编程逻辑器件U3(CPLD)(或者采用FPGA)和一片单片机芯片U4(AVR90S)实现，单片机接受来自通信接口的控制信号，再控制可编程逻辑器件U3工作，单片机也可用51系列、MIC系列，也可改用DSP(数字信号处理器)。单片机芯片U4的SCL和SDA与图2视频解码芯片U1的输入端SCL和SDA相接，实现对U1的控制。

由单片机将视频解码电路的同步信号和时钟信号，按画面分割要求，对各缓冲存储器进行写入和读出控制，形成CCIR601或CCIR656格式的数据流，实现图像的分屏拼接，其可编程逻辑器件U3读使能RE1(143脚)，输出使能OE1(144脚)，读指针复位RRST1(145脚)与缓存芯片U2的RE1(24脚)，OE1(22脚)，RRST1(21脚)相连接。其输出端口接往图4压缩编码芯片U5的对应端。

图4是图像压缩编码电路。由压缩编码芯片U5和缓存芯片U6组成，缓存芯片U6(UPD4516161-TSOP)用作数据缓存，由图3中的可编程逻辑器件U3(CPLD)的行同步信号HSYN(124脚、场同步信号VSYN(123脚)、时钟信号CLKO(125脚)和合成输出的数字视频数据(D0～D7)与本图压缩编码芯片U5(W99200F)的输入端的行同步信号VIHACT(8脚)，场同步信号VS(4脚)，时钟信号VICLK(12脚)和数字视频数据VD0～VD7(20～13脚)相连接。压缩编码芯片U5(W99200F)输出的数字视频数据WD0～WD7(55～63脚)连接到图6可编程逻辑器件U8(CPLD)的WD0～WD7(11～3脚)，将其压缩好的图像数据进行并串转换。图像编码采用MPEG2，4CIF以上分辨率，或者采用高分辨率H.263和MPEG4。

图5是通讯输出接口电路，由通讯输出接口芯片U7组成。由图6的可编程逻辑器件U8的RDATA和TDATA端口(15和12脚)连接到E1通信接口芯片U7(DS2154)的RDATA和TDATA端口(85和50脚)，然后通信接口芯片U7将串行图像数据通过RXAA，TXAA和RXBE，TXBB进行远程传输。

图6是通讯接口控制电路，由可编程逻辑器件U8和单片机芯片U9所组成。单片机芯片U9(AVR90S)的AD0～AD7(39～32脚)连接到图5中E1通信接口芯片U8(DS2154)的AD0～AD7(56～65脚)，对通信接口芯片U8(DS2154)进行参数设置。

本装置的动态工作过程进一步说明如下：

1)、视频信号流从频解码芯片U1的模拟视频输入端口VDI输入，单片机芯片U4通过I²C总线(由IO引脚仿真形成的数据线SDA和时钟线SCL组成)设置视频解码芯片U1，同时可以用来实现画面的放大或缩小。在九画面分割的状态下，需要通过设置视频解码芯片U1的相关寄存器，将每路视频的画面缩小到原画面到1/9，即在垂直和水平方向上均为原画面的1/3。在四画面分割的状态下，在垂直方向上可通过只取一场数据(如奇数场)的方式缩小到原画面的1/2，在水平方向上是通过设置视频解码芯片U1的方式缩小到原画面的1/2。单片机芯片U4通过输出端口PA0～7，将所需要执行的命令发送给可编程逻辑器件U3，使得可编程逻辑器件CPLD能控制缓冲存贮器U2实现所需要的画面分割。单片机芯片U4可以通过串行或并行接口方式与通信接口电路相连接，以接收通信接口电路收到的来自信道的控制命令，再通过控制视频解码芯片U1和可编程逻辑器件U3实现画面分割。

2)、各路视频信号经视频解码芯片U1模数转换、视频解码及缩放处理后，直接送缓冲存贮器U2。视频解码芯片的8位数字视频输出信号直接与缓冲存贮器U2的8位数据输入信号相连，视频解码芯片的输出时钟ICLK直接用作缓冲存贮器(U2)的写入时钟WCLK，视频解码芯片输出的数据有效指示信号IDQ作为缓冲存贮器(U2)的写使能信号/WE；视频解码芯片输出的场同步信号VSYNCN直接用作缓冲存贮器(U2)的指针复位信号/WRST，也即只允许奇场图像(也可用偶数场)数据写入缓冲存贮器(U2)。这样，来自每一路视频解码芯片的奇数场数据被完全写入到相应的缓冲存贮器(U2)。

3)、由缓存芯片U2的输出数字视频数据(D0～D7)是在可编程逻辑器件U3的控制下以总线方式分时输出的，从而实现了各画面的拼接。各缓存芯片U2中的数据读取时钟RCLK均采用第一路视频解码芯片U1的时钟CLK，保证各路数据的同步读出，形成正确的画面分割后的视频数据流。可编程逻辑器件U3根据时钟形成行同步HSYN和场同步VSYN信号，并根据当前在图像中的位置控制各缓冲存贮器(U2)的读使能/RE和输出使能/OE，使输出数据符合CCIR601或CCIR656格式，即满足图像编码模块的接口要求。所形成的行同步信号HSYN、场同步信号VSYN及时钟信号CLKO直接与图像编码模块中的编码芯片(这里以W99200F为例)的行、场同步及时钟输入脚相连。可编程逻辑器件U3产生后路缓冲存贮器(U2)的共用读出复位信号/RRST，使读出指针每场复位一次。行同步信号HSYN、场同步信号VSYN、读出复位信号/RRST在可编程逻辑器件CPLD中可利用计数器产生。

4)、最后，由通信接口部分完成远程通讯。可根据具体要求可以采用10/100Mbps以太网、ISDN、E1或E2通信方式。

四画面分割的工作方式基本与九画面相同，差别只在于可编程逻辑器件CPLD仅允许4路被选中的视频信号对应的缓冲存贮器AL422有信号输出，其它5路的缓冲存贮器AL422的输出不被允许。

Claims (1)

1、一种具有画面分割功能的图像编码器，其特征在于它包括：

1)、一个多路视频解码和缓存电路，由视频解码芯片U1、存储器及存储控制电路组成，用于采集多路视频数据，并解码输出数字视频信号，保存视频信号数据，每路图像信号对应一块视频解码芯片U1和一块缓冲存储器的缓存芯片U2，其视频解码芯片U1的数字视频输出端接往缓存电路的数据输入端口，将图像分屏形成的数字信号直接接往图像压缩编码电路的输入端；存储控制电路，由可编程逻辑器件U3和单片机芯片U4组成，它将视频解码电路的同步信号和时钟信号，按画面分割要求，对各缓冲存储器进行写入和读出控制，形成CCIR601或CCIR656格式的数据流，实现图像的分屏拼接，其可编程逻辑器件U3的缓存控制输出脚与缓存电路的读写控制脚连接；单片机芯片U4的控制端与视频解码芯片U1的输入端SCL和SDA相连接；

2)、一个图像压缩编码电路，主要由图像压缩编码芯片U5和缓存芯片U6组成，对合成后的视频数据流进行压缩编码，同时进行音频信号的压缩编码，压缩编码芯片U5的输入端的行同步信号VIHACT，场同步信号VS，时钟信号VICLK和数字视频数据VD0～VD7与可编程逻辑器件U3的行同步信号HSYN、场同步信号VSYN、时钟信号CLKO和合成输出的数字视频数据输出端相连接；

3)、一个通信接口电路，它由通讯接口芯片U7可编程逻辑器件U8和单片机芯片U9组成，用于实现图像、声音、控制及其它信号的打包、复接及解复接和收发，其通信接口芯片U7的RDATA和TDATA端口与可编程逻辑器件U8的RDATA和TDATA端口连接，将串行图像数据通过RXAA，TXAA和RXBB，TXBB进行远程传输；单片机芯片U9的AD0～AD7连接通信接口芯片U8的AD0～AD7，对其进行参数设置；可编程逻辑器件U8的输入端WD接自压缩编码芯片的同名端。

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