CN100361103C - 液晶电视系统的可模块化配置的内存系统 - Google Patents

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Abstract

本发明涉及一种可配置的内存系统，可提供高频宽、低延迟及无等待状态的内存系统的数据路径，可作为数字视讯处理系统的讯框缓冲器。可配置内存系统具有可配置的信道，可程序化控制内存控制器的存取模式。一旦可配置的信道被程序设定后，则内存控制器可产生对内存组件数组中所选区块选择性写入及读取数据所需的地址、时序及控制讯号，可连续存取内存及移动数据到信道缓冲器。信道缓冲器可于处理系统与内存组件数组之间接收、保留及传送由分割模式所定义的数据分割，如此，处理系统可根据其数据需求而连续传送及接收资料。

Description

液晶电视系统的可模块化配置的内存系统
技术领域
本发明涉及一种内存组件数组数据读写的控制装置，尤其涉及一种视讯处理系统于接收数字电视讯号时，控制其将内存组件数组配置为帧缓况器(frame buffer)的数据读写寻址模式的装置。
背景技术
包括数字卫星及有线电视在内，其所使用广播电视讯号中的音讯(audio)及视讯(video)，目前皆使用MPEG-2的标准编码。MPEG-2是由动态影像标准制定委员会(Motion Pictures Coding Experts Group；MPEG)所指定的一组音讯及视讯编码的标准，并且发布为国际标准组织的ISO标准13818。MPEG-2标准经过一些修正后，亦做为商业上数字视讯影碟(digital videodisk；DVD)编码的标准。以MPEG-2标准编码的音讯及视讯经调变产生一传输串流(transport stream；TS)，可以藉由地表的射频(radio frequency；RF)、卫星射频及有线电视等方式传送，或是储存在光学储存媒介上，如DVD。该传输串流被接收，或是以DVD的形式播放时，经解调和译码，可重制音讯与视讯的讯号而在电视或监视器上重现。
Duardo等人于1999年8月的IEEE消费性电子会刊第45卷第3期第879-883页“有效降低成本的HDTV译码IC与整合性系统控制器、降频器，绘图引擎及显示处理器”(“A Cost Effective HDTV Decoder IC withIntegrated System Controller，Down Converter，Graphics Engine andDisplay Processor，”Duardo，et al.，IEEE Transactions on ConsumerElectronics，Aug.1999，Volume：45，Issue：3，pp.：879-883)一文中描述一支持MPEG-2格式及其它标准的数字高清晰度电视(digital highdefinition television；HDTV)。请参阅图1，以利于对一类似Durado等人所述的数字电视视讯处理器的讨论。一数字电视处理器5可经由地表的射频传送、卫星射频传送及有线电视传送等方式接收一数字电视视讯串流10，或是经由拨放DVD取得数据串流而接收该数字电视串流10。
分用器(demultiplexer)40从传输串流中萃取出视讯、音讯和数据，并经由内存控制器15传送到相对应的内存20。数据可被储存在内存20中的任何数据队列中。该分离器40进一步产生MPEG-2规格的传输层(transportlayer)封包，成为一致的封包化通量线或电流线(elementarystream；ES)。该封包化基本串流再次被缓冲暂存于内存20中。
串流处理器45取得MPEG-2视讯基本串流，并将之转换为运动向量和相关系数。该串流处理器45可进一步提供片或块(slice)层级的错误侦测和错误隐藏(concealment)作业。视讯译码器50接收以MPEG-2格式压缩的基本串流，并可执行所有MPEG-2规格所要求的功能，如动态补偿、反转量化，缩放比例等等。选配的绘图引擎55则提供所有绘图功能及视讯与绘图的结合。
视讯格式转换器60取得解压缩后的视讯数据后，可将之转换而产生所要求的点阵格式(raster format)、时序和影像过滤等效果。视讯格式转换器60亦用来产生显示器所要求的视讯讯号。就液晶显示器(liquid crystaldisplay；LCD)而言，其显示需要数字讯号。至于模拟式显示器，其驱动所需的讯号则为红、绿及蓝等模拟讯号。
存储变换或存储映象表(memory map)分割为多个缓冲区，分别用以保存压缩的视讯、压缩的音讯、做为视讯译码及显示的三个讯框储存器、储存图形、做为数据队列及地址缓冲区。内存控制器15依要求的顺序及优先权在芯片和外部内存20之间传送数据。每一程序都被指定一相对于其它程序的优先权，用来决定何时可被内存控制器许可执行。在提出要求的程序可以使用之前，接收自内存20的数据是储存于线缓冲器70a、70b、70c和70d的其中之一。同样的，要存入内存20的数据，也会暂时被保留在线缓冲器70a、70b、70c、和70d中，直到直接内存存取(direct memory access；DMA)接口80被分配到提出要求的序程为止。内存控制功能85负责管理提出要求的程序的优先权，以及内存中数据的位置、区块大小及数据分割。
内存20可以是静态随机存取内存(static random access memory；SRAM)、RAMBUS动态随机存取内存(RAMBUS dynamic random access memory；RDRAM)、同步随机存取内存(Synchronous dynamic random access memory；SDRAM)，或是其它设计适当的随机存取内存。内存接口和频宽限制是数字电视系统最重要的设计要素之一。由于所有数字视讯处理系统都需要讯框缓冲器，故内存20普遍使用SDRAM内存。内存控制器15已经成为数字视讯处理系统主要设计的考虑。由于SDRAM内存设计的特性，其存取时间并非不变的参数，而这也是导致数字视讯处理系统设计复杂性的主要原因。为了解决SDRAM内存接口存取时间不固定的问题，数字视讯处理系统必须使用基于SRAM内存技术的线缓冲器70a、70b、70c和70d。在大多数的数字视讯处理整合电路上，直接内存存取控制器80和线缓冲器70a、70b、70c和70d额外的增加了主要的设计复杂性和晶粒成本。
系统处理器65提供控制、配置等接口，及详细的且有用的视讯系统配置及除错等的操作信息。
Hilgenstock等人在第九届VLSI-GLS研讨会的会议报告(Ninth GreatLakes Symposium on VLSI，1999，pp.：42-45)“包含有嵌入式DRAM内存的视讯处理系统单芯片的内存编制”(“Memory Organization of aSingle-Chip Video Signal Processing System with Embedded DRAM，”)一文中提到一种视讯编码周的可程序多处理器系统单芯片。该多处理器系统整合了四个处理单元，嵌入式DRAM，及典型的应用界面。其中所整合的DRAM主要做为讯框缓冲及大部份非必要应用的外部内存。为了快速取得局部的片段数据，各处理单元中。
美国专利US 4,941,107描述一种以管线形式处理图形数据的图形数据处理器。该图形数据处理器包含有一存取控制器，可响应一开始命令而在一同个内存周期中选择性产生地址与控制数据，并可选择性分别由地址总线输出地址及由控制总线输出控制数据。内存层选择性地从其中之一地址总线接收一地址，及从其中之一控制总线接收一控制数据，并在同一内存周期中选择性的由其中一数据总线输出储存在所接收的地址的数据。图形数据处理器选择性的对从内存层接收到的数据进行预定的程序运算，并选择性将运算结果储存到内存层中。
美国专利US 6,424,347则叙述一种讯框缓冲器的接口控制。该接口控制包含有一连接于PCI主总线及先进先出缓存器(First In First Out；FIFO)之间的字节交换与取样控制器，可用以执行大头派(big Endian)数据和小头派(little Endian)数据之间的数据转换，或是在系统数据与使用者数据之间的数据转换。一字节转换检视选择控制器连接于先进先出缓存器和SRAM之间，可于控制器选择检视时将储存在FIFO中的像素数据，从8位输出1个字节的数据格式转换成9位输出1个字节的数据格式；或于控制器选择转换时将储存在SRAM中的像素数据，从9位输出1个字节的数据格式转换成8位输出1个字节的数据格式。一Rambus存取控制器控制像素数据在SRAM与Rambus DRAM(RDRAM)间的传递，显示控制器则接收从Rambus DRAM经由Rambus存取控制器输出的像素数据，并经由显示总线输出到RAM D/A转换器。因此系统同时执行像素数据在大头派(big Endian)和小头派(little Endian)之间的数据转换、像素数据在8位输出1个字节的PCI主总线与9位输出1个字节的Rambus DRAM之间的数据转换，每一个转换动作都会以不同的字节定义及总线配置方式使用内存。
美国专利US 5,291,275描述一种使用在电视影像储存和显像化点阵绘图显示的三重字段缓冲器。图像转换装置可供储存在一第一内存的一第一图像栏，及储存在一第二内存的一第二图像栏。第一及第二图像栏分别由第一及第二内存被读取后，同时显示在显示屏幕上成为单一影像。在读取第一及第二内存时，第三图像栏会被储存在第三内存中。第一、第二及第三内存被建构成一种有3×3内存区块架构的讯框缓冲器。对编号1、2、3、4、5...n等的图像栏，系统读取图像栏时会根据预定序列，如1和2、2和3、3和4、4和5，一直到(n-1)和n、n和(n+1)，一次读取两个图像栏。一高解析讯框的长度可选择比一个电视讯号栏周期长或比一个电视讯号栏周期短。为确保一栏内存被读取时不会同时被要求储存下一个电视讯号栏，必须测量预定读出序列中每两个图像栏间的相位差及电路上的改变。
美国专利US 6,263,023叙述一高分辨率的电视视讯译码器。该高分辨率电视视讯译码器利用多个速率较慢的切割(slice)译码器达到高速解  。所有切割译码器分享一共享内存，可大幅减少各别译码器对储存空间的需求。在接收到忙碌讯号后，HDTV讯号的切割以最佳化的配置分配给各译码器以提供更好的效能。
发明内容
本发明的目的，在于提供高频宽、低延迟及无等待状态的内存系统的数据路径，可做为数字视讯处理系统的讯框缓冲器。
本发明的另一目的，在于提供一种具有可配置信道的数字视讯处理系统，可程序化控制内存控制器存取模式。
本发明的又一目的，在于提供一种数字视讯处理系统，一旦可配置的信道被程序设定后，则内存控制器可连续存取内存并将数据移动到信道缓冲器中。
为达成成至少一上述目的，一种可配置的内存系统，连接一处理系统，可根据分割模式而选择性的写入和读取数据者。该可配置的内存系统为视讯处理系统讯框缓冲器的典型。该视讯处理系统接收数字电视讯号，将之解调、译码、转换，并将影像显示在电视屏幕上。该可配置的内存系统包含有一内存组件数组及可配置的内存控制装置。该可配置的内存控制装置连接内存组件数组，可选择性对该内存组件数组写入及读取数据。该可配置的内存控制装置尚连接处理系统，可接收处理系统的数据及传送数据至处理系统。该内存组件数组是以SDRAM为较佳。
可配置的内存控制装置包含一连接内存组件数组的记忆控制组件，可产生并传送对内存组件数组中一所选区块选择性写入与读取数据所需的地址、时序及控制讯号至该内存组件数组中的该所选区块。该可配置的内存控制装置尚包含有复数个控制信道组件，分别藉由控制路径连接内存控制组件及处理系统。
各控制信道组件从处理系统接收并保留定义该处理系统所需数据的至少一分割模式的配置数据。该控制信道组件尚定义时序及数据的分割模式在忆体组件数组中的位置。各控制信道组件传送该分割模式到内存控制组件。
一仲裁器连接于内存控制组件与复数个控制信道组件之间，可决定各控制信道组件与内存组件数组中所定义的数据分割选择性写入与读取的优先权。
可配置的内存系统尚包含复数个分别连接内存控制组件与处理系统的信道缓冲器。各信道缓冲器可在处理系统及内存组件数组之间接收、保留和传送分割模式所定义的数据分割，使得处理系统可根据所需之资料而连续传送及接收资料。该通道缓冲器为SRAM。
根据要发明另一方面，一种可配置控制对一内存组件数组选择性写入与读取资料及自一处理系统接收该数据与传送该数据至该处理系统的方法，其特征在于，该方法包含以下步骤：
定义该处理系统所需该数据的至少一分割模式，及定义该数据的该分割模式于该内存组件数组中的时序及位置；
接收并保留定义该分割模式的配置数据；及
产生并传送由该分割模式所定义对该内存组件数组之一所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组的该所选区块；及
于该处理系统与该内存组件数组间保留及传送由该分割模式所定义的该数据的一所定义分割。
附图说明
图1为习用具有由内存系统建构讯框缓冲器的视讯处理系统的方块图；
图2为本发明具有由可配置的内存系统所建构讯框缓冲器的视讯处理系统的方块图；及
图3为本发明可配置内存系统的实体结构封装图。
附图标号说明：5-数字电视处理器；10-数字视讯讯号；105-视讯处理器；115-内存控制器；120-内存；125-可配置内存控制器；130-仲裁器；135a～135d-可配置信道140-内存接口；145-控制接口；15-内存控制器；150-数据接口；155a～155d-线缓冲器；20-内存；200-基板；205-内存晶粒；210-可模块化配置内存控制器晶粒；215-引线接合；220-引线接合225-输入/输出接点；25-视讯讯号；40-分离器；45-串流处理器；50-视讯译码器；55-绘图引擎；60-视讯格式转换器；70a～70d线缓冲器；80-直接内存存取接口；85-内存控制功能。
具体实施方式
请参阅图2，是本发明数字视讯处理系统的方块图。如图所示，其主要构造包含有一视讯处理器105用以接收、解调及将数字视讯讯号10转换为可显示于显示器上的视讯讯号25格式。视讯处理器105的结构系如上所述，惟，视讯处理器105与内存系统间的接口被简化为一数据流接口，也就是没有地址或数据读取/写入控制。
视讯处理器105要求视讯数据需具有特定的可程控的格式，使得简化的数据流接口成为可行的。内存120根据视讯处理器105各种功能的需求被规划为各式讯框缓冲器。由于分割格式是于可模块化配置的内存控制器115中以程控，视讯处理器105对内存120的存取时间将会与SRAM一样快，而内存的总容量与DRAM系统一样大，如此可降低整体内存的成本。
内存接口140的复杂性被隐藏于视讯处理器105之外，故视讯处理器105的设计复杂性大幅降低。视讯处理器105与可模块化配置内存控制器115间的接口可以程控可配置的信道135a、135b、135c及135d，藉以初始化对内存120写入及读取的适当存取。该接口尚可根据在可配置信道135a、135b、135c及135d中程控的分割格式，提供视讯数据分割转换的数据接口150。此时，该接口可如串行接口般简单地在所需的频宽下运作，藉以提供视讯处理器105的各功能单元所需的速度。
控制接口145与数据接口150分别连接线缓冲器155a、155b、155c及155d。线缓冲器接收在视讯处理器105与内存120之间被传送的数据。线缓冲器155a、155b、155c及155d是以SRAM内存配置为高速缓存，用以保存所定义欲传送的数据分割。线缓冲器155a、155b、155c及155d提供适当的时序和格式以确保视讯处理器105能传送和接收数据分割而无需内存120的等待状态。数据分割是由存取分割模式所定义。可配置的信道135a、135b、135c及135d是程序设定控制其与内存120间的存取分割模式，无需视讯处理器105介入。
可配置的DRAM内存控制器125从可配置信道135a、135b、135c及135d接收分割模式，并产生适当的对所选择的内存区块120进行选择性写入及读取数据所需的地址、时序及控制讯号。利用一仲裁器130决定视讯处理器105中各功能的优先权，当复数个作业同时被要求执行时，可传送该可配置DRAM内存控制器125欲存取的分割模式的优先权，藉以确保维持视讯讯号25传送到显示器所需的视讯数据的传送。
在较佳实施例中，内存120是使用SDRAM内存为较佳。此外，各式内存技术，如静态随机存取内存(SRAM)、RAMBUS动态随机存取内存(RDRAM)或者是其它设计恰当的随机存取内存皆可用以实施该内存120，并皆包含于本发明的意旨。
可配置信道135a、135b、135c及135d保留了分割模式，其定义如下：
1.一所定义视讯数据的分割于内存120中的起始地址。
2.各所定义视讯数据分割的区块的大小。
3.各所定义视讯数据分割的区块的偏移量。各区块间可分离一固定的地址空间，以利于区块的存取。
4.区块计数器的增加/减少旗标。视讯数据分割的区块可以特定的顺序写入内存120中，然后以相反的顺序从内存120读出。该增加/减少旗标决定视讯数据分割的区块的顺序。
5.重复计数器用以设定一分割在一特定的作业中被存取的次数。
6.增加/减少的偏移量大小提供在多重视讯数据分割的存取中，视讯数据分割的总偏移量。
7.开始与停止的时序决定各视讯数据分割应于何时传送到视讯处理器105。
8.优先权旗标可设各视讯数据分割中何者拥有较高的优先权，可确保提供视讯处理器105连续不断的视讯数据流。
可配置信道135a、135b、135c及135d是根据配置数据而程序设定，可控制对内存120进行视讯数据写入或读取的存取模式，无需视讯处理器105介入。
本发明的可模块化配置内存控制器115可为实施该视讯处理系统的集成电路芯片中的嵌入式电路。在此一形式的实施例中，可模块化配置内存控制器115与视讯处理器105之间的控制路径145与数据路径150为并列数据路径。
另外，该可模块化配置的内存控制器115亦可以独立的特殊应用集成电路(application specific integrated circuit；ASIC)芯片的方式实施。则该可模块化配置的内存控制器115将可设置于一包含有内存120及视讯处理器105的印刷电路板上。在此一实施例中，内存120与可模块化配置的内存控制器115间的数据路径140，以及可模块化配置的内存控制器115与视讯处理器105间的控制路径145及数据路径150，可为一串行式通道，例如高速低电压差动讯号(low voltage differential signaling；LVDS)界面。
另一种实施态样，可将包含有分离式可模块化配置的内存控制器115的ASIC芯片与内存一起封装，产生一可配置的视讯内存系统。可模块化配置内存控制器115的独立晶粒与内存晶粒堆栈在一起，如图3所示，形成一整合的可配置视讯内存系统。内存晶粒205利用已知的技术，例如有机黏着剂，固设于基板200上。可模块化配置的内存控制器晶粒210亦可利用类似的黏着技术固着于内存晶粒205上。该可模块化配置内存控制器晶粒210的控制和数据接口可以LVDS接口实施。该LVDS接口是利用引线接合220连接可模块化配置内存控制器晶粒210的输入/输出接点与基板的输入/输出接点225。内存晶粒210的数据及控制接口亦利用引线接合215连接内存晶粒210的输入/输出接点到可模块化配置的内存控制器晶粒210。
此一多重晶粒可模块化配置的内存系统可提供一具有低延迟串行式数据链结路径、无等待状态的高容量DRAM系统。如图所示的可模块化配置的内存系统连接及封装成单边直列封装(single in-line package；SIP)态样。依此结构，本发明可模块化配置的内存系统可在提高一数字电视系统效能的同时，也降低系统的设计成本。
综上所述，本发明的可模块化配置的内存控制器提供一可执行对一内存组件数组选择性进行数据写入与数据读取，以及与一处理系统进行数据接收与数据传送的功能。视讯处理器105提供配置数据，并将的储存于指定的可配置信道135a、135b、135c及135d中，用以定义视讯处理系统所需求视讯数据的分割模式，以及定义数据的时序与分割模式在内存120中的位置。视讯处理器120传送被接收并保留在可配置信道135a、135b、135c及135d中的配置数据。可配置DRAM控制器125从可配置信道135a、135b、135c及135d的其中的一接收一指定的分割模式可配置DRAM控制器125根据分割模式的定义而产生并传送对内存120中一所选区块选择性写入及读取数据所需的地址、时序及控制讯号至该内存120中的该所选区块。根据分割模式所定义的视讯数据的分割在内存120与线缓冲器155a、155b、155c及155d之间传送。线缓冲器155a、155b、155c及155d根据视讯处理器105中适当功能的数据需求而连续传送所定义的视讯数据。仲裁器在控制信道组件中决定一优先者，令该优先的控制信道组件对内存组件数组选择性写入及读取所定义的数据分割。
以上所述，以上是参考本发明较佳的实施例而进行说明与描述，熟悉该领域的普通一般技术人员可了解其形式与细节的各种变化，皆包含于本发明的精神与范围之中。

Claims (32)

1.一种可配置的内存控制装置，连接一内存组件数组，可对该内存组件数组选择性写入及读取数据；并连接一处理系统，以自该处理系统接收该数据和传送该数据至该处理系统；其特征在于，该可配置的内存控制装置包含：
一内存控制组件，连接该内存组件数组，可产生并传送对该内存组件数组的所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组的该所选区块；
复数个控制信道组件，经由一控制路径而连接该内存控制组件与该处理系统；
各控制信道组件从该处理系统接收并保留配置数据，该配置数据定义该处理系统所需该数据的至少一分割模式，并定义该数据的该分割模式于该内存组件数组中的时序及位置，及
各控制信道组件传送该分割模式到该内存控制组件；及
复数个信道缓冲器，连接内存控制组件与处理系统，各信道缓冲器在该处理系统与该内存组件数组间分别接收、保留及传送由该分割模式所定义的该数据的一个分割。
2.如权利要求1所述的可配置内存控制装置，其特征在于，包含：
一仲裁器，连接于该内存控制组件与复数个控制信道组件之间，用以决定该控制信道组件中之一优先者，令该优先者对该内存组件数组选择性写入及读取该所定义的数据分割。
3.如权利要求1所述的可配置内存控制装置，其特征在于，该内存组件数组为SDRAM内存。
4.如权利要求1所述的可配置内存控制装置，其特征在于，该信道缓冲器为SRAM内存。
5.如权利要求1所述的可配置内存控制装置，其特征在于，该处理系统为视讯处理系统。
6.如权利要求1所述的可配置内存控制装置，其特征在于，该处理系统接收、解调、译码及转换数字电视讯号，以显示于一电视屏幕。
7.如权利要求1所述的可配置内存控制装置，其特征在于，该内存控制组件根据该分割模式而产生对该内存组件数组写入及读取该数据所需的地址、时序及控制讯号。
8.一种可配置的内存系统，连接一处理系统，可根据分割模式选择性写入及读取资料，其特征在于，包含有：
一内存组件数组；
一可配置的内存控制装置，连接该内存组件数组，可对该内存组件数组选择性写入及读取数据；连接该处理系统，可自该处理系统接收该数据及传送该数据到该处理系统；该可配置的内存控制装置包含：
一内存控制组件，连接该内存组件数组，用以产生并传送对该内存组件数组中所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组中的该所选区块；
复数个控制信道组件，经由一控制路径而连接该内存控制组件与该处理系统，各控制信道组件从该处理系统接收并保留配置数据，该配置数据定义该处理系统所需该数据的至少一分割模式，并定义该数据的该分割模式于该内存组件数组的时序及位置，及
各控制信道组件传送该分割模式到该内存控制组件；及
复数个信道缓冲器，连接内存控制组件与处理系统，各信道缓冲器在该处理系统与该内存组件数组间分别接收、保留及传送由该分割模式所定义的该数据的一个分割。
9.如权利要求8所述的可配置内存系统，其特征在于，该可配置内存控制装置包含有：
一仲裁器，连接于该内存控制组件与复数个控制信道组件之间，用以决定该控制信道组件中的一优先者，令该优先者对该内存组件数组选择性写入及读取该所定义的数据分割。
10.如权利要求8所述的可配置内存系统，其特征在于，该内存组件数组为SDRAM内存。
11.如权利要求8所述的可配置内存系统，其特征在于，该信道缓冲器为SRAM内存。
12.如权利要求8所述的可配置内存系统，其特征在于，该处理系统为视讯处理系统。
13.如权利要求8所述的可配置内存系统，其特征在于，该处理系统接收、解调、译码及转换数字电视讯号，以显示于一电视屏幕。
14.如权利要求8所述的可配置内存系统，其特征在于，该内存控制组件根据该分割模式而产生对该内存组件数组写入及读取该数据所需的地址、时序及控制讯号。
15.一种数字视讯系统包含：其特征在于，
一视讯处理器，用以接收、解调及转换数字视讯讯号，以显示于一监视器；
一可配置内存系统，连接视讯处理器，可根据分割模式选择性写入及读取资料，包含有：
一内存组件数组；
一可配置内存控制装置，连接该内存组件数组，可对该内存组件数组选择性写入及读取数据；连接该视讯处理器，可自该视讯处理器接收该数据及传送该数据到该视讯处理器；该可配置的内存控制装置包含：
一内存控制组件，连接该内存组件数组，用以产生并传送对该内存组件数组中所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组中的该所选区块；
复数个控制信道组件，经由一控制路径而连接该内存控制组件与该视讯处理器；
各控制信道组件从该视讯处理器接收并保留配置数据，该配置数据定义该视讯处理器所需该数据的至少一分割模式，并定义该数据的该分割模式于该内存组件数组的时序及位置，及
各控制信道组件传送该分割模式到该内存控制组件；及
复数个信道缓冲器，连接内存控制组件与视讯处理器，各信道缓冲器在该视讯处理器与该内存组件数组间分别接收、保留及传送由该分割模式所定义的该数据的一个分割。
16.如权利要求14所述的数字视讯处理系统，其特征在于，该可配置内存控制装置包含有：
一仲裁器，连接于该内存控制组件与复数个控制信道组件之间，用以决定该控制信道组件中之一优先者，令该优先者对该内存组件数组选择性写入及读取该所定义的数据分割。
17.如权利要求14所述的数字视讯处理系统，其特征在于，该内存组件数组为SDRAM内存。
18.如权利要求14所述的数字视讯处理系统，其特征在于，该信道缓冲器为SRAM内存。
19.如权利要求14所述的数字视讯处理系统，其特征在于，该数字视讯处理系统接收数字电视讯号，将之解调、译码及转换以显示于一电视屏幕。
20.如权利要求14所述的数字视讯处理系统，其特征在于，该内存控制组件根据该分割模式而产生对该内存组件数组写入及读取该数据所需的地址、时序及控制讯号。
21.一种可配置控制对一内存组件数组选择性写入与读取数据及自一处理系统接收该数据与传送该数据至该处理系统的方法，其特征在于，该方法包含以下步骤：
定义该处理系统所需该数据的至少一分割模式，及定义该数据的该分割模式于该内存组件数组中的时序及位置；
接收并保留定义该分割模式的配置数据；及
产生并传送由该分割模式所定义对该内存组件数组之一所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组的该所选区块；及
于该处理系统与该内存组件数组间保留及传送由该分割模式所定义的该数据的一个分割。
22.如权利要求21所述的方法，其特征在于，尚包含以下步骤：
确定一控制信道组件中之一优先者，令该优先者对该内存组件数组选择性写入及读取该定义的数据分割。
23.如权利要求21所述的方法，其特征在于，该内存组件数组为SDRAM内存。
24.如权利要求21所述的方法，其特征在于，该保留及传送由该分割模式所定义的该数据的一个分割的步骤，是由信道缓冲器实施，该信道缓冲器为SRAM内存。
25.如权利要求21所述的方法，其特征在于，该处理系统为视讯处理系统。
26.如权利要求21所述的方法，其特征在于，该处理系统接收、解调、译码及转换数字电视讯号以显示于一电视屏幕。
27.一种可配置控制对一内存组件数组选择性写入与读取数据及自一处理系统接收该数据与传送该数据到该处理系统的装置，其特征在于，该装置包含：
一可定义该处理系统所需的该数据的至少一分割模式，及可定义该数据的该分割模式在内存组件数组中的时序及位置的装置；
一可接收及保留所定义的该分割模式的配置数据的装置；及
一可根据该分割模式的定义产生及传送对该内存组件数组的所选区块选择性写入及读取该数据所需的地址、时序及控制讯号至该内存组件数组的该所选区块的装置；及
一可于该处理系统与该内存组件数组间保留及传送由该分割模式所定义的该数据的一个分割的装置。
28.如权利要求27所述的装置，其特征在于，包含：
一可决定该控制信道组件中之一优先者，并令该优先者对该内存组件数组选择性写入及读取该所定义的数据分割。
29.如权利要求27所述的装置，其特征在于，该内存组件数组为SDRAM内存。
30.如权利要求27所述的装置，其特征在于，该可保留及传送由该分割模式所定义的该数据的一个分割的装置包含有信道缓冲器，该信道缓冲器为SRAM内存。
31.如权利要求27所述的装置，其特征在于，该处理系统为视讯处理系统。
32.如权利要求27所述的装置，其特征在于，该处理系统接收、解调、译码及转换数字电视讯号以显示于一电视屏幕。
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