TWI299959B - Modularly configurable memory system for lcd tv system - Google Patents

Description

1299959 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種記憶體元件陣列資料讀寫之控制 裝置，尤指一種視訊處理系統於接收數位電視訊號時，控 制其將δ己憶體元件陣列配置為訊框緩衝(frame buffer)之資 料讀寫定址模式之裝置。 【先前技術】 包括數位衛星及有線電視在内，其所使用廣播電視訊 號中的音訊(audio)及視訊(video)，目前皆使用MPEG-2的 標準編碼。MPEG-2係由動態影像標準制定委員會(M〇ti〇n

Pictures Coding Experts Group; MPEG)所指定之一組音訊及 視訊編碼之標準，並且發布為國際標準組織之IS〇標準 13818 cMPEG-2標準經過一些修正後，亦做為商業上數位 視訊衫碟(digital video disk; DVD)編碼的標準。以mpeg-2 標準編碼之音訊及視訊經調變產生一傳輸串流(transp〇rt stream; TS)，可以藉由地表之射頻(radi〇 frequency;剛、衛 星射頻及有線電視等方式傳送，或是儲存在光學儲存媒介 上，如DVD。該傳輸串流被接收，或是以DVD之形式播 放時，經解調和解碼，可重製音訊與視訊的訊號而在電視 或監視器上重現。

Duardo等人於1999年8月之mEE消費性電子會刊第 45卷第3期第879-883頁「有效降低成本之HDTV解碼圯 與整合性系統控制器、降頻器，繪圖引擎及顯示處理器」(“A 5 1299959

Cost Effective HDTV Decoder IC with Integrated System

Controller, Down Converter, Graphics Engine and Display Processor，” Duardo, et al·，IEEE Transactions on Consumer Electronics，Aug· 1999, Volume: 45, Issue: 3, pp·: 879 - 883) 一文中描述一支援MPEG-2格式及其他標準之數位高清晰 度電視(digital high definition television; HDTV)。請參閱第 1圖，以利於對一類似Durado等人所述之數位電視視訊處 理器之討論。一數位電視處理器5可經由地表的射頻傳送、 衛星射頻傳送及有線電視傳送等方式接收一數位電視視訊 串流10,或是經由撥放DVD取得資料串流而接收該數位電 視串流10。 分離器（demultiplexer)40從傳輸串流中萃取出視訊、音 訊和資料，並經由記憶體控制器15傳送到相對應的記憶體 20。資料可被儲存在記憶體20中的任何資料仔列中。該分 離器40進一步產生MPEG-2規格之傳輸層(transport layer) 封包’成為一致的封包化基本串流(elementary stream; ES)。 該封包化基本串流再次被緩衝暫存於記憶體2〇中。 串流處理器45取得MPEG-2視訊基本串流，並將之轉 換為運動向量和相關係數。該串流處理器45可進一步提供 切割(slice)層級的錯誤彳貞測和錯誤隱藏(c〇nceaiment)作業。 視訊解碼器50接收以MPEG-2格式壓縮的基本串流，並可 執行所有MPEG-2規格所要求的功能，如動態補償、反轉 量化，縮放比例等等。選配之繪圖引擎55則提供所有繪圖 功能及視訊與繪圖之結合。 6 1299959 視訊格式轉換n 取得解壓縮後的視訊資料後，可將 之轉換而產生所要求之點陣格式(她rf_at)、時序和影 像過濾等效果。視訊格式轉換器6G亦用來產生顯示器^要 求的視訊訊號。就液晶顯示器(liquid crystal display; Lcd) 而言，其顯示需要數位訊號。至於類比式顯示器，其驅動 所需之訊號則為紅、綠及藍等類比訊號。 e己fe體配置表(mem〇rymap)分割為多個緩衝區，分別 用以保存壓縮之視訊、壓縮之音訊、做為視訊解碼及顯示 之二個訊框儲存器、儲存圖形、做為資料佇列及位址緩衝 區。記憶體控制器15依要求的順序及優先權在晶片和外部 記憶體20之間傳送資料。每一程序都被指定一相對於其他 程序之優先權，用來決定何時可被記憶體控制器許可執 行。在提出要求的程序可以使用之前，接收自記憶體2〇的 資料係儲存於線緩衝器70a、70b、70c和70d之其中之一。 同樣的’要存入記憶體20的資料，也會暫時被保留在線緩 衝器70&、701)、70(：、和70(1中，直到直接記憶體存取((^(^ memory access; DMA)介面80被分配到提出要求的序程為 止。記憶體控制功能85負責管理提出要求的程序的優先 權，以及記憶體中資料之位置、區塊大小及資料分割。 記憶體20可以是靜態隨機存取記憶體(static random access memory; SRAM)、RAMBUS動態隨機存取記憶體 (RAMBUS dynamic random access memory; RDRAM)、同步 隨機存取記憶體(Synchronous dynamic random access memory; SDRAM)，或是其他設計適當的隨機存取記憶體。 7 1299959 記憶體介面和舰_歧位電_婦重要的設計要素 之一。由於所有數位視訊處理系統都需要訊框緩衝器，故 記憶體20普遍使用SDRAM記憶體。記憶體控制器15已 經成為數位視訊處理系統主要設計的考量。由於說鳩記 憶體設計的特性’其存取時間並非不變的參數，而這也是 導致數位視訊處理系統設計複雜性的主要原因。為了解決 犯RAM記憶體介面存取_不@定⑽〗題，數位視訊處理 系統必須使用基於SRAM記憶體技術的線緩衝器7〇a、 70b、70c和70d。在大多數的數位視訊處理整合電路上， 直接記憶體存取控制器80和線緩衝器70a、7〇b、7〇c和7〇d 額外的增加了主要的設計複雜性和晶粒成本。 系統處理器65提供控制、配置等介面，及詳細的且有 用的視訊系統配置及除錯等之操作資訊。

Hilgenstock等人在第九屆VLSM}LS研討會之會議報 告(Ninth Great Lakes Symposium on VLSI，1999, ρρ·:42 _ 45 ) 「包含有嵌入式dram記憶體之視訊處理系統單晶片之記 憶體編制」（“Memory Organization of a Single_Chip Video Signal Processing System with Embedded DRAM，”）一文中 提到一種視訊編碼用的可程式多處理器系統單晶片。該多 處理器系統整合了四個處理單元，嵌入式DRAM，及典型 的應用介面。其中所整合的DRAM主要係做為訊框緩衝及 大部份非必要應用的外部記憶體。為了快速取得局部的片 段資料，各處理單元中。 美國專利US 4,941，1〇7描述一種以管線形式處理圖形 8 1299959 資料的圖形資料處理器。該圖形資料處理器包含有一存取 控制器，可回應一開始命令而在一同個記憶體週期中選擇 性產生位址與控制資料，並可選擇性分別由位址匯流排輪 出位址及由控制匯流排輸出控制資料。記憶體層選擇性地 從其中之一位址匯流排接收一位址，及從其中之一控制匯 肌排接收一控制資料，並在同一記憶體週期中選擇性的由 其中一資料匯流排輸出儲存在所接收之位址的資料。圖形 資料處理器選擇性的對從記憶體層接收到的資料進行預定 的程序運算，並轉性將運算絲儲存到記憶體層中。 美國專利US 6,424,347則敘述-種訊框缓衝器的介面 控制。該介面㈣包含有—連接於ρα主匯流排及先進先 出暫存器(First In First Out; FIFO)之間的位元組交換與取樣 控制器，可用以執行大頭派(big Endian)資料和小頭派⑽❿ Endian)資料之間的資料轉換，或是在系統資料與使用者資 料之間的資料轉換。一位元組轉換檢視選擇控制器 先進先出暫存器和SRAM之間，可於控制器選擇檢視將 儲存在觸中的像素資料，從8位元輸出丨個位元組的資 料格式轉換成9位元輸出丨個位元組的資料格式；或於控 制器選擇轉換時將儲存在SRAM中之像素資料，從9位工元 輸出1個位元組的資料格式轉換成8位元輸出丨個位元組 的資料格式。一 Rambus存取控制器控紹象素資料在队歲 與RambusDRAM(RDRAM)間的傳遞，顯示控制器則接收 從Rambus DRAM經由Rambus存取控制器輸出的像素資 料，並經由顯示匯流排輸出到RAMD/A轉換器。因此系 9 1299959 統同時執行像素資料在大頭派(big Endian)和小頭派(little Endian)之間的資料轉換、像素資料在8位元輸出i個位元 、、且之PCI主匯流排與9位元輸出1個位元組的Rambus DRAM之間的資料轉換，每一個轉換動作都會以不同的位 元組定義及匯流排配置方式使用記憶體。

美國專利US 5,291，275描述一種使用在電視影像儲存 和顯像化點轉圖顯示的三重攔位緩制。圖像轉換裝置 可供儲存在-第-記㈣之—第—圖像欄，及儲存在一第 一吞己憶體之-第二圖像棚。第一及第二圖像棚分別由第一 及第二記憶體被讀取後，_顯示在顯示榮幕上成為單_ 影像。在讀取第-及第二記憶體時，第三圖像攔會被儲存 在第三記龍中。第-、第二及第三記憶體被建構成一種 有3X々3,己憶體區塊架構的訊框緩衝器。對編號卜^、^、 5 η等的圖像攔’纽讀取圖像攔時會根據預定序列，如 1寿]士2和 3、3 和 4、4和 5, -直到和 η、η 和(η+1)， 广貝取兩個圖像攔。—高解析訊框的長度可選擇比一個 電視訊號攔職長或比―個魏崎攔職短。為確保一 f己憶體被，日林會同時被要求儲存下_個電視訊號 ==預定讀出序列中每兩個圖像欄間的相位差及 碑哭美=ifus 6’263,023敛述—高解析度的電視視訊解 馬w。該面解析度電視視訊解崎器利用多個速率較慢的切 割（slice)解碼器達到古、“⑽ …广疋千罕又r又的切 β 所㈣讓碼料享一共用 4體可大幅減少各別解碼器對儲存空間的需求。在接

1299959 收到忙碌訊號後，HDTV訊號的切割以最佳化的配置分配 給各解碼器以提供更好的效能。 【發明内容】 &本發明之目的，在於提供高頻寬、低延遲及無等待狀 怨之記憶體祕之龍職，可做為數位視訊處裡系统之 訊框緩衝器者。 本發明之另一目的，在於提供一種具 配 數位視訊處m可料化㈣記龍㈣时取模式 者。 本發明之又-目的，在於提供—魏位視訊處裡系 t 一旦可配置之通道被程式設定後，則記鐘控制器可 連々存取記憶體並將資料移動到通道緩衝器中。 :達成成至少-上述目的，—種可配置之記憶體系 j 接-處理系統，可根據分割模式而選擇性的寫入和 f取义料者。該可配置之記憶體系統係為視訊處裡系統訊 匡=¾的典型。該魏處㈣統純纽電視訊號，將 之凋解碼、轉換，並將影像顯示在電視榮幕上。該 =置之記憶㈣統包含有-記憶體元件_及可配置之吃 制裝置。該可配置之記憶體控制裝置連接記憶體元 ^車列’可選擇性對該記憶體耕陣列寫人及讀取資料。 憶體控制裝置尚連接處理系統，可接收處理 tit 傳㈣料錢理祕。觀‘隨元件陣列係 以SDRAM為較佳。 、 11 1299959 二可配置之5己憶體控制裝置包含一連接記憶體元件陣列 2隐控制70件，可產生並傳送對記憶體元件陣列中-所 ^區塊選擇性寫人與讀取資料所需之位址、時序及控制訊 號至該魏體元件陣财之該所選區塊。該可配置之記憶 體控制裝置尚包含有複數個控制通道元件，分別藉由控制 路仏連接λ憶體控制元件及處理系統。 各控制通道元件從處理系統接收並保留定義該處理系 統所需身料之至少—分割模式之配置資料。該控制通道元 件尚定義時序及資料之分割模式在憶體元件陣列中的位 置。各控制通道元件傳送該分割模式到記憶體控制元件。 一仲裁器連接於記憶體控制元件與複數個控制通道元 件之間，可決定各控制通道元件與記憶體元件陣列中所定 義之資料分割選擇性寫入與讀取之優先權。 可配置之記憶體系統尚包含複數個分別連接記憶體控 制元件與處理系統之通道緩衝器。各通道緩衝器可在處理 系統及記憶體元件陣列之間接收、保留和傳送分割模式所 定義的資料分割，使得處理系統可根據所需之資料而連續 傳送及接收資料。該通道緩衝器為SRAM。 【實施方式】 請參閲第2圖，係本發明數位視訊處理系統之方士免 圖。如圖所示，其主要構造係包含有一視訊處理器用 以接收、解調及將數位視訊訊號10轉換為可顯示於顯示器 上之視訊訊號25格式。視訊處理器105的結構係如上所抑 12 1299959 述^惟，視訊處理器105與記憶體系統間之介面被簡化為 一貝料流介面，也就是沒有位址或資料讀取/寫入控制。 視訊處理器105要求視訊資料需具有特定的可程式控 制的格式’使得簡化之資料流介面成為可行的。記憶體^ 根據視訊處理器1G5各種功能之需求被規劃為各式訊框緩 衝器。由於分割格式係於可模組化配置之記憶體控制器115 中以程式控制，視訊處理器1()5對記憶體12〇的存取時間 將會與SRAM -樣快，*記憶體之總容量與DRAJ^統一樣 大，如此可降低整體記憶體的成本。 記憶體介面140的複雜性被隱藏於視訊處理器1〇5之 外，故視訊處理器105的設計複雜性大幅降低。視訊處理 器105與可模組化配置記憶體控制器115間之介面可以程 式控制可配置之通道13%、1351)、135〇：及135(1，藉以初 始化對記憶體120寫入及讀取之適當存取。該介面尚可根 ，在可配置通道135&、135b、135c及135d中程式控制的 分割格式，提供視訊資料分割轉換之資料介面15〇。此時， 該介面可如串列介面般簡單地在所需的頻寬下運作，藉以 提供視訊處理器1〇5之各功能單元所需之速度。 控制介面145與資料介面15〇分別連接線缓衝器 155a、155b、155c及155d。線緩衝器接收在視訊處理器1〇5 與5己饫體12〇之間被傳送的資料。線緩衝器155a、155b、 155c及155d係以SRAM記憶體配置為快取記憶體，用以保 存所定義欲傳送之資料分割。線缓衝器155a、155b、155c 及155d提供適當之時序和格式以確保視訊處理器1〇5能傳 13 1299959 送和接收資料分割而無需記憶體12〇之等待狀態。資料分 . _由存取分割模式所定義。可配置之通道135a、135b、 . ，及贿錄式蚊㈣其與記12請之存取分割 模式，無需視訊處理器105介入。 ° 可配置之DRAM記憶體控制器125從可配置通道135心 135b、135c及135d接收分割模式，並產生適當的對所選擇 之記憶體區塊120進行選擇性寫入及讀取資料所需之位 • 址、時序及控制訊號。利用一仲裁器13〇決定視訊處理器 1〇5中各功能之優先權，當複數個作業同時被要求執行時， 可傳送該可配置DRAM記憶體控制器125欲存取之分割模式 之優先權，藉以確保維持視訊訊號25傳送到顯示器所需之 視訊資料之傳送。 在較佳實施例中，記憶體120係使用SDRAM記憶體為 較佳。此外，各式記憶體技術，如靜態隨機存取記憶體 (SRAM)、RAMBUS動態隨機存取記憶體（RDRAM)或者是其他設 計恰當的隨機存取記憶體皆可用以實施該記憶體120，並皆 •包含於本發明之意旨。 可配置通道135a、135b、135c及135d保留了分割模 式’其定義如下： I 一所定義視訊資料之分割於記憶體120中之起始位 址。 2·各所定義視訊資料分割之區塊的大小。 3·各所定義視訊資料分割之區塊的偏移量。各區塊間 可分離一固定的位址空間，以利於區塊之存取。 1299959 4·區塊計數器之增加/減少旗標。視訊資料分割之區 塊可以特定的順序寫入記憶體12〇中，然後以相反 的順序從記憶體120讀出。該增加/減少旗標決定 視訊資料分割之區塊的順序。 5·重複计數器係用以設定一分割在一特定的作業中被 存取的次數。 6·增加/減少之偏移量大小提供在多重視訊資料分割 之存取中，視訊資料分割之總偏移量。 7 ·開始與停止的時序決定各視訊資料分割應於何時傳 送到視訊處理器105。 8·優先權旗標可設各視訊資料分割中何者擁有較高的 優先權，可確保提供視訊處理器1〇5連續不斷的視 訊資料流。 可配置通道135a、135b、135c及135d係根據配置資 料而程式設定，可控制對記憶體120進行視訊資料寫入或 讀取之存取模式，無需視訊處理系統105介入。 本發明之可模組化配置記憶體控制器115可為實施該 視訊處理系統之積體電路晶片中的嵌入式電路。在此一形 式之實施例中，可模組化配置記憶體控制器115與視訊處 理系統105之間的控制路徑145與資料路徑150係為並列 資料路控。 另外，該可模組化配置之記憶體控制器115亦可以獨 立的特殊應用積體電路（application specific integrated circuit; ASIC)晶片的方式實施。則該可模 15 1299959 組化配置之記憶體控制器115將可設置於一包含有記憶體 120及視訊處理器105之印刷電路板上。在此一實施例中， 記憶體120與可模組化配置之記憶體控制器115間的資料 路徑140,以及可模組化配置之記憶體控制器115與視訊處 理器105間之控制路徑145及資料路徑150,可為一串列式 通道，例如高速低電壓差動訊號（low voltage differential signaling; LVDS)介面。 另一種實施態樣，係可將包含有分離式可模組化配置 之記憶體控制器115之ASIC晶片與記憶體一起封裝，產生 一可配置之視訊記憶體系統。可模組化配置記憶體控制器 115之獨立晶粒與記憶體晶粒堆疊在一起，如第3圖所示， 形成一整合之可配置視訊記憶體系統。記憶體晶粒2〇5利 用已知之技術，例如有機黏著劑，固設於基板2〇〇上。可 才果組化配置之δ己丨思體控制器晶粒21 〇亦可利用類似的黏著 技術固著於§己憶體晶粒205上。該可模組化配置記憶體控 制器晶粒210之控制和資料介面係可以LVI)s介面實施。該 LVDS介面係利用引線接合22〇連接可模組化配置記憶體控Λ 制器晶粒21G的輸入/輸出接點與基板的輸入/輸出接點 225。記憶體晶粒210❺資料及控制介面亦利用引線接合25 連接記憶體晶粒210的輸入/輸出接點到可模組化配置之 記憶體控制器晶粒210。 此一多重晶粒可模組化配置之記憶體系統可提供一具 有低延遲串赋資料鏈結路徑、料錄態之高容量_ 糸統。如圖所示之可模組化配置之記憶體系統係連接及封 1299959 裝成=邊直列封裝（single in-line package; SIP)態樣。 • 依此結構，本發明可模組化配置之記憶體系統可在提高一 • 餘^現系統效能的同時，也降低系統的設計成本。 紅上所述，本發明之可模組化配置之記憶體控制器提 供二可執行對一記憶體元件陣列選擇性進行資料寫入與資 • 料續取，以及與一處理系統進行資料接收與資料傳送的功 ， 能。視訊處理器1〇5提供配置資料，並將之儲存於指定之 Φ 可配置通道135a、135b、I35。及顧中，用以定義視訊 處理系統所需求視訊資料之分割模式，以及定義資料之時 序與刀割模式在記憶體120中之位置。視訊處理器120傳 送被接收並保留在可配置通道135a、135b、135c及135d 中之配置資料。可配置DRAM控制器125從可配置通道 135a、135b、135c及135d的其中之一接收一指定的分割模 式可配置DRAM控制器125根據分割模式之定義而產生並傳 送對記憶體120中一所選區塊選擇性寫入及讀取資料所需 之位址、時序及控制訊號至該記憶體12〇中之該所選區塊。 • 根據分割模式所定義的視訊資料之分割在記憶體120與線 緩衝器155a、155b、155c及155d之間傳送。線緩衝器i55a、 155b、155c及155d根據視訊處理器1〇5中適當功能之資料 需求而連續傳送所定義之視訊資料。仲裁器在控制通道元 件中決定一優先者，令該優先之控制通道元件對記憶體元 件陣列選擇性寫入及讀取所定義之資料分割。 以上所述，係參考本發明較佳之實施例而進行說明與 描述者，熟習該項技藝者將可了解其形式與細節之各種變 17 1299959 化，皆包含於本發明之精神與範固之中。 【圖式簡單說明】 缓衝器之視訊 第1圖：係習用具有由記憶體系統建構訊框 處理系統之方塊圖； 第2圖：係衝本^有之•料統所建構訊框 綾衝器之視訊處理系統之方塊圖·及 第3圖：係本制可配置記憶體系統之實體結構封裝圖。 可杈組化配置記憶體控制器晶粒 引線接合 220 引線接合 輸入/輸出接點 【主要元件符號說明】 5 數位電視處理器 105 視訊處理器 120 記憶體 130 仲裁器 135a〜135d 可配置通道 140 δ己憶體介面 15 記憶體控制器 155a〜155d 線緩衝器 20 記憶體 205 記憶體晶粒 210 215 225 25 視訊訊號 10 數位視訊訊號 115 記憶體控制器 125 可配置記憶體控制器 145 控制介面 150 資料介面 200 基板 1299959 40 分離器 45 50 視訊解碼器 55 60 視訊格式轉換器 70a〜70d 線緩衝器 80 直接記憶體存取介面 85 記憶體控制功能 串流處理器 繪圖引擎

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Claims (1)

1299959 十、申請專利範圍： 種"T配置之§己憶體控制裝置，連接一記情、體元件陳 列，可對該記憶體元件陣列選擇性寫入及^取資料； 並連，一處理系統’以自該處理系統接收該t料和傳 送該資料至該處理系統；該可配置之記憶體控制裝置 包含： 一記憶體控制元件，連接該記憶體元件陣列，可產生 並傳送對該記憶體元件陣列之所選區塊選擇性寫入 及讀取該資料所需之健、時序及控觀號至該記 憶體元件陣列之該所選區塊； 複數個控制通道元件，經由一控制路徑而連接該記憶 體控制器與該處理系統， 各控制通道元件從該處理系統接收並保留配置資 料，該配置資料定義該處理系統所需該資料之至 少一分割模式，並定義該資料之該分割模式於該 記憶體元件陣列中之時序及位置，及 各控制通道元件傳_分賴式_滅體控制元 件；及 複數個通道緩衝器，連接記憶體控制元件與處理系 統，各通道緩衝器在該處理系統與該記憶體元件陣 列間分別接收、保留及傳送由該分割模式所定義之 該資料之-所疋義之分割，如此，則該處理系統可 根據其資料需求而連續傳送及接收該資料。 2·如申請專利範圍g1項所述之可配置記憶體控制裝置， 20 尚包含： :裁5接於該記憶體控制元件與複數個控制通 =70人-B，用以決定該控制通道元件中之一優先 分’令該優先者龍記紐元件_選擇性寫入及 碩取該所定義之資料分割。 申：專利fc圍第i項所述之可配置記憶體控制裝 :、中該記憶體元件陣列係為SDRAM記憶體。 如申5月專利祀圍帛1項所述之可配置記憶體控制裝 置’其中該通道緩衝ϋ係為S_記憶體。 •如申請專雜圍第1項所述之可配置記憶體控制裝 置’其中該處理系統係為視訊處理系統。 如申明專利_第1項所述之可配置記憶體控制襄 置’其中該處理系統接收、解調、解碼及轉換數位電 視訊號，以顯示於一電視螢幕。 •如申明專利範圍第1項所述之可配置記憶體控制裝 置，其中該記憶體控制元件根據該分割模式而產生對 該記憶體元件陣列寫人及讀職資料所需之位址、時 序及控制訊號。 一種可配置之記憶體系統，連接一處理系統，可根據 分割模式選擇性寫入及讀取資料，包含有： 一記憶體元件陣列； 一可配置之記憶體控制裝置，連接該記憶體元件陣 列’可對該記憶體元件陣列選擇性寫入及讀取資 料；連接該處理系統，可自該處理系統接收該資料 1299959 及傳送該貝料到該處理系統；該可配置之記憶 制裝置包含： "己隐體控制元件，連接該記憶體元件陣列，用以 產生並傳送對該記憶體元件陣列中所選區塊選擇 性寫入及讀取該資料所需之位址、時序及控制訊 >號至該記憶體元件_中之麵選區塊； 複數個控制通道元件，經由—控㈣連接該記 憶體控制元件與該處理系統， 各控制通道元件從該處理系統接收並保留配置資 料’該配置資料定義該處理纟麟需該資料之 至少—分觀式，並定義該·之該分割模式 於該記憶體元件陣列之時序及位置，及 各控制通道元件傳送該分割模式到該記憶體控制 元件；及 複數個通道緩衝n，連接記憶體控制元件與處理系 統，各通道緩衝器在該處理系統與該記憶體元件 陣列間分別接收、保留及傳送由該分割模式所定 義之該資料之-所定義之分割，如此，則該處理 系統可根據其資料需求而連續傳送及接收該資 料。 、 •如申請專利範圍第8項所述之可配置之記憶體系 其 、、 中該可配置記憶體控制裝置尚包含有·· 一仲裁器，連接於該記憶體控制元件與複數個控制通 22 之間’用1^決定該控制通道元件中之一優先 ^ 7該優先者對該記憶體元件陣列選擇性寫入及 10 取該所定義之資料分割。 π專利圍第8項所述之可配置之記憶體系統， 11·::ΐ記憶!元件陣列係為腿 π專#$_第8項所述之可配置之記憶體系統， -該通道緩衝||係為s_記憶體。 t申w月專利_第8項所述之可配置之記憶體系統， 13 •其中=處理系統係為視訊處理系統。 t申Μ專利_第8項所述之可配置之記憶體系統， :、中該處理系統接收、解調、解碼及轉換數位電視訊 號，以顯示於一電視螢幕。 14 =中睛專利範圍第8項所述之可配置之記憶體系統， 其中該讀、體㈣元件根據該分賴式而產生對該記 It體元件陣列寫入及讀取該資料所需之位址、時序及 控制訊號。 15 · 一種數位視訊處理系統，包含·· 視訊處理器，用以接收、解調及轉換數位視訊訊號， 以顯示於一監視器； 可配置記憶體系統，連接視訊處理器，可根據分割 模式選擇性寫入及讀取資料，包含有·· 一兄憶體元件陣列； 一可配置記憶體控制裝置，連接該記憶體元件陣 列，可對該記憶體元件陣列選擇性寫入及讀取資 23 1299959 料，連接該視訊處理器，可自該視訊處理器接收 該資料及傳送該資料到該視訊處理器；該可配置 之記憶體控制裝置包含： -記憶體控制元件，連接該記憶體元件陣列，用以 產生並傳送對該記憶體元件陣列中所選區塊選擇 性寫入及讀取該資料所需之位址、時序及控制訊 號至該纪憶體元件陣列中之該所選區塊； 複數健制件，經纟—控制路徑而連接該記 憶體控制元件與該視訊處理器， 各，制通道元件從該視訊處理器接收並保留配置 貝料，該配置資料定義該視訊處理器所需該資 料之至少一分割模式，並定義該資料之該分割 模式於該記憶體元件陣列之時序及位置，及 各控制通道元件傳送該分割模式到該記憶體控制 元件；及 複數個通道_n，連接記賴㈣元件與視訊處 理器’各通道緩衝器在該視訊處理器與該記憶體 陣列間分別接收、保留及傳送由該分割模式 所疋義之該資料之-所定義之分割，如此，則該 視訊處理器可根據其資料需求而連續傳送及接收 該資料。 ^專利範圍第15項所述之數位視訊處理系統，其 〜可配置記憶體控制裝置包含有： 裁器，連接於該圮憶體控制元件與複數個控制通 24 1299959 道兀件之間，用以決定該控制通道元件中之一優先 - 者’令該優先者對航憶體元件㈣轉性寫入及 娜該所定義之資料分割。 17 ·如中請f利範圍第15項所述之數位視訊處理系統，其 中該記憶體元件陣列係為SDRAM記憶體。 18 ·如申凊專利範圍S 15項所述之數位視訊處理系統，其 中該通道缓衝器係為SRAM記憶體。 • 19 ·如申請專利範圍第15項所述之數位視訊處理系統，其 中該數位視訊處理系統接收數位電視訊號，將之解 調、解碼及轉換以顯示於一電視螢幕。 20·如申請專利範圍第15項所述之數位視訊處理系統，其 中該記憶體控制元件根據該分割模式而產生對該記憶 體元件陣列寫入及讀取該資料所需之位址、時序及控 制訊號。 $ 21 · —種可配置控制對一記憶體元件陣列選擇性寫入與讀 取資料及自一處理系統接收該資料與傳送該資料至該 _ 處理系統之方法，該方法包含以下步驟： 定義該處理系統所需該資料之至少一分割模式，及定 義該資料之該分割模式於該記憶體元件陣列中之時 序及位置； 接收並保留定義該分割模式之配置資料；及 產生並傳送由該分割模式所定義對該記憶體元件陣列 之一所選區塊選擇性寫入及讀取該資料所需之位 址、時序及控制訊號至該記憶體元件陣列之該所選 25 1299959 區塊；及 於該處理系統與該記憶體元件陣列間利用複數個控制 通道元件保留及傳送由該分割模式所定義之該資料 之一所定義分割，如此，則該處理系統可根據其資 料需求而連續傳送及接收該資料。 22·如申請專利範圍第21項所述之方法，尚包含以下步 驟： 決定該控制通道元件中之一優先者，令該優先者對該 記憶體元件陣列選擇性寫入及讀取該定義之資料分 割。 23 ·如申請專利範圍第21項所述之方法，其中該記憶體元 件陣列係為SDRAM記憶體。 24 ·如申請專利範圍第21項所述之方法，其中該保留及傳 送由該分割模式所定義之該資料之該所定義分割之步 驟，係由通道缓衝器實施，該通道緩衝器係可以SRAM 記憶體實施。 25 ·如申請專利範圍第21項所述之方法，其中該處理系統 係為視訊處理系統。 26 ·如申請專利範圍第21項所述之方法，其中該處理系統 接收、解調、解碼及轉換數位電視訊號以顯示於一電 視螢幕。 27 · —種可配置控制對一記憶體元件陣列選擇性寫入與讀 取資料及自一處理系統接收該資料與傳送該資料到該 處理系統之裝置，該裝置包含： 26 1299959 一可定義該處理系統所需之該資料之至少一分割镇 式，及可定義該資料之該分割模式在記憶體元件 列中之時序及位置之裝置； 車 一可接收及保留所定義之該分割模式之配置資料 置；及 ' 敦 一可根據該分割模式之定義產生及傳送對該記後體一 件陣列之所選區塊選擇性寫入及讀取該資料所需凡 位址、時序及控制訊號至該記憶體元件陣列之 選區塊之裝置；及 ^所 -可於該處理线與該記紐元件陣關料及 由該分割模式所定義之該資料之—所定義分割之押 制通，置，如此’該處理系統可根據其資料需： 而連續傳送及接收該資料。 〆 28 29 . 30 · 31 · •如申請專利範圍第27項所述之|置，尚包含： 一It該控制通道裝置中之一優先者，並令該優先 刪元件陣列選擇性寫入及讀取該所定義 之資料分割之裝置。 ，心錢 ，如申請專利範圍第27項所述之I置， 件陣列係為SDRAM記㈣。 -中該4體 裳置，其中該可保留及 裝置包含有通道_=二資:之該所定義分割之 體。 對器μ通道緩衝器係為SRAM記憶 如申請專郷㈣27項所私u，其中減理系统 27 1299959

係為視訊處理系統。 32 ·如申請專利範圍第27項所述之裝置，其中該處理系統 接收、解調、解碼及轉換數位電視訊號以顯示於一電 視螢幕。 28