CN101771809A - 基于fpga实现多路数字视频同步处理方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA实现多路数字视频同步处理方法(1)初始化图像信号的位置，按照图像信号的制式设定每秒扫描的帧数，每帧图像信号中包含的行数，每行图像信号中包含的像素点数，并设置起始和结束标识；(2)将上述步骤(1)中初始化的起始标识图像信号与所要加入的图像信号进行时钟同步处理；(3)向FPGA中输入1:1的方波信号，该方波信号是由FPGA根据输入数字视频的起始位和终止位来提取行同步信号；根据算法实现的要求，大大减少了系统资源的利用，减少了空间的使用；基于FPGA的设计，实现起来简单可根据需要进行更换主板。

Description

基于FPGA实现多路数字视频同步处理方法
技术领域
本发明是涉及多路数字视频图像的同步处理方法，更具体地说是一种基于FPGA的采用奇偶行概念实现多路高标清数字视频的同步算法。
背景技术
在广播电视领域中，经常要对多路视频信号进行切换，图像处理，叠加台标，字幕等操作，而对各路信号进行同步是实现上述功能的基础，如果不同步的各路信号间直接进行切换处理，切换后的图像会发生抖动，闪烁，而各路信号间的色度亮度信号如果没有同步对齐，不可能正常进行图像处理，叠加台标，字幕等操作。
目前的视音频处理系统均是将待处理的视频信号进行同步对齐，采取的方式是加入专门的同步处理设备，这些同步处理设备是根据数字视频的编码特点：即标清信号每秒25帧(PAL制)，30帧(NTSC制)。每帧分为奇场和偶场，把每路的数字视频信号存入缓存，缓存的深度在一帧左右。对于多路同步，就要加多个缓存，大量地占用料硬件资源，由于每片缓存都要引出输入输出两组数据总线，使PCB板的布局和走线都非常复杂，导致同步设备的成本高昂。
发明内容
本发明针对上述现状，提供一种同步算法，旨在解决现有技术中存在的不足之处；
本发明的算法如下：
(1)初始化图像信号的位置，按照图像信号的制式设定每秒扫描的帧数，每帧图像信号中包含的行数，每行图像信号中包含的像素点数，并设置起始和结束标识；
(2)将上述步骤(1)中初始化的起始标识图像信号与所要加入的图像信号进行时钟同步处理；
(3)向FPGA中输入1∶1的方波信号，该方波信号是由FPGA根据输入数字视频的起始位和终止位来提取行同步信号；
(4)根据1∶1的方波信号，根据上升沿或下降沿定义成奇偶行的触发，利用奇偶行的触发将步骤(1)中定义的图像信号份为奇行和偶行，并分别将奇行与偶行写入FPGA的缓存区中；
(5)参考信号进行A/D转换后，提取出同步方波信号，由同步提取芯片输入到FPGA中；
(6)将上述步骤(5)中的输入到FPGA中的信号与上述步骤(3)中的方波信号进行同步；
(7)信号同步处理后，根据上述步骤(4)中自定义的奇偶行的触发，从FPGA的缓存区中读取数据；
(8)根据上述步骤4中设定的奇偶行组合成完整的图像信号，向播出通道输出信息。
本发明的有益效果如下：
1、根据算法实现的要求，大大减少了系统资源的利用，减少了空间的使用；
2、基于FPGA的设计，实现起来简单可根据需要进行更换主板；
3、本发明根据所需同步信号的不同，可分为多路进行时时的同步化处理；并能达到不增加系统硬件设备而完成图像同步；
4、本算法的占用空间小，运算速度快；信号同步处理功能强。
附图说明
本发明有2幅附图：
图1为本发明初始化设定表；
图2为本发明的算法流程框图；
具体实施方式
如图1所示的基于FPGA实现多路数字视频同步处理方法，初始化定义每行点数及每帧信号的像素点数设定；
如图2所示的一种基于FPGA实现多路数字视频同步处理方法，其特征在于包括如下步骤：
一种基于FPGA实现多路数字视频同步处理方法，其特征在于包括如下步骤：
(1)初始化图像信号的位置，按照图像信号的制式设定每秒扫描的帧数，每帧图像信号中包含的行数，每行图像信号中包含的像素点数，并设置起始和结束标识；
(2)将上述步骤(1)中初始化的起始标识图像信号与所要加入的图像信号进行时钟同步处理；
(3)向FPGA中输入1∶1的方波信号，该方波信号是由FPGA根据输入数字视频的起始位和终止位来提取行同步信号；
(4)根据1∶1的方波信号，根据上升沿或下降沿定义成奇偶行的触发，利用奇偶行的触发将步骤(1)中定义的图像信号份为奇行和偶行，并分别将奇行与偶行写入FPGA的缓存区中；
(5)参考信号进行A/D转换后，提取出同步方波信号，由同步提取芯片输入到FPGA中；
(6)将上述步骤(5)中的输入到FPGA中的信号与上述步骤(3)中的方波信号进行同步；
(7)信号同步处理后，根据上述步骤(4)中自定义的奇偶行的触发，从FPGA的缓存区中读取数据；
(8)根据上述步骤4中设定的奇偶行组合成完整的图像信号，向播出通道输出信息。
在实际工业生产中，按照CCIR656中规定的数值视频标准，PAL制每秒扫描25帧图像，每帧图像有625个扫描行，每行的有效期包含720个像素点，即1440和采样点，其中每帧图像中的点，行，帧的起始和终止标识；
基于FPGA内部有限的FIFO存储资源，把解串后的数字视频信号进行行同步提取，并且采用内部计数的方式，产生奇偶行方波信号：
用奇偶行方波信号作为基准的触发信号，分别对FPGA内部的两个对应的FIFO缓存进行写入控制，FIFO的深度可通过CCIR656规范来估算：
10BITS*(1440+288)＝17280BITS；
每路视频信号占用的缓存：17280*2＝34560BITS
*2是因为信号被分为奇数行和偶数行。
相对于以往的帧存方式：
(1440+288)*10*625＝10800000BITS
新的缓存方法的缓存占用只是原方式的2/625。
而普通的中等规模FPGA完全可以提供50K BITS以上的内部缓存资源。每片FPGA可以提供10路以上的数字视频同步功能，相对于以往每路信号要单独加入帧存相比，极大地降低了成本。
对于奇偶行缓存中数据的读取，同样采用奇偶行方波信号作为基准的触发信号，但是这里的奇偶行不是从输入通道上解出来的，而是从参考同步中解出。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (1)

1.一种基于FPGA实现多路数字视频同步处理方法，其特征在于包括如下步骤：
(1)初始化图像信号的位置，按照图像信号的制式设定每秒扫描的帧数，每帧图像信号中包含的行数，每行图像信号中包含的像素点数，并设置起始和结束标识；
(2)将上述步骤(1)中初始化的起始标识图像信号与所要加入的图像信号进行时钟同步处理；
(3)向FPGA中输入1:1的方波信号，该方波信号是由FPGA根据输入数字视频的起始位和终止位来提取行同步信号；
(4)根据1:1的方波信号，根据上升沿或下降沿定义成奇偶行的触发，利用奇偶行的触发将步骤(1)中定义的图像信号份为奇行和偶行，并分别将奇行与偶行写入FPGA的缓存区中；
(5)参考信号进行A/D转换后，提取出同步方波信号，由同步提取芯片输入到FPGA中；
(6)将上述步骤(5)中的输入到FPGA中的信号与上述步骤(3)中的方波信号进行同步；
(7)信号同步处理后，根据上述步骤(4)中自定义的奇偶行的触发，从FPGA的缓存区中读取数据；
(8)根据上述步骤4中设定的奇偶行组合成完整的图像信号，向播出通道输出信息。
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