CN104780329A - 基于fpga的高标清可混播的多画面分割器及分割方法 - Google Patents

Abstract

本发明提供一种基于FPGA的高标清可混播的多画面分割器，包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接。本发明还提供一种基于FPGA的多画面分割方法。本发明选用FPGA作为主芯片，采用一片外部存储器，使用三次插值方法对视频缩放，同时通过对多路视频写入存储器的时间控制，使得分割器只需一个存储器并且不需要使用收费的IP核，大大降低成本。

Description

基于FPGA的高标清可混播的多画面分割器及分割方法

技术领域

本发明涉及一种广播级多画面分割器，特别涉及一种基于FPGA的高标清可混播的有辅助数据提取功能的多画面分割器及分割方法。

背景技术

近年来广播电视市场，高清视频正在渐渐取代标清视频，但是由于设备等各种原因的限制，高清和标清在以后很长的一段时间内会并存，目前国内外大多高标清混播的分割器是基于FPGA+DSP的方案，用DSP来对每路视频进行缩放处理，然后再把视频送入FPGA以便让视频达到分割画面输出的目的，但这样多芯片的组合方式可能导致系统的可靠性降低，同时多芯片方案会增加PCB印刷线路板制板面积，从而导致产品体积大、便携性差、设计成本高及灵活性不好等弊端。有些基于FPGA的方案，会对每路信号用FPGA提供的IP核来先对视频进行缩放和去隔行，这样会消耗大量的FPGA资源，为了保证运行速度不得不选用大容量的FPGA，这样无疑增加了成本。同时对每一路视频芯片缩放和去隔行必须用大量的高速外部存储器，这样同样会增加PCB制版的难度和制版的面积，另外IP核的费用也较高，无疑增加了成本。

目前广播电视领域通常使用SDI信号，我国广电行业主要使用两种SDI制式即：被行业内称为576I50HZ的标清制式和称为1080I50HZ的高清制式，传输SDI到FPGA通常是先通过均衡，再通过解串器把SDI信号转换成多组差分信号，再把这些差分信号输出到FPGA，这样会导致使用FPGA的大量IO接口，另外由于解串器的成本很高从而增加设计成本。正是由于解串器这些缺点，近年来很多低成本的FPGA内部集成了类似于解串器功能的模块——高速串行接口，但是高速串行接口有个缺点：它的最低速率是640M/S，而标清视频的速率只有270M/S，所以高速串行接口只能采用过采样的方式来对标清进行采样，即用1.485G/S或者2.97G/S的速率来对270M/S速率的标清进行采样，但是通过高速串行接口恢复出来的时钟和参考时钟是同源时钟，和本身的标清SDI信号的时钟不是同源时钟，这样通常需要外部存储器来缓存数据，再通过重新建立外部时钟来读取数据，这样同样会消耗更多的I/O口和FPGA资源。

发明内容

鉴于现有解决方案中存在的系统不稳定及成本较高等问题，本发明提出一种基于FPGA的高标清可混播的多画面分割器，该多画面分割器实现起来方便、系统更稳定、成本更低。

本发明所提供的基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接；

所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；

所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；

所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；

所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；

所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；

所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。

进一步地，所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；

所述提取音频数据模块，用于提取嵌入在视频信号中的音频数据；

所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值；

所述计算音柱显示区域模块，用于确定音频的显示区域；

所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；

所述提取时间码模块，用于提取嵌入在视频信号中的时间码信息；

所述计算时间码显示区域模块，用于确定时间码的显示区域；

所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址；

所述显示时间码模块，根据所述生成字符ROM的读地址模块生成的读地址读取ROM中的数据，生成时间码图像；

所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上。

进一步地，所述视频缩放模块包括依次连接的4×4邻域生成模块、三次线性插值模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块；

所述4×4邻域生成模块，用于生成4×4邻域；

所述三次线性插值模块，用于对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号；

所述视频数据缓存模块，用于缓存经过横向压缩的视频数据图像；

所述视频信号输出模块，用于输出视频数据、横纵坐标、数据有效信号。

进一步地，所述视频拼接模块包括多个视频数据缓存模块、写入判断输入模块、控制模块、视频同步发生器、帧判读信号模块、读出模块以及FVH嵌入模块；

所述视频数据缓存模块，用于缓存当前行的数据和该行数据所对应的纵坐标的数值；

所述写入判断输入模块，用于读取多个视频数据缓存模块缓存的视频数据，控制多个视频数据缓存模块的读取的次序，并对高标清视频分开处理；

所述控制模块，用于生成所述存储模块的控制信号；

所述视频同步发生器，用于根据外部时钟生成行场同步信号；

所述帧判读信号模块，用于生成帧判读信号，避免从所述存储模块读同一帧而出现显示的上下半幅图像不属于同一帧的情况；

所述读出模块，根据帧判读信号及行场同步信号读取缓存入所述存储模块的视频数据；

所述FVH嵌入模块，用于将FVH信号嵌入从所述存储模块读出的视频数据中。

本发明还提供一种基于FPGA的高标清可混播的多画面分割方法，其特征在于，包括以下步骤：

（1）高速串行接口接收模块接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；

（2）辅助数据提取和显示模块从SDI视频信号中提取嵌在视频消隐区中的辅助数据并以图象的方式在视频中显示该辅助数据；

（3）视频缩放模块对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

（4）视频拼接模块将多路的视频信号拼接成一路组合视频信号；

（5）HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；同时，高速串行接口发送模块将组合视频信号转换成SDI信号输出。

进一步地，所述步骤（2）具体为：

（21）由提取音频数据模块提取嵌入在视频信号中的音频数据；由生成音频分贝值模块把得到的音频数据转化成分贝值；分贝值三色显示模块根据分贝值的大小，在计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；

（22）由提取时间码模块提取嵌入在视频信号中的时间码信息；由生成字符ROM的读地址模块根据计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址；显示时间码模块根据所述生成字符ROM的读地址模块生成的读地址读取ROM中的数据，生成时间码图像；

（23）通过α混叠模块把音柱信号和时间码图像叠加到视频信号上。

进一步地，所述步骤（3）具体为：

由4×4邻域生成模块生成4×4邻域；再通过三次线性插值模块，对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号；最后由视频信号输出模块根据经过三次线性插值计算的视频图像输出视频数据、横纵坐标、数据有效信号。

进一步地，所述步骤（4）具体为：

所述视频数据缓存模块，缓存当前行的数据和该行数据所对应的纵坐标的数值；

（41）写入判断输入模块根据控制模块生成的控制信号，依次序读取多个视频数据缓存模块中的视频数据，并对高标清视频分开处理；

（42）帧判读信号模块生成帧判读信号；视频同步发生器根据外部时钟生成行场同步信号；读出模块根据帧判读信号及行场同步信号读取缓存入存储模块中的视频数据，并将视频数据输出至FVH嵌入模块；

（43）FVH嵌入模块将FVH信号嵌入从所述存储模块读出的视频数据中，生成符合SMPTE协议的视频信号。

本发明所提供的基于FPGA的高标清可混播的多画面分割器，选用资源不大的FPGA作为主芯片，采用一片外部存储器，使用三次插值的方法对视频缩放，同时通过对多路视频写入存储器的时间控制，使得分割器只需一个存储器并且不需要使用收费的IP核，大大降低成本。同时本发明使用FPGA自带的高速串行接口来实现解串器的功能，本发明带有外部存储器，解决了标清SDI信号需要外部存储器来缓存数据的问题。并且每路信号都具有辅助数据提取功能，在保证高标清可混播的同时，提取嵌在视频消隐区间的客户感兴趣的辅助数据，并把这些辅助数据以视频的形式播出来；具有成本较低、结构简单、外围器械小、系统稳定、数据处理能力强、灵活性高、可扩展性强等优点。

附图说明

图1为本发明系统框图；

图2为本发明所述辅助数据提取和显示模块的框图；

图3为本发明所述视频缩放模块的框图；

图4为本发明所述视频拼接模块的框图。

具体实施方式

如图1所示，本发明所提供的基于FPGA的高标清可混播的多画面分割器，包括4个高速串行接口接收模块、4个辅助数据提取和显示模块、4个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成四组，分别处理四路SDI视频信号；4个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接。如果具有更多路的SDI视频信号，则相应增加高速串行接口接收模块、辅助数据提取和显示模块以及视频缩放模块的数量。

所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号：

A、驱动高速串行接口必须要给其输入参考时钟，参考时钟必须是74.25M、74.25/1.001M、148.5M、148.5/1.001M之中的一种，而且这些参考时钟越稳定抖动越小，得到的信号越稳定；

B、调用FPGA免费的高速串行接口IP核和信号转化IP核；

C、利用IP核把SDI信号转化成视频数据信号、数据有效信号、数据时钟、数据的制式和数据行场同步信号，其中视频数据信号：有效区域为YUV422视频信号，消隐区间嵌着用户需要的辅助数据；数据有效信号：当视频为标清时，有效的视频数据过来时数据有效信号为1，当视频不为标清时，数据有效信号一直有效即为1；数据时钟：当视频为标清视频时，数据时钟为参考时钟的有效时钟，当视频不为标清时，数据时钟为视频数据的时钟。

所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；

所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

所述视频拼接模块，用于把四路的视频信号拼接成一路组合视频信号；如果具有更多路视频信号，则将多路的视频信号拼接成一路组合视频信号。

所述存储模块用于缓存所述视频拼接模块生成的组合视频信号，可选用一片128M的DDR2SDRAM；

所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号：

A、提取视频信号中的FVH信号，通过检测行同步，当行同步由高电平向低电平转换的时候，把参数hdmi_x_coord置成0，以后每个像素时钟到来的时候，hdmi_x_coord自增；通过检测场同步，当场同步由高电平向低电平转换的时候，把参数hdmi_y_coord置成0，当行同步由高电平向低电平转换的时候，hdmi_y_coord自增；当行同步信号为低并且场同步为低时，生成有效视频区域的有效信号；

B、根据一帧图像的横坐标、纵坐标和有效视频区域的有效信号、生成符合HDMI芯片要求的视频行同步信号、视频场同步信号和视频有效信号；

C、把YUV422信号转换成符合HDMI芯片要求的视频信号。

所述高速串行接口发送模块，调用FPGA的高速串行发送接口，把视频时钟和视频数据输出给高速串行发送接口，让高速串行发送接口把数据转换成SDI信号输出。

如图2所示，所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；

所述提取音频数据模块，根据SMPTE协议，利用状态机来提取嵌入在视频信号中的音频数据，音频数据的位数为24位；

所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值：

A、先把提取音频数据模块得到的音频数据值转换成绝对值M；

B、提取一帧中数据最大的M的值保存下来；

C、根据转换公式把得到的M值转化成分贝值；由于转换公式中涉及到LOG的操作，而FPGA不利于实现LOG的操作，所以本发明采用查找表的方法来实现这个过程，就是把每个分贝值用一个音频数据值的区域来表示，如果M值在哪个区域内，就会得到相应的分贝值。

所述计算音柱显示区域模块，用于确定音频的显示区域：

A、通过检测行同步，当行同步由高电平向低电平转换的时候，把参数video_x_coord置成0，以后每个像素时钟到来的时候，video_x_coord自增；通过检测场同步，当场同步有效的时候，把参数video_y_coord置成0，当行同步由高电平向低电平转换的时候，video_y_coord自增；

B、确定音柱显示区域，根据显示区域的位置和video_x_coord、video_y_coord关系得到audio_x_coord、audio_y_coord。

所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来：

A、先把音频报错的临界值-10分贝所对应的纵坐标用Y1表示，把音频警告的临界值-20分贝所对应的纵坐标用Y2表示；

B、根据分贝值的大小，把分贝值转换成音柱高度的纵坐标的值Y；

C、当Y大于Y1时，audio_y_coord大于Y1而小于Y的区域用红色显示，audio_y_coord大于Y2而小于Y1的区域用黄色显示，audio_y_coord小于Y2的区域用绿色显示；当Y小于Y1而大于Y2时，audio_y_coord大于Y2而小于Y的区域用黄色显示，audio_y_coord小于Y2的区域用绿色显示；当Y小于Y2时，audio_y_coord小于Y的区域用绿色显示。

所述提取时间码模块，根据SMPTE协议，利用状态机来提取嵌入在视频中的时间码信息；

所述计算时间码显示区域模块，用于确定时间码的显示区域，具体步骤与所述计算音柱显示区域模块相同；

所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址：时间码以AA：BB：CC：DD形式表示，其中AA代表小时，BB代表分钟，CC代表秒钟，DD代表帧数；生成字模文件，把字模文件固化在ROM中，ROM由FPGA的IP核生成；根据AA：BB：CC：DD的值生成字符ROM的读地址模块；

所述显示时间码模块，根据生成字符ROM的读地址模块生成的地址，来读取ROM中的数据，当数据等于1时，把对应的像素点点成白色，这样用于生成时间码图像；

所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上：在音柱显示区域，在此区域内如果当前像素点所对应的数据不是音柱的值时，把视频数据变成半透明（把当前视频数据的亮度信号减半，Cb、Cr信号不变，用此信号来代替当前数据），在时间码显示区域，在此区域内如果从ROM中读出的数据等于0，把视频数据变成半透明（把当前视频数据的亮度信号减半，Cb、Cr信号不变，用此信号来代替当前数据）。

如图3所示，所述视频缩放模块包括依次连接的4×4邻域生成模块、三次线性插值模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块：

所述4×4邻域生成模块，用于生成4×4邻域，三次线性插值模块需要一个4×4邻域，4×4邻域的生成步骤如下：

A、图3中D表示D触发器；FIFO数据缓存模块代表先进先出存储器，FIFO的功能模块采用FPGA所提供的IP核产生，这里的FIFO是一个同步FIFO，起到一个多位的移位寄存器的作用，生成一个4×4邻域需要12个D触发器和3个FIFO队列；

B、视频数据通过时钟和使能信号从数据输入端依次输入，用一个FIFO和三个移位寄存器来存储一行的数据，对于标清视频来说一行数据的长度有720个，而对于高清视频来说一行数据的长度有1920个，以便使D11，D12，…，D44存放的正好是4×4邻域所对应的图像数据；

C、当第一个视频数据刚从D12触发器输出时，FIFO数据缓存模块3、D10触发器、D11触发器和D12触发器内正好存储着第一行的数据，FIFO数据缓存模块2、D7触发器、D8触发器和D9触发器内正好存储着第二行的数据，FIFO数据缓存模块1、D4触发器、D5触发器和D6触发器内正好存储着第三行的数据，而当数据流不断从数据输入端输入时，4×4邻域对应的图像数据不断地跟着变化，这就可以对一帧图像的所有像素都进行4×4邻域处理。

所述三次线性插值模块，用于对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号：

三次线性插值用于对视频进行缩放，由于最后以1080I50HZ视频的形式输出，所以一帧视频图像的分辨率为1920×1080，一场视频图像的分辨率为1920×540，1/4的视频区域的分辨率为960×270；

标清视频576I_50HZ的图像的分辨率为720×576，一场576I_50HZ的图像的分辨率为720×288，为了保证横向的视频显示为原始的分辨率，所以不对横向的视频做处理，对纵向的视频做压缩，由于288：270＝16：15，即16行视频中显示15行视频的效果，具体操作时把每16行视频处理，前15行视频存储着由16行视频向15行视频转换时产生的15行视频数据，前15行数据都做编号，以便对每一行数据做处理时生成不同的权值，第16行数据不变，在以后的操作中丢弃；

一场高清视频的分辨率为1920×540，所以对960×270来说横向和纵向的数据量都是之前的1/2，所以操作起来比较简单，可以对每个像素点做横向和纵向的三次线性插值，所有的权值是不变的；

经过4×4邻域处理，数据相对于以前的数据来说是滞后的，所以对数据所对应的横坐标和纵坐标做相应的处理，在以前的横、纵坐标的基础上减去2；

所述视频数据缓存模块，用于缓存经过横向压缩的视频数据图像：为了处理的方便，先把数据进行横向压缩后，可以连续地读出，由FPGA IP核生成的双口RAM来存储数据；对于标清视频来说，双口RAM写使能信号是由高速串行接口接收模块生成的数据有效信号；对于高清视频来说，当横坐标为偶数时，双口RAM的写使能信号有效；

所述视频信号输出模块，用于输出视频数据、横纵坐标、数据有效信号：

A、根据FVH，生成横坐标和纵坐标，过程与计算音柱显示区域模块相同，生成横坐标salcer_x_coord，纵坐标salcer_y_coord，同时通过检测行同步，当行同步由高电平向低电平转换的时候，把参数salcer_h_sel取反，同时把salcer_y_coord除以16，设余数为T，通过检测场同步，当场同步由高电平向低电平转换时，把salcer_frame_sel取反；

B、对于标清视频来说，这时的数据根据不同的FPGA有两种，一种是148.5M，一种是74.25M。以74.25M为例，一行576I_50HZ的视频数据有4752(864×5.5)个，当salcer_x_coord≥4032并且salcer_x_coord<4752并且T≠0时，数据有效信号有效；当数据有效信号无效时，横坐标置成0，有效时横坐标自增，并用横坐标的数值作为视频数据缓存模块中的双口RAM的读地址，读取视频数据输出，假设salcer_y_coord1除以16的余数为M，商为N，y_coord就等于15N＋M，输出的纵坐标的值为y_coord，同时输出salcer_frame_sel；

C、对于高清视频来说，当salcer_x_coord≥961并且salcer_x_coord<1921并且salcer_h_sel等于0时，数据有效信号有效；当数据有效信号无效时，横坐标置成0，有效时横坐标自增，并用横坐标的数值作为视频数据缓存模块中的双口RAM的读地址，读取视频数据输出，输出的纵坐标的值为salcer_y_coord，编号y_coord，同时输出salcer_frame_sel；

如图4所示，所述视频拼接模块包括4个视频数据缓存模块、写入判断输入模块、控制模块、视频同步发生器、帧判读信号模块、读出模块以及FVH嵌入模块；如果具有更多路的SDI视频信号，则需要多个视频数据缓存模块。

所述视频数据缓存模块，用于缓存当前行的数据和该行数据所对应的纵坐标的数值：四路视频信号分别通过视频数据缓存模块，视频数据缓存模块是由FPGAIP核生成的双口RAM，双口RAM的写入地址是视频信号输出模块生成的横坐标，写有效信号为视频信号输出模块生成的数据有效信号，写入的数据为视频信号输出模块生成的输出视频数据和纵坐标。

所述写入判断输入模块，用于读取4个视频数据缓存模块缓存的视频数据，控制4个视频数据缓存模块的读取的次序，并对高标清视频分开处理:

写入判断输入模块生成存储模块DDR2SDRAM的写入行地址，由于DDR2SRDAM的读写是分开的，而且根据算法设计读和写永远不可能是同一帧的数据，并且每一行数据都贴上了该行信号的纵坐标，所以如果一行数据被重复的写入对视频图像的显示没有影响，但是如果一行数据没有写入的话，就会对数据图像产生影响；同时存入DDR2SDRAM内的数据视频的有效数据；经计算一行标清数据要消耗4752个74.25M时钟（一行576I50HZ标清视频的像素点个数是864个，而标清时钟是13.5M，所以消耗74.25M时钟的个数是864*74.25/13.5=4752），而两行高清视频1080I50HZ要消耗的时钟5280的数据（一行1080I50HZ高清视频像素点的个数是2640个，而高清时钟是74.25M），写入判断模块要读取四个视频数据缓存模块RAM的时间要大于3840个74.25M的时钟周期，因为一行1080I50HZ高清视频有效的像素点的个数是1920个，而读取四个RAM的时间必须大于两行的1080I_50HZ高清视频有效像素点的个数(1920×2)，同时必须小于一行标清数据要消耗74.25M时钟周期的个数和两行高清清数据要消耗74.25M时钟周期的个数；综上所述，设依次读取四个RAM的所需时间为T个74.25M的时钟周期，T的取值范围为3840≤T≤4752，下面以T=4400为例来进行说明。

其具体步骤如下：

A、在0～1100个的时钟周期内，读取RAM1中的数据写入DDR2SDRAM，如果视频1为标清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel1,1’b0,y_coord1｝，如果视频1为高清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel1，1’b0,salcer_y_coord1/2｝，其中salcer_frame_sel1、y_coord1为视频信号输出模块所输出的信号；

B、在1100～2200个的时钟周期内，读取RAM2中的数据写入DDR2SDRAM，如果视频2为标清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel2,1’b0,y_coord2｝，如果视频2为高清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel2，1’b0,salcer_y_coord2/2｝，其中salcer_frame_sel2、y_coord2为视频信号输出模块所输出的信号；

C、在2200～3300个的时钟周期内，读取RAM3中的数据写入DDR2SDRAM，如果视频3为标清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel3,1’b0,y_coord3｝＋270，如果视频3为高清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel3，1’b0,salcer_y_coord3/2｝＋270，其中salcer_frame_sel3、y_coord3为视频信号输出模块所输出的信号；

D、在3300～4400个的时钟周期内，读取RAM4中的数据写入DDR2SDRAM，如果视频4为标清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel4,1’b0,y_coord4｝＋270，如果视频4为高清视频，写入DDR2SDRAM的行地址为｛salcer_frame_sel4，1’b0,salcer_y_coord4/2｝＋270，其中salcer_frame_sel4、y_coord4为视频信号输出模块所输出的信号。

所述控制模块，用于生成所述存储模块的控制信号；由FPGA的IP核生成，主要是提供外部存储器的数据、地址、时钟、和读写使能的接口，这些接口用于连接其它模块，并对其它模块提供的读写使能、数据、地址、时钟等信号进行控制，以便达到有序的控制外部存储器的目的。

所述视频同步发生器，用于根据外部时钟生成行场同步信号；

所述帧判读信号模块，用于生成帧判读信号，避免从所述存储模块读同一帧而出现显示的上下半幅图像不属于同一帧的情况。根据sdin_frame_cnt信号，当存入的数据是N帧数据时，读取N－1帧的数据，这样就可以避免出现同一帧图像显示的上下半幅图像不属于同一帧的现象。

所述读出模块，根据帧判读信号及行场同步信号，生成存储模块DDR2SDRAM读地址，读取缓存入所述存储模块的视频数据；

所述FVH嵌入模块，用于将FVH信号嵌入从所述存储模块读出的视频数据中，生成符合SMPTE协议的视频信号。

Claims (8)

1.一种基于FPGA的高标清可混播的多画面分割器，其特征在于：包括多个高速串行接口接收模块、多个辅助数据提取和显示模块、多个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成多组，分别处理多路SDI视频信号；多个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接；

所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；

所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；

所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

所述视频拼接模块，用于把多路的视频信号拼接成一路组合视频信号；

所述存储模块用于缓存所述视频拼接模块生成的组合视频信号；

所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；

所述高速串行接口发送模块，用于将组合视频信号转换成SDI信号输出。

2.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特征在于：所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；

所述提取音频数据模块，用于提取嵌入在视频信号中的音频数据；

所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值；

所述计算音柱显示区域模块，用于确定音频的显示区域；

所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；

所述提取时间码模块，用于提取嵌入在视频信号中的时间码信息；

所述计算时间码显示区域模块，用于确定时间码的显示区域；

所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址；

所述显示时间码模块，根据所述生成字符ROM的读地址模块生成的读地址读取ROM中的数据，生成时间码图像；

所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上。

3.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特征在于：所述视频缩放模块包括依次连接的4×4邻域生成模块、三次线性插值模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块；

所述4×4邻域生成模块，用于生成4×4邻域；

所述三次线性插值模块，用于对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号；

所述视频数据缓存模块，用于缓存经过横向压缩的视频数据图像；

所述视频信号输出模块，用于输出视频数据、横纵坐标、数据有效信号。

4.如权利要求1所述的基于FPGA的高标清可混播的多画面分割器，其特征在于：所述视频拼接模块包括多个视频数据缓存模块、写入判断输入模块、控制模块、视频同步发生器、帧判读信号模块、读出模块以及FVH嵌入模块；

所述视频数据缓存模块，用于缓存当前行的数据和该行数据所对应的纵坐标的数值；

所述写入判断输入模块，用于读取多个视频数据缓存模块缓存的视频数据，控制多个视频数据缓存模块的读取的次序，并对高标清视频分开处理；

所述控制模块，用于生成所述存储模块的控制信号；

所述视频同步发生器，用于根据外部时钟生成行场同步信号；

所述帧判读信号模块，用于生成帧判读信号，避免从所述存储模块读同一帧而出现显示的上下半幅图像不属于同一帧的情况；

所述读出模块，根据帧判读信号及行场同步信号读取缓存入所述存储模块的视频数据；

所述FVH嵌入模块，用于将FVH信号嵌入从所述存储模块读出的视频数据中。

5.一种基于FPGA的高标清可混播的多画面分割方法，其特征在于，包括以下步骤：

（1）高速串行接口接收模块接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号；

（2）辅助数据提取和显示模块从SDI视频信号中提取嵌在视频消隐区中的辅助数据并以图象的方式在视频中显示该辅助数据；

（3）视频缩放模块对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；

（4）视频拼接模块将多路的视频信号拼接成一路组合视频信号；

（5）HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号；同时，高速串行接口发送模块将组合视频信号转换成SDI信号输出。

6.如权利要求5所述的基于FPGA的高标清可混播的多画面分割方法，其特征在于，所述步骤（2）具体为：

（21）由提取音频数据模块提取嵌入在视频信号中的音频数据；由生成音频分贝值模块把得到的音频数据转化成分贝值；分贝值三色显示模块根据分贝值的大小，在计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来；

（22）由提取时间码模块提取嵌入在视频信号中的时间码信息；由生成字符ROM的读地址模块根据计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址；显示时间码模块根据所述生成字符ROM的读地址模块生成的读地址读取ROM中的数据，生成时间码图像；

（23）通过α混叠模块把音柱信号和时间码图像叠加到视频信号上。

7.如权利要求5所述的基于FPGA的高标清可混播的多画面分割方法，其特征在于，所述步骤（3）具体为：

由4×4邻域生成模块生成4×4邻域；再通过三次线性插值模块，对4×4邻域生成模块生成的数据进行三次线性插值，并对视频数据的位置信息进行重新编号；最后由视频信号输出模块根据经过三次线性插值计算的视频图像输出视频数据、横纵坐标、数据有效信号。

8.如权利要求5所述的基于FPGA的高标清可混播的多画面分割方法，其特征在于，所述步骤（4）具体为：

所述视频数据缓存模块，缓存当前行的数据和该行数据所对应的纵坐标的数值；

（41）写入判断输入模块根据控制模块生成的控制信号，依次序读取多个视频数据缓存模块中的视频数据，并对高标清视频分开处理；

（42）帧判读信号模块生成帧判读信号；视频同步发生器根据外部时钟生成行场同步信号；读出模块根据帧判读信号及行场同步信号读取缓存入存储模块中的视频数据，并将视频数据输出至FVH嵌入模块；

（43）FVH嵌入模块将FVH信号嵌入从所述存储模块读出的视频数据中，生成符合SMPTE协议的视频信号。