CN114584724B - 一种基于纵列交织型像素结构的图像传感器 - Google Patents
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Abstract
本发明公开了一种基于纵列交织型像素结构的图像传感器，包括像素阵列、信号控制线、信号输出线和AD转换器，像素阵列为由M×N个像素单元组成的像素阵列；像素阵列的同行像素单元以组为单位间隔连接至同行对应的两条信号控制线上，每两个像素单元为一组，像素阵列的每行均对应两条信号控制线；像素阵列的同列像素单元的信号输出线由中间分成上下两部分，上部分的信号输出线与下部分的信号输出线分别间隔连接至对应的输出信号线上；像素阵列的同列像素单元的信号输出线连接一个对应的AD转换器。本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，且由于Tx像素控制信号分为*_L/*_R，依然可实现全像素模式的读取动作。
Description
技术领域
本发明涉及图像传感器技术领域，具体涉及一种基于纵列交织型像素结构的图像传感器。
背景技术
CMOS图像传感器为了在录制视频时得到较高帧率，一般采用的是多像素点取平均。以牺牲分辨率的方式来减少像素读取动作的回数，从而提升帧率。或者将并行处理带宽增加(即增加Vs信号线bit数)，与此同时ADC CORE的个数也随之增加。理论上来说Vs信号线增加的倍数就等于帧率增加的倍数。但是这种方法压缩了像素内部版图纵向的走线空间。现在为了追求高帧率已经从1Vs型→2Vs型→4Vs型在发展，并且像素日益趋于小型化的设计，纵向的走线空间将成为重要制约。
发明内容
本发明所要解决的技术问题是现有技术图像传感器为了实现高帧率通常采用的是多像素点取平均，以牺牲分辨率的方式来实现，或者通过将并行处理带宽增加(即增加Vs信号线bit数)，与此同时ADC CORE的个数也随之增加，这种方法存在压缩了像素内部版图纵向的走线空间的问题。
本发明目的在于提供一种基于纵列交织型像素结构的图像传感器，本发明采用基于纵列交织型像素结构的图像传感器，将像素4平均算法由原本的纵向2平均和横向2平均分两次来实现，改变成了直接4平均一次实现，使ADC转换器阵列读取的次数大幅减少提升了帧率。本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，并且由于Tx像素控制信号分为*_L/*_R，依然可以实现全像素模式的读取动作。
本发明通过下述技术方案实现：
一种基于纵列交织型像素结构的图像传感器，包括所述图像传感器包括像素阵列、信号控制线、信号输出线和AD转换器，所述像素阵列为由M×N个像素单元组成的像素阵列，M为像素阵列的行数，N为像素阵列的列数，N为4的整数倍；
所述像素阵列的同行像素单元以组为单位间隔连接至同行对应的两条信号控制线上，且每两个像素单元为一组，所述像素阵列的每行均对应两条信号控制线；所述像素阵列的同列像素单元的信号输出线由中间分成上下两部分，上部分的信号输出线与下部分的信号输出线分别间隔连接至对应的输出信号线上；所述像素阵列的同列像素单元的信号输出线连接一个对应的AD转换器。
工作原理是：基于现有技术图像传感器为了实现高帧率通常采用的是多像素点取平均，以牺牲分辨率的方式来实现，或者通过将并行处理带宽增加(即增加Vs信号线bit数)，与此同时ADC CORE的个数也随之增加，这种方法存在压缩了像素内部版图纵向的走线空间的问题。本发明设计了一种基于纵列交织型像素结构的图像传感器，采用基于纵列交织型像素结构，克服纵向的走线空间的制约；将像素4平均算法由原本的模拟前端纵向2平均+数字后端横向2平均来实现，改变成了直接在模拟前端实现4平均，使ADC转换器阵列读取的次数大幅减少提升了帧率。
本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，并且由于Tx像素控制信号分为*_L/*_R，依然可以实现全像素模式的读取动作。随着目前技术发展像素尺寸的越来越小，Vs配线的增加(1Vs→2Vs→4Vs)，会变得越来越难实现，因此本发明设计的一种基于纵列交织型像素结构的图像传感器会成为提升帧率的另一种解决途径。
进一步地，所述像素阵列的每行包括第一像素行单元和第二像素行单元，所述第一像素行单元包括第一像素单元和第二像素单元，所述第二像素行单元包括第三像素单元和第四像素单元，所述第一像素单元、第二像素单元的控制端连接至第一信号控制线，所述第三像素单元和第四像素单元的控制端连接至第二信号控制线；所述第一像素单元的输出端连接至第一信号输出线，第二像素单元的输出端连接至第二信号输出线，第三像素单元的输出端连接第一信号输出线，第四像素单元的输出端连接至第二信号输出线；
所述像素阵列的每列包括第一像素列单元和第二像素列单元，所述第一像素列单元的信号输出线与第二像素列单元的信号输出线分别间隔连接至对应的输出信号线上。
进一步地，M×N个像素单元组成的像素阵列的个数包括但不限于1个或者2个或者4个。
进一步地，像素阵列的行数M为8，像素阵列的列数N为4。
进一步地，像素阵列的行数M为8，像素阵列的列数N为8；所述像素阵列采用bayer像素CFA的最小结构单元。
进一步地，所述图像传感器采用纵列交织型像素的4平均法进行像素读取。
进一步地，所述纵列交织型像素的4平均法进行像素读取，所述像素阵列左下角的R像素点后文将会用像素点(0,0)表示，右上角的B像素点后文将会用像素点(7,7)表示；像素读取的执行过程为：
第一回读取：坐标(0,0),(2,0),(0,2),(2,2)的R像素通过ADC[0]进行模数转换并取信号量平均值；坐标(1,0),(3,0),(1,2),(3,2)的Gr像素通过ADC[1]进行模数转换并取信号量平均值；坐标(4,0),(6,0),(4,2),(6,2)的R像素通过ADC[4]进行模数转换并取信号量平均值；坐标(5,0),(7,0),(5,2),(7,2)的Gr像素通过ADC[5]进行模数转换并取信号量平均值；坐标(0,4),(2,4),(0,6),(2,6)的R像素通过ADC[2]进行模数转换并取信号量平均值；坐标(1,4),(3,4),(1,6),(3,6)的Gr像素通过ADC[3]进行模数转换并取信号量平均值；坐标(4,4),(6,4),(4,6),(6,6)的R像素通过ADC[6]进行模数转换并取信号量平均值；坐标(5,4),(7,4),(5,6),(7,6)的Gr像素通过ADC[7]进行模数转换并取信号量平均值；
第二回读取：坐标(0,1),(2,1),(0,3),(2,3)的Gb像素通过ADC[0]进行模数转换并取信号量平均值；坐标(1,1),(3,1),(1,3),(3,3)的B像素通过ADC[1]进行模数转换并取信号量平均值；坐标(4,1),(6,1),(4,3),(6,3)的Gb像素通过ADC[4]进行模数转换并取信号量平均值；坐标(5,1),(7,1),(5,3),(7,3)的B像素通过ADC[5]进行模数转换并取信号量平均值；坐标(0,5),(2,5),(0,7),(2,7)的Gb像素通过ADC[2]进行模数转换并取信号量平均值；坐标(1,5),(3,5),(1,7),(3,7)的B像素通过ADC[3]进行模数转换并取信号量平均值；坐标(4,5),(6,5),(4,7),(6,7)的Gb像素通过ADC[6]进行模数转换并取信号量平均值；坐标(5,5),(7,5),(5,7),(7,7)的B像素通过ADC[7]进行模数转换并取信号量平均值。
进一步地，所述图像传感器适应于1Vs型像素、2Vs型像素和4Vs型像素。
进一步地，针对2Vs型像素，所述像素阵列的每列对应设置两条信号输出线。
进一步地，针对4Vs型像素，所述像素阵列的每列对应设置四条信号输出线。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明一种基于纵列交织型像素结构的图像传感器，采用基于纵列交织型像素结构，克服纵向的走线空间的制约；将像素4平均算法由原本的纵向2平均和横向2平均分两次来实现，改变成了直接4平均一次实现，使ADC转换器阵列读取的次数大幅减少提升了帧率。
2、本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，并且由于Tx像素控制信号分为*_L/*_R，依然可以实现全像素模式的读取动作。随着目前技术发展像素尺寸的越来越小，Vs配线的增加(1Vs→2Vs→4Vs)，会变得越来越难实现，因此本发明设计的一种基于纵列交织型像素结构的图像传感器会成为提升帧率的另一种解决途径。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为采用bayer像素CFA的最小结构单元(8×8的像素阵列)的结构图。
图2为现有技术基于纵向的走线空间的图像传感器结构示意图。
图3为本发明一种基于纵列交织型像素结构的图像传感器结构示意图。
图4为现有技术基于纵向的走线空间的图像传感器图2中像素的4平均算法时序图。
图5为本发明一种基于纵列交织型像素结构的图像传感器图3中像素的4平均算法时序图。
图6为本发明一种基于纵列交织型像素结构的图像传感器适应于1Vs型像素、2Vs型像素和4Vs型像素示意图。
具体实施方式
在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。
在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。
在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。
应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。
在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图3所示，本发明一种基于纵列交织型像素结构的图像传感器，所述图像传感器包括像素阵列、信号控制线、信号输出线和AD转换器，所述像素阵列由M×N个像素单元组成，M为像素阵列的行数，N为像素阵列的列数，N为4的整数倍；
所述像素阵列的同行像素单元以组为单位间隔连接至同行对应的两条信号控制线上，且每两个像素单元为一组，所述像素阵列的每行均对应两条信号控制线；所述像素阵列的同列像素单元的信号输出线由中间分成上下两部分，上部分的信号输出线与下部分的信号输出线分别间隔连接至对应的输出信号线上；所述像素阵列的同列像素单元的信号输出线连接一个对应的AD转换器。
具体地，所述像素阵列的每行包括第一像素行单元和第二像素行单元，所述第一像素行单元包括第一像素单元和第二像素单元，所述第二像素行单元包括第三像素单元和第四像素单元，所述第一像素单元、第二像素单元的控制端连接至第一信号控制线，所述第三像素单元和第四像素单元的控制端连接至第二信号控制线；所述第一像素单元的输出端连接至第一信号输出线，第二像素单元的输出端连接至第二信号输出线，第三像素单元的输出端连接第一信号输出线，第四像素单元的输出端连接至第二信号输出线；
所述像素阵列的每列包括第一像素列单元和第二像素列单元，所述第一像素列单元的信号输出线与第二像素列单元的信号输出线分别间隔连接至对应的输出信号线上。
具体地，M×N个像素单元组成的像素阵列的个数包括但不限于1个或者2个或者4个。
具体地，像素阵列的行数M为8，像素阵列的列数N为8；所述像素阵列采用bayer像素CFA的最小结构单元。
具体地，像素阵列的行数M为8，像素阵列的列数N为16；
具体地，像素阵列的行数M为8，像素阵列的列数N为32；
具体地，所述图像传感器采用纵列交织型像素的4平均法进行像素读取。
工作原理是：基于现有技术图像传感器为了实现高帧率通常采用的是多像素点取平均，以牺牲分辨率的方式来实现，或者通过将并行处理带宽增加(即增加Vs信号线bit数)，与此同时ADC CORE的个数也随之增加，这种方法存在压缩了像素内部版图纵向的走线空间的问题。本发明设计了一种基于纵列交织型像素结构的图像传感器，采用基于纵列交织型像素结构，克服纵向的走线空间的制约；将像素4平均算法由纵向2平均和横向2平均分两次来实现，改变成了直接4平均一次实现，使ADC阵列读取的次数大幅减少提升了帧率。
此方案的优势在于：本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，并且由于Tx像素控制信号分为*_L/*_R，依然可以实现全像素模式的读取动作。随着目前技术发展像素尺寸的越来越小，Vs配线的增加(1Vs→2Vs→4Vs)，会变得越来越难实现，因此本发明设计的一种基于纵列交织型像素结构的图像传感器会成为提升帧率的另一种解决途径。
实施例2
如图1至图6所示，本实施例与实施例1的区别在于，本实施例是一个采用bayer像素CFA的最小结构单元，一个8×8的像素阵列，如图1所示。且以1Vs型像素进行描述如下：
现有技术中基于纵向的走线空间的图像传感器的结构如图2所示，包括像素阵列、信号控制线、信号输出线和AD转换器，所述像素阵列为由M×N个像素单元组成的像素阵列，M为像素阵列的行数，N为像素阵列的列数，N为4的整数倍；
所述像素阵列的同行像素单元连接至同行对应的一条信号控制线上，所述像素阵列的每行均对应一条信号控制线；所述像素阵列的同列像素单元的信号输出线连接至同一条输出信号线上；所述像素阵列的同列像素单元的信号输出线连接一个对应的AD转换器。
现有技术基于纵向的走线空间的图像传感器的结构中采用bayer像素CFA的最小结构单元，一个8×8的像素阵列。像素阵列中从下往上，第一行中每个像素单元的信号控制线均连接至Tx[0]、第二行中每个像素单元的信号控制线均连接至Tx[1]、第三行中每个像素单元的信号控制线均连接至Tx[2]、第四行中每个像素单元的信号控制线均连接至Tx[3]、第五行中每个像素单元的信号控制线均连接至Tx[4]、第六行中每个像素单元的信号控制线均连接至Tx[5]、第七行中每个像素单元的信号控制线均连接至Tx[6]、第八行中每个像素单元的信号控制线均连接至Tx[7]；
像素阵列中从左至右，第一列中每个像素单元的信号输出线均连接至Vs[0]，Vs[0]连接AD转换器[0]；第二列中每个像素单元的信号输出线均连接至Vs[1]，Vs[1]连接AD转换器[1]；第三列中每个像素单元的信号输出线均连接至Vs[2]，Vs[2]连接AD转换器[2]；第四列中每个像素单元的信号输出线均连接至Vs[3]，Vs[3]连接AD转换器[3]；第五列中每个像素单元的信号输出线均连接至Vs[4]，Vs[4]连接AD转换器[4]；第六列中每个像素单元的信号输出线均连接至Vs[5]，Vs[5]连接AD转换器[5]；第七列中每个像素单元的信号输出线均连接至Vs[6]，Vs[6]连接AD转换器[6]；第八列中每个像素单元的信号输出线均连接至Vs[7]，Vs[7]连接AD转换器[7]；
现有技术基于纵向的走线空间的图像传感器的结构中的像素的4平均算法时序图如图4所示，包括四回读取，像素读取过程为：
第一回读取：
坐标(0,0),(0,2)的R像素会通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,0),(1,2)的Gr像素会通过ADC[1]进行模数转换并取信号量平均值；
坐标(2,0),(2,2)的R像素会通过ADC[2]进行模数转换并取信号量平均值；
坐标(3,0),(3,2)的Gr像素会通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,0),(4,2)的R像素会通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,0),(5,2)的Gr像素会通过ADC[5]进行模数转换并取信号量平均值；
坐标(6,0),(6,2)的R像素会通过ADC[6]进行模数转换并取信号量平均值；
坐标(7,0),(7,2)的Gr像素会通过ADC[7]进行模数转换并取信号量平均值；
第二回读取：
坐标(0,1),(0,3)的Gb像素会通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,1),(1,3)的B像素会通过ADC[1]进行模数转换并取信号量平均值；
坐标(2,1),(2,3)的Gb像素会通过ADC[2]进行模数转换并取信号量平均值；
坐标(3,1),(3,3)的B像素会通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,1),(4,3)的Gb像素会通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,1),(5,3)的B像素会通过ADC[5]进行模数转换并取信号量平均值；
坐标(6,1),(6,3)的Gb像素会通过ADC[6]进行模数转换并取信号量平均值；
坐标(7,1),(7,3)的B像素会通过ADC[7]进行模数转换并取信号量平均值；
第三回读取：
坐标(0,4),(0,6)的R像素会通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,4),(1,6)的Gr像素会通过ADC[1]进行模数转换并取信号量平均值；
坐标(2,4),(2,6)的R像素会通过ADC[2]进行模数转换并取信号量平均值；
坐标(3,4),(3,6)的Gr像素会通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,4),(4,6)的R像素会通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,4),(5,6)的Gr像素会通过ADC[5]进行模数转换并取信号量平均值；
坐标(6,4),(6,6)的R像素会通过ADC[6]进行模数转换并取信号量平均值；
坐标(7,4),(7,6)的Gr像素会通过ADC[7]进行模数转换并取信号量平均值；
第四回读取：
坐标(0,5),(0,7)的Gb像素会通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,5),(1,7)的B像素会通过ADC[1]进行模数转换并取信号量平均值；
坐标(2,5),(2,7)的Gb像素会通过ADC[2]进行模数转换并取信号量平均值；
坐标(3,5),(3,7)的B像素会通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,5),(4,7)的Gb像素会通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,5),(5,7)的B像素会通过ADC[5]进行模数转换并取信号量平均值；
坐标(6,5),(6,7)的Gb像素会通过ADC[6]进行模数转换并取信号量平均值；
坐标(7,5),(7,7)的B像素会通过ADC[7]进行模数转换并取信号量平均值；
每个ADC转换之后的数据由数字电路进行接收，在数字电路模块会把ADC[0]和ADC[2]，ADC[1]和ADC[3]，ADC[4]和ADC[6]，ADC[5]和ADC[7]的信号量再求平均，从而实现4像素的平均算法。
以上8×8像素经过4平均加算后需要读取的总像素信息8×8/2＝32,，所以最终需要8×8/2/8＝4次读取动作才能完成像素的读取。
本发明基于纵列交织型像素结构的图像传感器的结构如图3所示，按照实施例1的纵列交织型像素结构进行设置。包括所述图像传感器包括像素阵列、信号控制线、信号输出线和AD转换器，所述像素阵列为由8×8个像素单元组成的像素阵列。
所述像素阵列的同行像素单元以组为单位间隔连接至同行对应的两条信号控制线上，且每两个像素单元为一组，所述像素阵列的每行均对应两条信号控制线；所述像素阵列的同列像素单元的信号输出线由中间分成上下两部分，上部分的信号输出线与下部分的信号输出线分别间隔连接至对应的输出信号线上；所述像素阵列的同列像素单元的信号输出线连接一个对应的AD转换器。
像素阵列中从下往上，第一行中像素单元R、Gr为一组的信号控制线间隔连接至信号控制线Tx_L[0]与Tx_R[0]上，第二行中像素单元Gb、B为一组的信号控制线间隔连接至信号控制线Tx_L[1]与Tx_R[1]上，第三行中像素单元R、Gr为一组的信号控制线间隔连接至信号控制线Tx_L[2]与Tx_R[2]上，第四行中像素单元Gb、B为一组的信号控制线间隔连接至信号控制线Tx_L[3]与Tx_R[3]上，第五行中像素单元R、Gr为一组的信号控制线间隔连接至信号控制线Tx_L[4]与Tx_R[4]上，第六行中像素单元Gb、B为一组的信号控制线间隔连接至信号控制线Tx_L[5]与Tx_R[5]上，第七行中像素单元R、Gr为一组的信号控制线间隔连接至信号控制线Tx_L[6]与Tx_R[6]上，第八行中像素单元Gb、B为一组的信号控制线间隔连接至信号控制线Tx_L[7]与Tx_R[7]上；
像素阵列中从左至右，第一列中下半部分的每个像素单元的信号输出线均连接至Vs[0]，上半部分的每个像素单元的信号输出线均连接至Vs[2]，Vs[0]连接AD转换器[0]；
第二列中下半部分的每个像素单元的信号输出线均连接至Vs[1]，上半部分的每个像素单元的信号输出线均连接至Vs[3]，Vs[1]连接AD转换器[1]；
第三列中下半部分的每个像素单元的信号输出线均连接至Vs[2]，上半部分的每个像素单元的信号输出线均连接至Vs[0]，Vs[2]连接AD转换器[2]；
第四列中下半部分的每个像素单元的信号输出线均连接至Vs[3]，上半部分的每个像素单元的信号输出线均连接至Vs[1]，Vs[3]连接AD转换器[3]；
第五列中下半部分的每个像素单元的信号输出线均连接至Vs[4]，上半部分的每个像素单元的信号输出线均连接至Vs[6]，Vs[4]连接AD转换器[4]；
第六列中下半部分的每个像素单元的信号输出线均连接至Vs[5]，上半部分的每个像素单元的信号输出线均连接至Vs[7]，Vs[5]连接AD转换器[5]；
第七列中下半部分的每个像素单元的信号输出线均连接至Vs[4]，上半部分的每个像素单元的信号输出线均连接至Vs[6]，Vs[6]连接AD转换器[6]；
第八列中下半部分的每个像素单元的信号输出线均连接至Vs[5]，上半部分的每个像素单元的信号输出线均连接至Vs[7]，Vs[7]连接AD转换器[7]；
本发明基于纵列交织型像素结构的图像传感器的结构中的像素的4平均算法时序图如图5所示，包括两回读取，所述像素阵列左下角的R像素点后文将会用像素点(0,0)表示，右上角的B像素点后文将会用像素点(7,7)表示；像素读取的执行过程为：
第一回读取：
坐标(0,0),(2,0),(0,2),(2,2)的R像素通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,0),(3,0),(1,2),(3,2)的Gr像素通过ADC[1]进行模数转换并取信号量平均值；
坐标(4,0),(6,0),(4,2),(6,2)的R像素通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,0),(7,0),(5,2),(7,2)的Gr像素通过ADC[5]进行模数转换并取信号量平均值；
坐标(0,4),(2,4),(0,6),(2,6)的R像素通过ADC[2]进行模数转换并取信号量平均值；
坐标(1,4),(3,4),(1,6),(3,6)的Gr像素通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,4),(6,4),(4,6),(6,6)的R像素通过ADC[6]进行模数转换并取信号量平均值；
坐标(5,4),(7,4),(5,6),(7,6)的Gr像素通过ADC[7]进行模数转换并取信号量平均值；
第二回读取：
坐标(0,1),(2,1),(0,3),(2,3)的Gb像素通过ADC[0]进行模数转换并取信号量平均值；
坐标(1,1),(3,1),(1,3),(3,3)的B像素通过ADC[1]进行模数转换并取信号量平均值；
坐标(4,1),(6,1),(4,3),(6,3)的Gb像素通过ADC[4]进行模数转换并取信号量平均值；
坐标(5,1),(7,1),(5,3),(7,3)的B像素通过ADC[5]进行模数转换并取信号量平均值；
坐标(0,5),(2,5),(0,7),(2,7)的Gb像素通过ADC[2]进行模数转换并取信号量平均值；
坐标(1,5),(3,5),(1,7),(3,7)的B像素通过ADC[3]进行模数转换并取信号量平均值；
坐标(4,5),(6,5),(4,7),(6,7)的Gb像素通过ADC[6]进行模数转换并取信号量平均值；
坐标(5,5),(7,5),(5,7),(7,7)的B像素通过ADC[7]进行模数转换并取信号量平均值。
本发明由于在ADC转换器前端就进行了4像素的取平均所以针对ADC转换器阵列来说需要读取的次数相对普通像素来说则会减半。最终需要8x8/4/8＝2次读取动作就能完成像素的读取。
通过以上对比分析，本发明一种基于纵列交织型像素结构的图像传感器，采用基于纵列交织型像素结构，克服纵向的走线空间的制约；将像素4平均算法由原本的模拟前端纵向2平均+数字后端横向2平均来实现，改变成了直接在模拟前端实现4平均，使ADC转换器阵列读取的次数大幅减少提升了帧率。本发明在Vs信号输出线位数完全相同的情形下可以实现帧率的翻倍，并且由于Tx像素控制信号分为*_L/*_R，依然可以实现全像素模式的读取动作。
实施例3
如图6所示，本实施例与实施例1的区别在于，所述图像传感器适应于1Vs型像素(8×8)、2Vs型像素(8×16)和4Vs(8×32)型像素。
具体地，针对2Vs型像素，所述像素阵列的每列对应设置两条信号输出线。
具体地，针对4Vs型像素，所述像素阵列的每列对应设置四条信号输出线。
随着目前技术发展像素尺寸的越来越小，Vs配线的增加(1Vs→2Vs→4Vs)，会变得越来越难实现，因此本发明设计的一种基于纵列交织型像素结构的图像传感器会成为提升帧率的另一种解决途径。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种基于纵列交织型像素结构的图像传感器，其特征在于，所述图像传感器包括像素阵列、信号控制线、信号输出线和AD转换器，所述像素阵列为由M×N个像素单元组成的像素阵列，M为像素阵列的行数，N为像素阵列的列数；
所述像素阵列的同行像素单元以组为单位间隔连接至同行对应的两条信号控制线上，且每两个像素单元为一组，所述像素阵列的每行均对应两条信号控制线；所述像素阵列的同列像素单元的信号输出线由中间分成上下两部分，上部分的信号输出线与下部分的信号输出线分别间隔连接至对应的输出信号线Vs上；
像素阵列的行数M为8，像素阵列的列数N为8；
像素阵列中从左至右，第一列中下半部分的每个像素单元的信号输出线均连接至Vs[0]，上半部分的每个像素单元的信号输出线均连接至Vs[2]，Vs[0]连接AD转换器[0]；
第二列中下半部分的每个像素单元的信号输出线均连接至Vs[1]，上半部分的每个像素单元的信号输出线均连接至Vs[3]，Vs[1]连接AD转换器[1]；
第三列中下半部分的每个像素单元的信号输出线均连接至Vs[2]，上半部分的每个像素单元的信号输出线均连接至Vs[0]，Vs[2]连接AD转换器[2]；
第四列中下半部分的每个像素单元的信号输出线均连接至Vs[3]，上半部分的每个像素单元的信号输出线均连接至Vs[1]，Vs[3]连接AD转换器[3]；
第五列中下半部分的每个像素单元的信号输出线均连接至Vs[4]，上半部分的每个像素单元的信号输出线均连接至Vs[6]，Vs[4]连接AD转换器[4]；
第六列中下半部分的每个像素单元的信号输出线均连接至Vs[5]，上半部分的每个像素单元的信号输出线均连接至Vs[7]，Vs[5]连接AD转换器[5]；
第七列中下半部分的每个像素单元的信号输出线均连接至Vs[4]，上半部分的每个像素单元的信号输出线均连接至Vs[6]，Vs[6]连接AD转换器[6]；
第八列中下半部分的每个像素单元的信号输出线均连接至Vs[5]，上半部分的每个像素单元的信号输出线均连接至Vs[7]，Vs[7]连接AD转换器[7]。
2.根据权利要求1所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，所述像素阵列的每行包括第一像素行单元和第二像素行单元，所述第一像素行单元包括第一像素单元和第二像素单元，所述第二像素行单元包括第三像素单元和第四像素单元，所述第一像素单元、第二像素单元的控制端连接至第一信号控制线，所述第三像素单元和第四像素单元的控制端连接至第二信号控制线；所述第一像素单元的输出端连接至第一信号输出线，第二像素单元的输出端连接至第二信号输出线，第三像素单元的输出端连接第一信号输出线，第四像素单元的输出端连接至第二信号输出线；
所述像素阵列的每列包括第一像素列单元和第二像素列单元，所述第一像素列单元的信号输出线与第二像素列单元的信号输出线分别间隔连接至对应的输出信号线Vs上。
3.根据权利要求1所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，M×N个像素单元组成的像素阵列的个数包括1个或者2个或者4个。
4.根据权利要求1所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，所述像素阵列采用bayer像素CFA的最小结构单元。
5.根据权利要求4所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，所述图像传感器采用纵列交织型像素的4平均法进行像素读取。
6.根据权利要求5所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，所述纵列交织型像素的4平均法进行像素读取，所述像素阵列左下角的R像素点用像素点(0,0)表示，右上角的B像素点用像素点(7,7)表示；像素读取的执行过程为：
第一回读取：坐标(0,0),(2,0),(0,2),(2,2)的R像素通过AD转换器[0]进行模数转换并取信号量平均值；坐标(1,0),(3,0),(1,2),(3,2)的Gr像素通过AD转换器[1]进行模数转换并取信号量平均值；坐标(4,0),(6,0),(4,2),(6,2)的R像素通过AD转换器[4]进行模数转换并取信号量平均值；坐标(5,0),(7,0),(5,2),(7,2)的Gr像素通过AD转换器[5]进行模数转换并取信号量平均值；坐标(0,4),(2,4),(0,6),(2,6)的R像素通过AD转换器[2]进行模数转换并取信号量平均值；坐标(1,4),(3,4),(1,6),(3,6)的Gr像素通过AD转换器[3]进行模数转换并取信号量平均值；坐标(4,4),(6,4),(4,6),(6,6)的R像素通过AD转换器[6]进行模数转换并取信号量平均值；坐标(5,4),(7,4),(5,6),(7,6)的Gr像素通过AD转换器[7]进行模数转换并取信号量平均值；
第二回读取：坐标(0,1),(2,1),(0,3),(2,3)的Gb像素通过AD转换器[0]进行模数转换并取信号量平均值；坐标(1,1),(3,1),(1,3),(3,3)的B像素通过AD转换器[1]进行模数转换并取信号量平均值；坐标(4,1),(6,1),(4,3),(6,3)的Gb像素通过AD转换器[4]进行模数转换并取信号量平均值；坐标(5,1),(7,1),(5,3),(7,3)的B像素通过AD转换器[5]进行模数转换并取信号量平均值；坐标(0,5),(2,5),(0,7),(2,7)的Gb像素通过AD转换器[2]进行模数转换并取信号量平均值；坐标(1,5),(3,5),(1,7),(3,7)的B像素通过AD转换器[3]进行模数转换并取信号量平均值；坐标(4,5),(6,5),(4,7),(6,7)的Gb像素通过AD转换器[6]进行模数转换并取信号量平均值；坐标(5,5),(7,5),(5,7),(7,7)的B像素通过AD转换器[7]进行模数转换并取信号量平均值。
7.根据权利要求1所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，所述图像传感器适应于1Vs型像素、2Vs型像素和4Vs型像素。
8.根据权利要求7所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，针对2Vs型像素，所述像素阵列的每列对应设置两条输出信号线Vs。
9.根据权利要求7所述的一种基于纵列交织型像素结构的图像传感器，其特征在于，针对4Vs型像素，所述像素阵列的每列对应设置四条输出信号线Vs。
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