CN111083403B - 一种片内复用型像素控制电路 - Google Patents

一种片内复用型像素控制电路 Download PDF

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Abstract

本发明属于CMOS图像传感器技术领域，具体涉及一种片内复用型像素控制电路，用于控制拼接超大面阵CMOS图像传感器；所述复用型控制电路至少包括一个复用单元，每个复用单元包括L级串行像素控制子电路和开窗地址选通电路；通过复用单元在整体芯片中的位置不同，复用单元中的组地址缓冲电路中产生不同的组地址参考信号，与组译码地址缓冲电路产生的组译码地址进行比较，实现组译码，选通复用单元；同时，复用单元中的串行像素控制子电路与行译码地址比较，实现复用单元相应行的曝光、读出控制；本发明的电路结构精简，控制可靠，具有优良的可扩展性与可复用性，可应用于不同面阵规模的CMOS图像传感器芯片电路。

Description

一种片内复用型像素控制电路
技术领域
本发明属于CMOS图像传感器技术领域，具体涉及一种用于超大面阵拼接CMOS图像传感器的复用型像素控制电路，即一种片内复用型像素控制电路。
背景技术
图像传感器的作用主要进行数字图像采集，将采集的光信号转变为电信号。目前，已经大规模商用的图像传感器主要分为CCD和CMOS两大类型。CMOS图像传感器相较于CCD图像传感器具有低功耗、低成本和兼容性高等优点，被广泛应用于航空航天、生物技术及消费电子领域中。
随着应用范围的扩大，消费者对图像尺寸提出更高要求，大规模图像传感器需求日益增多。传统的图像传感器设计方法往往只注重提高分辨率或帧频，忽略了芯片尺寸增大带来的工艺要求，高的工艺要求实现困难，制造成本日益攀升的问题。因此，迫切需要一种可支持拼接及版图复用的图像传感器设计结构，降低芯片制造门槛。目前，图像传感器控制行开窗的像素行控制电路普遍采用传统的译码电路，难以克服无法复用的缺点；因此，如何改进像素行控制电路，以简单的控制方式、较小的电路结构及可复用的设计实现成为目前的设计难点。
中国专利CN104796636B中提出了一种用于超大面阵拼接CMOS图像传感器的复用型像元控制电路，该控制电路包括L级串行像元控制子电路A，每个串行像元控制子电路A包括K级串行像元控制子电路B和开窗地址选通电路，每个像元控制子电路B包括W级最小像元控制子电路C，从而实现了复用型电路的开窗功能，该专利的控制电路结构精简，控制可靠，具有优良的可扩展性与可复用性，可应用于不同面阵规模的CMOS图像传感器芯片电路，但是该电路具有如下问题仍需改进：
1、开窗起始和结束位判定，开窗窗口起始行和窗口尺寸固定，不能实随机开窗功能；
2、外加地址差异电路与复杂的最小像元控制子电路C电路结构，控制方式复杂。
发明内容
基于现有技术存在的问题，本发明用于降低大面阵大芯片尺寸制造门槛，提供一种用于超大面阵拼接CMOS图像传感器的复用型像素控制电路，该电路产生图像传感器的行选控制信号，支持图像传感器的开窗、合并等多种工作模式，具有控制方式简单、结构简单、可复用性、可移植性好等特点。
本发明提供了一种片内复用型像素控制电路，用于控制拼接超大面阵CMOS图像传感器；所述复用型控制电路至少包括一个复用单元，每个复用单元包括L级串行像素控制子电路和开窗地址选通电路；每级串行像素控制子电路包括行译码缓冲电路、行译码电路以及组合逻辑电路；每个开窗地址选通电路包括组地址缓冲电路、加法器、组译码地址缓冲电路以及组译码电路；所述组地址缓冲电路输出组地址参考信号至加法器；所述组译码电路接收加法器的输出信号和组译码地址缓冲电路的组译码地址，进行比较选择输出组译码信号；所述行译码电路的接收端连接行译码缓冲电路的输出端；所述组合逻辑电路通过与门电路分别连接行译码电路的输出端和组译码电路的输出端，输出像素的复位信号、传输信号和行选通控制信号。
本发明的有益效果：
与现有技术相比，本发明包括多个复用单元，每个复用单元A包括L级串行像素控制子电路ROW和一个子电路C，通过复用单元A在整体芯片中的位置不同和子电路C输入输出连接关系，子电路C的N个组地址输入端D<N:1>有不同的组地址参考信号，与组译码地址比较实现组译码，选通复用单元A；同时，复用单元A中的ROW电路与行译码地址比较，实现复用单元A相应行的曝光、读出控制，从而实现复用型电路的随机开窗、开窗大小不做限制，同时可以实现整体芯片的正常曝光、读出功能，本发明的电路结构精简，控制可靠，具有优良的可扩展性与可复用性，可应用于不同面阵规模的CMOS图像传感器芯片电路。
附图说明
图1是本发明的结构示意图；
图2是本发明的开窗地址选通电路结构图；
图3是本发明N个组地址缓冲电路的整体结构框图；
图4是本发明的L级串行像素控制子电路结构图；
图5是本发明的时序实现方案示意图；
图6是普通译码地址与本发明的组译码地址和行译码地址的关系图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明的一种片内复用型像素控制电路，用于控制拼接超大面阵CMOS图像传感器；所述复用型控制电路至少包括一个复用单元，每个复用单元包括L级串行像素控制子电路和开窗地址选通电路；每级串行像素控制子电路包括行译码缓冲电路、行译码电路以及组合逻辑电路；每个开窗地址选通电路包括组地址缓冲电路、加法器、组译码地址缓冲电路以及组译码电路；所述组地址缓冲电路输出组地址参考信号至加法器；所述组译码电路接收加法器的输出信号和组译码地址缓冲电路的组译码地址，进行比较选择输出组译码信号；所述行译码电路的接收端连接行译码缓冲电路的输出端；所述组合逻辑电路通过与门电路分别连接行译码电路的输出端和组译码电路的输出端，输出像素的复位信号、传输信号和行选通控制信号。
在一个实施例中，本发明包括R级复用型像素控制子电路A，每级复用型像素控制子电路A能够产生L行像素的控制信号，能够产生控制像素阵列规模为R×L行的图像传感器中产生行控制信号，每个复用型像素控制子电路A为最小可复用单元，包括L级像素控制子电路ROW和一级子电路C，L级像素控制子电路ROW和一级开窗地址选通电路C组合为一个基本开窗单元，L级像素控制子电路ROW产生L行像素控制信号。
在上述实施例的基础上，如图2所示，所述开窗地址选通电路C包括一个组地址缓冲电路、一个加法器电路、一个组译码地址缓冲电路和一个组译码电路。
在一个实施例中，一个组地址缓冲电路包括N个输入端D<N:1>、N个第一输出端D_out1<N:1>和N个第二输出端D_out2<N:1>，N个第一输出端D_out1<N:1>通过并行方式连接到加法器对应的N个输入端D<N:1>，第二输出端连接上一级或者下一级组地址缓冲电路的第一输出端。当然，第一级或最后一级的第一输出端连接外部的地址差异信号。
在一个实施例中，一个加法器电路包括一个进位输入端CI、N个第二输入端D1<N:1>和N个第三输出端D_out3<N:1>，1个进位输入端CI接外部输入CI，N个第三输出端D_out3<N:1>通过并行方式连接到组译码电路对应的N个输入端Din<N:1>。
在一个实施例中，组译码地址缓冲电路包括N个输入端G<N:1>、N个比较输出端G_comp<N:1>和N个第四输出端G_out<N:1>，N个输入端G<N:1>接上一级组译码地址缓冲电路的对应的N个输出，N个比较输出端G_comp<N:1>接组译码电路对应的N个输入端，N个第四输出端G_out<N:1>直接输出并且接复用单元A的下一级组译码地址缓冲电路对应的N个输入端G<N:1>。
在一个实施例中，组译码电路包括N个输入端Din<N:1>、N个输入端group<N:1>和一个输出端OUT,该输出端OUT同时接入L级像素控制子电路ROW的Group_select输入端。
在一个实施例中，如图3所示，N个组地址缓冲电路的整体结构包括第0组的输入端CI和N个组地址缓冲电路输入端D<N:1>输入全0信号，第0组的N个组译码地址缓冲电路的输入端G<N:1>接外部输入组译码地址；第1组到第N-1组的输入端CI接高电平1信号，N个组地址缓冲电路输入端D<N:1>接上一组的N个第二输出端D_out2<N:1>，N个组译码地址输入端G<N:1>接上一组的N个组译码地址输出端G_out<N:1>；第0组到第N-1组的组选输出端Group_select接入到本组内，第B个复用型像素控制电路的N个组地址输入端D<N:1>的二进制排序为十进制B下的二进制表示，通过与组译码地址比较最终实现不同复用单元模块A的选择。
需要说明的是，由于本发明实施例关注的是电路的输出端和输入端，因此本文中以模块/单元/器件/电路的输出端和输入端进行说明，本领域技术人员应当理解的是，实际上模块/单元/器件/电路输入端和输出端对应的为信号。
如图4所示，所述的像素控制子电路ROW包括一个行译码缓冲电路、一个行译码电路、一个与门和一个组合逻辑电路；行译码缓冲电路包括M个输入端A<M:1>、M个比较输出端A_comp<M:1>和M个输出端A_out<M:1>,M个输入端A<M:1>通过并行的方式对应连接到上一行ROW行译码缓冲电路的M个输出端，M个输出端A_comp<M:1>通过并行的方式对应连接到行译码电路的输入端，M个输出端A_out<M:1>通过并行的方式对应连接到下一行ROW行译码缓冲电路的M个输入端A<M:1>；行译码电路包括M个输入端和一个输出端，行译码电路的输出端接与门的第二输入端；与门包括两个输入端和一个输出端，其中一个输入端接组译码电路Group_select输出，另一个输入端连接行译码电路的输出；与门的输出端接组合逻辑电路的输入端；组合逻辑电路包括输入端、RST输出端、TX输出端和SEL输出端，RST输出端、TX输出端和SEL输出端分别接对应像素行的像素的RST复位端、TX传输端和SEL行选端；
与现有技术相比，本发明包括N个串行像素控制子电路A，每个串行像素控制子电路A包括L级串行像素控制子电路ROW和一个子电路C，通过复用单元A在整体芯片中的位置不同和子电路C输入输出连接关系，子电路C的N个组地址输入端D<N:1>有不同的组地址参考信号，与组译码地址比较实现组译码，选通复用单元A；同时，复用单元A中的ROW电路与行译码地址比较，实现复用单元A相应行的曝光、读出控制，从而实现复用型电路的随机开窗、开窗大小不做限制，同时可以实现整体芯片的正常曝光、读出功能，本发明的电路结构精简，控制可靠，具有优良的可扩展性与可复用性，可应用于不同面阵规模的CMOS图像传感器芯片电路。
进一步的，本发明复用单元A中L级ROW为偶数关系，通过ROW的电路设计使像素奇偶行产生相同的像素控制时序信号和不同的像素控制时序，实现了对像素面阵的曝光与读出控制功能；并且可支持随机开窗与像素合并功能。
本实施例提供一种用于超大面阵拼接CMOS图像传感器的复用型像素控制电路，该电路产生10240×10240像素面阵的行控制信号，像素结构为2.5T，要求每1024行电路可复用，而且随机开窗和开窗大小不限。本实施例包括10级复用型像素控制子电路A，每级复用型像素控制子电路A能够产生1024行像素的控制信号，能够产生控制像素阵列规模为10×1024行的图像传感器中产生行控制信号，每个复用型像素控制子电路A为最小可复用单元。其中，复用型像素控制子电路A包括1024级像素控制子电路ROW和一级子电路C。
所述复用型像素控制电路A为10级，即R＝10，由于2N-1+1≤R≤2N；因此N＝4；产生4位的二进制编码，且每个二进制编码与复用单元的十进制排序对应，每级复用型像素控制子电路A能够产生1024行像素的控制信号，M＝10；
所述的复用型像素控制电路应用于共用像素复位管、行选管的2.5T像素结构，其输出信号包括TX_0、TX_1、SEL和RST，分别控制奇数行传输管、偶数行传输管、行选通管和复位管。时序实现方案如图5所示。
所述的普通译码地址和组译码地址和行译码地址的关系如图6所示，普通译码地址从0到10239行通过与行译码电路产生10240行大面阵图像传感器的曝光、读出时序信号；本例10240×10240像素面阵的译码地址包括行译码地址和组译码地址两部分，每级像素控制子电路A中行译码地址从0000000000地址到1111111111地址依次循环变化，像素控制子电路A的组译码地址从0000地址到1001地址依次变化，从而产生10240行地址；表明本发明的组译码地址、行译码地址的具体译码关系。
首先介绍积分过程的时序实现：积分开始时，积分地址G<N:1>输出第K组的积分译码地址，通过与复位单元像素控制子电路A的第K组积分地址D<N:1>比较，选通十进制为K的复位单元像素控制子电路A；同时，行译码地址row_address输出L-2行的积分译码地址码，与行译码电路比较，RST<L-2>和TX_0<L-2>同时打开，选通第K个复位单元像素控制子电路A第L-2行的RST和TX行时序控制信号，实现第K个复位单元像素控制子电路A第L-2行的曝光起始控制；同样的，在下一行行积分处理时间，RST<L-2>和TX_1<L-2>同时打开，实现第K个复位单元像素控制子电路A第L-1行的曝光起始控制；
其次介绍读出过程的时序实现：读出开始时，读出地址READOUT_address输出K组的读出地址码，通过与复位单元像素控制子电路A的第K组读出地址D<N:1>>组地址比较，选通十进制为K的复位单元像素控制子电路A；同时，行译码地址row_address输出L-2行的读出地址码，与行译码电路比较，RST<L-2>、TX_0<L-2>和SEL<L-2>同时打开，选通第K个复位单元像素控制子电路A第L-2行的RST、TX和SEL行时序控制信号，实现第K个复位单元像素控制子电路A第L-2行的读出控制；同样的，在下一行行读出处理时间，RST<L-2>、TX_1<L-2>和SEL<L-2>同时打开，实现第K个复位单元像素控制子电路A第L-1行的读出控制；
在一个实施例中，复用型像素控制电路A中D<4:1>为第B组复用型像素控制电路A的固定的地址码，G<4:1>为选通组的组译码地址，D<4:1>和G<4:1>通过组译码电路译码产生复用型像素控制电路A相应组的选通信号Group_select；同时，A<10:1>为选通行的行译码地址，A<10:1>行译码地址通过行译码电路译码产生行选通信号，行选通信号和组选通信号Group_select同时选通后，第B组复用型像素控制电路A的对应行选通，经过组合逻辑后产生本行的最终输出信号RST、TX和SEL信号。同时，地址译码的起始位置和结束位置不做限制，任意行起始和结束都可任意控制，从而可随机开窗、开窗大小不做限制。
所述的子电路C输入输出连接关系的信号端口包括一个输入端CI、4个组地址输入端D<4:1>、4个组地址输出端D_out2<4:1>、N个组译码地址输入端G<4:1>、N个组译码地址输出端G_out<4:1>和组选输出端Group_select；第0组的输入端CI和4个组地址输入端D<4:1>输入全0信号，第0组的4个组译码地址输入端G<4:1>接外部输入组译码地址；第1组到第3组的输入端CI接高电平1信号，3个组地址输入端D<4:1>接上一组的4个组地址输出端D_out2<4:1>，4个组译码地址输入端G<4:1>接上一组的4个组译码地址输出端G_out<4:1>；第0组到第3组的组选输出端Group_select接入到本组内，第B个复用型像素控制电路的4个组地址输入端D<4:1>的二进制排序为十进制B下的二进制表示，通过与组译码地址比较最终实现不同复用单元模块A的选择；
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种片内复用型像素控制电路，用于控制拼接超大面阵CMOS图像传感器；所述复用型控制电路至少包括一个复用单元，每个复用单元包括L级串行像素控制子电路和开窗地址选通电路；其特征在于，每级串行像素控制子电路包括行译码缓冲电路、行译码电路以及组合逻辑电路；每个开窗地址选通电路包括组地址缓冲电路、加法器、组译码地址缓冲电路以及组译码电路；所述组地址缓冲电路输出组地址参考信号至加法器；所述组译码电路接收加法器的输出信号和组译码地址缓冲电路的组译码地址，进行比较选择输出组译码信号；所述行译码电路的接收端连接行译码缓冲电路的输出端；所述组合逻辑电路通过与门电路分别连接行译码电路的输出端和组译码电路的输出端，输出像素的复位信号、传输信号和行选通控制信号。
2.根据权利要求1所述的一种片内复用型像素控制电路，其特征在于，所述组地址缓冲电路通过接入多路组地址差异信号，包括连接上一级或者下一级组地址缓冲电路输出的组地址差异信号，从而输出组地址缓冲比较信号；其中，第一级或者最后一级的组地址差异信号由外部提供。
3.根据权利要求1所述的一种片内复用型像素控制电路，其特征在于，所述组译码地址缓冲电路接入多路组译码地址差异信号，包括连接上一级或者下一级组译码地址缓冲电路输出的组译码地址差异信号，其中，第一级或者最后一级的地址差异信号由外部提供。
4.根据权利要求1所述的一种片内复用型像素控制电路，其特征在于，所述复用单元为R个，从而使得所述复用型像素控制电路产生R×L行像元的控制信号；且2N-1≤R≤2N-1，N表示组译码地址的位数。
5.根据权利要求1所述的一种片内复用型像素控制电路，其特征在于，第1级串行像素控制子电路或第L级串行像素控制子电路中的积分信号输入端从外界接入M位二进制编码；
Figure FDA0002957664520000011
Figure FDA0002957664520000012
表示向下取整。
6.根据权利要求1所述的一种片内复用型像素控制电路，其特征在于，所述串行像素控制子电路的级数为偶数，即L为偶数。
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