JP2008502258A - 電子回路 - Google Patents

Abstract

本発明は、複数のセンサ素子の読み取りのための電子回路に関する一方、アナログ信号の転送の劣化のような欠点を避ける。この電子回路は、少なくとも第１及び第２の状態、並びにセンサ素子（１、１１、１−２、…）が第１の状態から第２の状態へ切り換わるとき、トリガ信号を搬送する出力部を各々有する複数のセンサ素子（１、１１、１−２、…）、センサ素子（１、１１、１−２、…）の前記出力部に結合されている複数のレジスタ（Ｒ−１、Ｒ−２、…）、アクティブ状態において、既定のクロック速度で変化しているカウンタ信号を搬送するカウンタ（ＣＮＴ）、前記センサ素子の１つ（１−１）のトリガ信号が入力されるとき、前記カウンタ信号をレジスタの１つ（Ｒ−１）に記憶する手段、及び前記記憶されたカウンタ信号を前記トリガするセンサ素子（１−１）に一義的に割り当てる手段を有する。

Description

本発明は複数のセンサ素子の読み取りのための電子回路に関し、これら複数のセンサ素子は、矩形又は六角形の行列で配されている。センサ素子からなる上記行列はしばしば、イメージング装置、例えば光学撮像装置（例えばＣＣＤカメラ）又はＸ線撮像装置（例えば平坦な半導体ベースのＸ線検出器）に用いられる。

上記複数のセンサ素子の読み取りは、以下のようにして達成されることが可能である。最小の電子機器はセンサ素子において実現され、アナログ信号、例えば既定の検出期間中に各センサ素子により入力される積分された信号は、これら信号を増幅、デジタル化及び処理する、感知領域外に置かれる電子機器に転送される。特にセンサ行列が大きい及び／又は連続する検出期間が短い場合、アナログ信号の転送は、電子的なクロストーク、電子ノイズ等により影響を受ける。

本発明の目的は従って、複数のセンサ素子を読み取ることを可能にする一方、既知の読み取り回路の欠点を回避する電子回路を提供することである。

本目的は、
−少なくとも第１及び第２の状態、並びにセンサ素子が第１の状態から第２の状態へ切り換わるとき、トリガ信号を搬送する出力部を各々有する複数のセンサ素子、
−センサ素子の前記出力部に結合されている複数のレジスタ、
−アクティブ状態において、既定のクロック速度で変化しているカウンタ信号を搬送するカウンタ、
−前記センサ素子の１つのトリガ信号が入力されるとき、前記カウンタ信号をレジスタの１つに記憶する手段、及び
−前記記憶されたカウンタ信号を前記トリガする(triggering)センサ素子に一義的に割り当てる手段
を有する電子回路により解決される。

本発明の１つの実施例において、前記記憶されたカウンタ信号を一義的に割り当てる前記手段は、センサ素子の出力部と前記レジスタとの一義的な物理的結合を有する。これは、各レジスタと既定のセンサ素子との直接接続、例えば配線により容易に達成されることができる。結果として、夫々のレジスタに記憶される値は常に、接続されたセンサ素子に直接割り当てられる。

本発明のもう一つ実施例において、前記記憶されたカウンタ信号を一義的に割り当てる前記手段は、前記カウンタ信号と共に記憶されるセンサ素子識別タグを供給する手段を有する。これは、センサ素子行列において前記トリガする素子の位置を一義的に規定する２つの直交する線分と一緒に前記トリガ信号を転送することにより達成されることができる。この情報が使用され、位置情報を生成することができ、これは識別タグとしてカウンタ値と一緒に記憶される。

本発明の他の実施例において、少なくともセンサ素子のサブグループは基板上の接続エリアに形成され、前記センサ素子が結合されている夫々のレジスタは、このエリア外に形成される。前記センサ素子は最小の電子機器により単に達成されるので、利用可能なエリアが最適に利用されることができる。センサ素子の感知部分で覆われていないエリアは、これにより最小にすることができる。

本発明の１つの実施例において、少なくとも１つのセンサ素子は、第１の状態及び第２の状態を持つ積分するセンサ素子である。第１の状態では、センサ素子は線差信号を積分し、第２の状態では、センサ素子はアイドル状態である。積分されるセンサ信号がしきい値に到達するとき、第１の状態から第２の状態への切り換えが引き起こされる。前記切り換えの瞬間に搬送されるトリガ信号は、積分されるセンサ信号がしきい値に到達する瞬間に関連している。

もう１つの実施例において、センサ素子は積分しているのではなく、センサにより供給される電子電流に関するセンサ信号をしきい値と比較している。センサ信号がしきい値に到達する場合、センサは第２の状態に切り換わり、トリガ信号が搬送される。本実施例において、トリガ信号は、電子電流がしきい値に到達した時刻に関連している。

上述した実施例の他の構成において、積分するセンサ素子は第１の状態において２つの積分定数を有する。これがより大きなダイナミックレンジを使用することを可能にする。短い時間期間内にしきい値に到達する場合、第２の（低い）積分定数がオンに切り換わり、積分される信号は、センサ信号がより長い期間にわたり積分されるので、比較的低いノイズ含有量により影響を受ける。他の実施例において、積分するセンサ素子は、積分処理に関する情報を表す利得信号を搬送するための第２の出力部を有する。好ましい実施例において、この情報は適用される積分定数に関連している。

本発明のもう１つの実施例において、クロック速度が減少している。これは検出期間の始めに高いクロック速度を使用し、検出期間の終わりには低いクロック速度を使用することを可能にする。これは、始めに読み取り処理の高い分解能を可能にする一方、カウンタビットの数を減少させる（又は一定に保つ）。

本発明は、発明性のある電子回路を利用するイメージング装置にも関する。上記イメージング装置は光学撮像装置（例えばＣＣＤベースのカメラ）又はＸ線画像を取得するための医療用イメージング装置とすることができる。両方の場合において、後者の場合、Ｘ線を光量子に変換するコンバージョン層が利用されることができるので、フォトダイオードがセンサ素子として使用されることができる。Ｘ線撮像装置は、Ｘ線撮影、蛍光透視（ダイナミック）撮像又はＣＴシステムに使用されることができる。現在のＣＴシステムは、いわゆるマルチラインの撮像装置（又は検出器）を持つので、単一回路の取得において、撮像されるオブジェクトを通る幾つかの断面スライスが生成されることができる。

本発明は、複数のセンサ素子を読み取る方法にも関する。

レジスタは単一の記憶ユニットであり、それはアドレス可能なメモリユニットの一部とすることも可能であり、又は２つ以上の記憶装置部品から構成されてもよい。ここで一方の部品はカウンタ値を記憶するのに使用され、もう一方の部品は例えばセンサ素子識別情報及び／又は利得情報のような追加の情報を記憶するのに使用される。

トリガ信号は、短いトリガパルスであるか、又は以前は一定だった信号の変化である。

本発明のこれら及び他の態様は、以下に記載の実施例及び図面から明らかであり、これらを参照して説明される。

図１は、第１の実施例による単一のセンサ素子１を表す。この単一のセンサ素子１は、トリガ信号が供給される入力部２を有する。センサ素子１はさらに、比較器区間３、センサ信号積分区間４、検出区間５を有する。示される実施例において、検出区間５はフォトダイオードとして実現される。フォトダイオードは、半導体材料から製造されるフォトダイオードのスペクトル感度に依存して、例えば可視光、赤外線（ＩＲ）光又は紫外線（ＵＶ）光のような光量子を検出するのに用いられることができる。故に、フォトダイオードは、ＣＣＤカメラ又はＸ線撮像装置のような光学撮像装置に用いられることができる。後者の場合、シンチレータが使用され、Ｘ線量子を後でフォトダイオードにより検出される光量子に変換する。フォトダイオードに衝突する光量子は、半導体材料と相互に作用する場合、自由電子を生成し、この電子は積分区間４において蓄積され、この積分状態は、示されるセンサ素子１の第１の状態である。示される実施例において、積分区間４はオペアンプ及び静電容量Ｃを含んでいる。比較器区間３において、比較器の電子機器は、積分されたセンサ信号をしきい値と比較する。この積分されたセンサ信号が前記しきい値と等しい場合、センサ素子１は、第２の状態、例えば積分をやめ、アイドル状態となるような状態に切り換わる。トリガ信号は、第１の状態から第２の状態に切り換わる瞬間に出力部２に供給される。トリガ信号は、簡単な１ビット信号、例えばハイ／ローの電圧出力として実現されることができる。しきい値に到達したとき、出力はハイの電圧からローの電圧、又はその逆に切り換わる。もう１つの実施例において、ある電圧から他の電圧へ切り換わる代わりに、トリガパルスが搬送される。

図２は、８個のセンサ素子１−１から１−８を有する発明性のある電子回路の例示的な実施例を示す。この実施例において、センサ素子１−１から１−８の各々の出力部は、レジスタＲ−１からＲ−８の１つに１対１の様式で一義的に結合されている。この電子回路はさらに、カウンタＣＮＴ及びレジスタＲ−１からＲ−８に供給されるクロックパルスを所定のクロック速度で発生させるクロックＣＬＫを有する。カウンタＣＮＴは、例えばカウンタ信号が各クロック信号において１ずつ増加するように、前記クロック速度と共に変化するカウンタ信号を生成する。カウンタ信号はレジスタの各々に同期して搬送されるので、所定の瞬間に、同じカウンタ値が各レジスタに供給される。示される実施例において、前記カウンタ値はクロックパルス毎に増加する。

ある実施例において、カウンタ信号は、零で始まり、各クロックパルスと共に増加する１７ビットのデジタルカウンタである。１７ビットの分解能は通常、マルチラインのＣＴには十分であり、例えば１ミリ秒当り１×１ｍｍ^２のセンサエリアにおいて約1,000,000個からなる量子の最大の信号が予期される（無論これら値はＣＴシステムの形状、アプリケーション等に依存し、与えられた数字が限定的な意味を述べてはいない）。このとき８個の量子からなるノイズ信号が分解されるべきである。これは、125,000個の相対的な分解能を必要とし、この分解能は１７ビットのカウンタ信号（２^１７＝131,072）により扱われる。ある実施例において、クロック速度は一定であり、最も高いカウンタ値が（説明している実施例では、この期間は１ｍｓである）所定の検出期間の終了時に到達するように選択される。通常の光学イメージングのような他のアプリケーションに対し、８ビット又は１０ビットのカウンタ信号で十分であり、通常のＸ線撮影に対しては、１２ビットのカウンタ信号で十分である。このカウンタ信号のビット深度(bit depth)は従って、アプリケーションに依存し、それに応じて変化することができる。所与の実施例が限定的な意味を述べてはいないことを理解すべきである。

センサ素子１−１、１−２、…、１−８の読み取りは、以下のように達成される。前記検出期間が開始される（センサ素子がその検出期間の始めに第１の状態に設定される）とき、フォトダイオード５に生成されるセンサ信号は、積分区間４において積分され、この積分された信号は比較器区間３において、しきい値と比較される。説明される実施例において、前記しきい値は分解する必要がある最も低い信号として選択される。ＣＴに対しては、上述したように、予期されるべき最も低い信号は、（８個の量子ノイズ信号となる）６４個の量子である。前記しきい値は次いで、６４個の量子を表す電子値(electronic value)に設定される。（検出期間当り６４個の量子である）そのノイズレベルに分解されるべき最も低い量子フローがセンサ素子に衝突する場合、この検出期間の終わりにしきい値に到達する。（検出期間当り1,000,000個の量子である）最も高く予測される量子フローがセンサ素子に衝突する場合、約８クロックサイクル内にしきい値に到達する。しきい値に到達するたびに、センサ素子は第２の状態に切り換わる。示される実施例において、センサ素子は積分をやめ、その後入ってくる量子を無視する。つまり、第２の状態はアイドル状態である。

第１の状態から第２の状態に切り換わる瞬間において、センサ素子はその出力部にトリガ信号を供給し、このトリガ信号は出力部２に結合される受信素子に搬送される。示される実施例において、この受信素子は一義的に結合されたレジスタである。トリガ信号は、この一義的に結合されたレジスタに、この瞬間にレジスタに供給される現在のカウンタ値を記憶させる。この記憶処理は、各クロックパルスにおけるカウンタ信号をレジスタに記憶し、トリガ信号が入力されるとき、それ以降の上書きを禁止することにより起すことができる。この実施例において、夫々のトリガ信号は、前記センサが第２の状態に切り換わるとき、"書き込み可"から"書き込み不可"に切り換わる。他の実施例において、カウンタ信号は、レジスタにおいて供給されるが、各クロックパルスでは記憶されない（この場合、クロックパルスは各レジスタに搬送される必要は無い）。トリガ信号が入力される場合、記憶が単に開始されるだけである。この期間において、各クロック信号（又はクロックチック(clock tick)）は、供給されるカウンタ信号をレジスタに記憶させる。センサ素子が第２の状態に切り換わる場合、そのトリガ信号はローの電圧（書き込み不可）に切り換わり、さらに、このトリガセンサ素子に結合される夫々のレジスタにカウンタ値を記憶することが禁止される。

検出期間の長さは既知であるので、この検出期間中にセンサ素子１−１、１−２、…、１−８に衝突した全信号は、線形補間により推定されることができる。レジスタＲ−１、Ｒ−２、…、Ｒ−８の各々は、センサ素子に一義的に割り当てられ、センサ素子が所定のしきい信号に等しい信号を積分した信号カウンタ値を記憶しているので、前記しきい値に到達した時間は、各センサ素子に対し、
（得られるしきい時間＝（信号カウンタ値）÷（最大の信号カウンタ値）×（センサ期間時間）、
で得られる。全信号は、しきい時間を、得られたしきい時間と検出期間の時間の長さとの比、（又は最大の信号カウンタ値で除算した記憶される信号カウンタ値）で乗算することにより計算される。

説明されるＣＴ取得において、検出期間は約１ｍｓであり、これは検出期間中に、１７ビットのカウンタを増加させるために、約１３０ＭＨｚのクロック速度を必要とする（現在のＣＴ装置において、７８０ＭＨｚのクロック速度を必要とする０．３秒の回転周期中に約２０００回の射影が取得される）。改善された信号の精度は、例えば２０ビットのカウンタ及びそれに応じた約１．０４ＧＨｚの信号速度のような、高いクロック速度及び大きなカウンタにより達成されることが明らかである。ＣＴに対し上記与えられた数字が簡単な実施例であるが、本発明を制限するものではないことも明らかである。製造誤差、ノイズの事項等を考慮する場合、上述したことが変化してもよいことも明らかである。

図１及び図２を参照して説明した実施例の拡張において、他の実施例も可能である。例えば各センサ素子が一義的にレジスタに結合されている必要はない。明らかに、トリガするセンサ素子を電子的に識別し、このトリガする瞬間の現在のカウンタ値を識別タグと一緒にレジスタの１つに記憶することも可能である。この一義的な結合は単に追加の識別用電子機器を回避するだけである。

図３はセンサ素子のもう１つの実施例を示す。このセンサ素子において、幾つかの積分容量が存在し、ここではＣ１＜Ｃ２＜Ｃ３＜Ｃ４とする。第１の状態において、センサ素子は最初に最も小さい積分容量Ｃ１からセンサ信号の積分を始める。比較器３は、積分区間の電圧出力をしきい値と比較し、これにより積分区間の電圧出力は、積分容量に対する積分される信号の速度に関係する。高いセンサ信号の場合、検出期間に対し非常に短い時間期間内にしきい値に到達する。このとき、比較器区間３が積分区間に作用するように、次に大きい積分容量Ｃ２がオンに切り換える。これは、Ｃ２がＣ１よりも高い積分容量を持っているので、この積分区間の電圧出力が減少する。検出期間よりも短い時間期間内に再びしきい値に到達する場合、比較器は再び積分区間に作用し、次に大きい積分容量Ｃ３をオンに切り換える。次に大きい集積容量がオンに切り換わったかを判断するために、全検出期間にわたる現在の検出時間の比が積分容量における増分と比較される。例えば、積分容量が４倍違う場合、スイッチは全検出期間にわたる現在の検出時間の比が０．２５よりも低い場合に稼動し、そうでなければ、前記検知期間内に前記しきい値に到達しなかった可能性が高い。加えて、セキュリティバッファを供給するので、積分容量の切り換えは、全検出期間にわたる現在の検出時間の比が例えば０．２０よりも低い（又は所与の実施例に対し０．２５よりも低い何らかの他の比である）場合に単に稼動する。

高い量子の流入により、短い時間内にしきい値に到達する場合、計測値の量子統計は、他の容量をオンに切り換えることにより改善されるので、他の積分定数が使用される。比較器３に同じしきい値が用いられるが、積分容量が最大の電圧出力を規定するので、積分区間４に適用される増幅は低い。これにより、しきい値に到達するよりも多くの時間が必要となる。計測される量子数は増大し、それにより計測値のポアソンノイズ(Poisson noise)は、絶対的な量子数に対して減少する。１つの追加の積分容量を持つ実施例を除いては、幾つかの切り換え可能な積分容量を持つ実施例が使用されることができる。４つの異なる積分容量Ｃ１、Ｃ２、Ｃ３及びＣ４を持つ実施例が図３に示されている。これら積分容量は、積分定数を１、４、１６、６４の係数により減少させるように構成されるので、各容量は前記積分定数を１／４に減少させる。これら積分定数は利得設定値とも呼ばれる。無論、他の設定値、例えば１、２、４、８又は１、８、６４、６１２からなる積分定数を表す容量の連鎖も可能である。さらに、不規則な係数、例えば１、２、８、１２８からなる積分係数（又は利得設定値）を表す容量の連鎖も使用されることができる。

幾つかの場合、前記利得設定値を伝達する必要はない。幾つかのアプリケーションにおいて、隣接するセンサ素子の値の突然の変化が予期されない（例えば、低コントラストのイメージング又はセンサ素子行列の上にあるコンバージョン層により取り入れられるような一定のスムースさを持つイメージング）。これらの場合において、利得値の切り換えはセンサ素子の値に関する顕著なステップから得られることができる。他の場合、利得係数の間接的な導出は不可能である。次いで、全検出期間中に分かった信号全てを計算する場合、正しい係数を供給するために、前記センサ素子の利得設定値が外部の電子機器に通信される必要がある。図３において、示されるセンサ素子は、積分処理、特に利得設定値に関する情報を提供するための追加の出力部６を有する。４つの積分容量を持つ前記所与の実施例において、出力部６は２ビットのデジタル出力部であるか、又はアナログの電圧信号を供給するアナログ出力部かであり、電圧レベルは利得設定値を表している。レジスタがトリガ信号を入力するとき、この利得設定値は現在のカウンタ信号と一緒に記憶される。上記実施例において、レジスタは、カウンタメモリ及び利得設定値メモリ（並びに配線接続による一義的な割り当てが実現されない場合、識別タグメモリ）から構成される。

図４は、発明性のある電子回路のある実施例による様々な信号の時間の流れ図を示す。一番上の信号曲線（ピクセルｎ，ｍ）は、積分される信号がしきい値に到達するまで、所与のセンサ素子１に積分される信号を示す。次いで、センサ素子１はアイドル状態に切り換わる。第２のグラフ（クロックチック）は、レジスタＲ−１、Ｒ−２…に供給されるクロック信号（又はチック）を示す。示される実施例において、これらクロックチックは一定のクロック速度で生成される。第３のグラフは、センサ素子１により生成され、レジスタＲ−１に供給される書き込み可能信号値（ピクセルｎ，ｍ 書き込み可）を示す。第４及び第５の信号グラフは、カウンタ信号の値（カウンタ）及びレジスタＲ−１に記憶される前記値（レジスタｎ，ｍ）を示し、これは、本実施例においてセンサ素子１に直接接続（配線）されると仮定されるので、記憶される値は夫々のセンサ素子に直接割り当てられる。センサ素子が第１の状態（積分状態）から第２の状態（アイドル状態）に切り換わる瞬間、書き込み可能信号はオフに切り換わる。第１の状態の間、各クロックチックは、供給されるカウンタ値をレジスタＲ−１に記憶するように誘導される。書き込み可能信号がオフに切り換わるとき、後続するクロックチックは供給されるカウンタ値をレジスタＲ−１に記憶しない。これにより、レジスタＲ−１に記憶されるカウンタ値は、センサ素子１がしきい値に到達した時間を示す。

センサ素子の例示的な実施例を概略的に示す。 本発明による例示的な電子回路を概略的に示す。 単一のセンサ素子の第２の例示的な実施例を概略的に示す。 発明性のある回路のある実施例による様々な信号の時間の流れ図。

Claims (10)

1. −複数のセンサ素子であり、各々が少なくとも第１及び第２の状態、並びに前記センサ素子が前記第１の状態から前記第２の状態へ切り換わるとき、トリガ信号を搬送する出力部を有するセンサ素子、
   −前記センサ素子の前記出力部に結合されている複数のレジスタ、
   −アクティブ状態において、既定のクロック速度で変化しているカウンタ信号を搬送するカウンタ、
   −前記センサ素子の１つの前記トリガ信号が入力されるとき、前記カウンタ信号を前記レジスタの１つに記憶する手段、及び
   −前記記憶されたカウンタ信号を前記トリガするセンサ素子に一義的に割り当てる手段
   を有する電子回路。
2. 前記記憶されたカウンタ信号を一義的に割り当てる前記手段は、前記レジスタと前記センサ素子の出力部との一義的な物理的結合を有することを特徴とする請求項１に記載の電子回路。
3. 前記記憶されたカウンタ信号を一義的に割り当てる前記手段は、前記カウンタ信号と共に記憶されるセンサ素子識別タグを設けるための手段を有する請求項１に記載の電子回路。
4. 請求項１、２又は３に記載の電子回路において、前記電子回路は基板を持ち、前記基板の接続エリア上に少なくとも前記センサ素子のサブグループが形成され、前記センサ素子の基板が結合されている前記レジスタは前記エリアの外側に形成されることを特徴とする電子回路。
5. 前記センサ素子の少なくとも１つは、前記第１の状態ではセンサ信号を積分し、前記第２の状態ではアイドル状態である積分するセンサ素子であり、前記積分するセンサ素子は、前記積分するセンサ信号が所与のしきい値に到達したとき、前記第１の状態から前記第２の状態へ切り換わることを特徴とする請求項１、２、３又は４に記載の電子回路。
6. 前記積分するセンサ素子は、前記第１の状態において少なくとも２つの積分定数を持つことを特徴とする請求項５に記載の電子回路。
7. 前記積分するセンサ素子は、利得信号を搬送するように構成される第２の出力部を持ち、前記利得信号は、前記積分処理に関する情報、特に適用される積分定数に関する情報を表していることを特徴とする請求項５又は６に記載の電子回路。
8. 前記クロック速度は時間と共に減少していくことを特徴とする請求項１乃至７の何れか一項に記載の電子回路。
9. 請求項１乃至８の何れか一項に記載の電子回路を利用することを特徴とするイメージング装置。
10. −第１の状態である間、夫々のセンサ信号を各センサ素子において検出するステップ、
    −所与の状態に達した場合、第２の状態へセンサ素子を切り換えるステップ、
    −前記切り換えの瞬間にトリガ信号を搬送するステップ、
    −前記切り換えの時間を示すカウンタ信号を提供するステップ、
    −前記カウンタ信号を記憶するステップ、及び
    −前記記憶されたカウンタ信号を前記トリガするセンサ素子に一義的に割り当てるステップ
    を有する複数のセンサ素子を読み取るための方法。

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