CN101304470A

CN101304470A - 数据传送电路、固态成像设备和摄像机系统

Info

Publication number: CN101304470A
Application number: CNA2008100970587A
Authority: CN
Inventors: 田口宏幸; 岩城宏行; 小关贤; 藤原明子; 寺笼博裕; 松永宪市; 藤田幸生
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-05-10
Filing date: 2008-05-12
Publication date: 2008-11-12
Anticipated expiration: 2028-05-12
Also published as: KR20080099833A; KR101452496B1; JP2013034246A; CN101304470B; JP2008306695A; JP5447631B2; TWI364982B; TW200904166A

Abstract

在此公开了数据传送电路，包括多条数据传送线、多个数据输出部分、多个数据保持部分、数据获取时钟供应部分、时钟供应部分和列扫描部分。

Description

数据传送电路、固态成像设备和摄像机系统

技术领域

本发明涉及数据传送电路、以CMOS图像传感器为代表的固态成像设备和摄像机系统。

背景技术

近年来，作为替换CCD的用作图像传感器的固态成像设备，CMOS图像传感器已经备受关注。

这是因为，在构造CCD像素中需要特殊的处理，且另外，需要多个电源电压以便操作该CCD像素。基于这一点，在CCD的情况下，需要组合多个外围芯片并操作该芯片。因此CMOS图像传感器被用作用于解决每个在基于CCD像素的系统中产生的作为使系统复杂的问题各种问题的传感器。

可以采用与用于构造普通CMOS集成电路的处理相同的制造处理来构造CMOS图像传感器。另外，可以通过利用单个电源来驱动CMOS图像传感器。基于这一点，通过采用CMOS处理来创建的模拟电路和逻辑电路可以被互相混合在相同芯片上作为CMOS图像传感器。因此，CMOS图像传感器提供包括减少数量的外围IC的多个大优点。

CCD的数据输出电路通常是使用具有FD层的FD(浮动扩散)放大器的1沟道数据输出电路。另一方面，在CMOS图像传感器的情况下，每个像素通常使用FD放大器。选择像素阵列的行，且同时以行方向从在所选行上的像素读出信息以生成CMOS图像传感器的输出。因此，CMOS图像传感器的输出通常是与像素阵列的像素行并联的输出。

这是因为，用在像素中嵌入的FD放大器，难以提供足够的驱动电力。因此需要减少数据速率，且将并联处理视为有益处理。

已经提出了如上所述的具有与像素阵列的像素行并联的输出的大量的CMOS图像传感器的数据输出电路。根据大多数增强类型的数据输出电路之一，每列被提供有用于输出像素信号作为数字信号的模数转换设备。在以下描述中，模数转换设备被称为ADC(模拟数字转换器)。

在诸如W.Yang et al.，的“An Integrated 800×600 CMOS ImageSystem”，ISSCC Digest of Techincal Papers，pp.304-305，Feb.1999和日本专利公开No.2005-323331的文档中公开了在使用每个像素列的on-a-rowADC(on-a-row ADC)的CMOS图像传感器。

图1是示出使用每个像素列的on-a-rowADC的固态成像设备1(还被称为CMOS图像传感器)的典型配置的方框图。如图所示，固态成像设备1使用用作成像单元的像素阵列部分2、行扫描电路3、列扫描电路4、时序控制电路5、ADC组6、数模转换器7、计数器8和包括多个S/A(传感放大器)电路的数据输出电路9。在以下描述中，仅数模转换器7被称为DAC。

像素阵列部分2是每个包括光电二极管和像素内放大器(in-pixelamplifier)的单位像素2-1的矩阵。时序控制电路5是用于生成内部时钟信号的电路，而行扫描电路3是用于生成行地址并控制行扫描操作的电路。列扫描电路4是用于生成列地址并控制列扫描操作的电路。在固态成像设备1中，使用行扫描电路3、列扫描电路4和时序控制电路5作为用于从像素阵列部分2读出信号的控制电路。

具有将模拟信号转换成n比特数字数据的功能的ADC组6组成，且包括用于多条列线V0、V1等等的ADC块6-3。为了详细阐述，ADC组6使用彼此连接到像素列线V0、V1等等之一的相同多个比较器6-1和每个都与比较器6-1有关的相同多个存储器单元6-2。每个比较器6-1比较由DAC 7生成的作为具有阶梯波形的信号的斜坡波形参考电压RAMP与由行线H0、H1等等之一选择且由像素列线V0、V1等等之一来连接于比较器6-1的单位像素2-1生成的模拟信号。每个存储器单元6-2被用于存储计数器8的内容，其中计数器8进行计数操作以测量由比较器6-1进行的比较的时间长度。提供组成前述on-a-rowADC的比较器6-1和连接于具体比较器6-1的存储器单元6-2的每个具体的一个。

存储器单元6-2的输出被连接于具有2n比特宽度的水平数据传送线6-4、即2n条水平数据传送线。水平数据传送线6-4还通过包括分别用于2n比特的2n个传感放大器的数据输出电路9而被连接于输出电路。

通过参考图2所示的时序图和图1的方框图，如下说明由固态成像设备1(还被称为CMOS图像传感器)进行的操作。

在从行Hx上的单位像素读出数据并将数据传送给像素列线V0、V1等等的第一操作变得稳定之后，DAC7向比较器6-1供应作为具有阶梯波形的信号的斜坡波形参考电压RAMP。比较器6-1每个比较斜坡波形参考电压RAMP与在像素列线Vx上出现的电压。

当DAC 7正向比较器6-1供应作为具有阶梯波形的信号的斜坡波形参考电压RAMP时，计数器8进行用于第一读操作的第一计数操作。当斜坡波形参考电压RAMP变得等于在像素列线Vx上出现的电压时，反转比较器6-1的输出以便在存储器单元6-2中存储计数器8的内容，作为表示比较的时间长度的数据。在第一读操作中，读出单位像素2-1的复位成分(reset component)ΔV。该复位成分ΔV包括通过单位像素作为偏移量而改变的噪声。但是，总的来说，在复位成分ΔV中的改变很小。另外，复位电平对于所有单位像素2-1来说是均匀的。因此，适当地得知了任何列线Vx的输出。

因此，通过调整在第一读操作中的斜坡波形参考电压RAMP来读出复位成分ΔV，可以使由比较器6-1进行的比较的时间变短。在该例子中，进行比较，作为表示高达128个时钟脉冲的7比特的计数数据。

以与上述第一读操作相同的方式来进行第二读操作。但是，在该第二读操作中，从单位像素2-1读出复位成分ΔV和表示入射光量的信号成分。

详细地，在从行Hx上的单位像素2-1读出数据并将数据传送到像素列线V0、V1等等的第二操作变得稳定以后，DAC 7向比较器6-1供应作为具有阶梯波形的信号的斜坡波形参考电压RAMP。比较器6-1每个比较斜坡波形参考电压RAMP与在像素列线Vx上出现的任意电压。

当DAC 7正供应作为具有阶梯波形的信号的斜坡波形参考电压RAMP时，计数器8进行用于第二读操作的计数操作。当RAMP变得等于在像素列线Vx上出现的电压时，反转比较器6-1的输出以便在存储器单元6-2中存储计数器8的内容。在与用于存储在第一读操作中由比较器6-1进行的比较的时间长度的位置不同的位置处存储在第二读操作中由比较器6-1进行的比较的时间长度。

在上述AD转换处理结束时，列扫描电路4通过具有2n比特宽度的水平数据传送线6-4将表示在第一读操作中由比较器6-1进行的比较的时间长度的n比特数字信号和表示在第二读操作中由比较器6-1进行的比较的时间长度的n比特数字信号从存储器单元6-2传送到数据输出电路9。在该数据输出电路9中，顺序减法电路从表示在第二读操作中进行的比较的时间长度的n比特数字信号中减去表示在第一读操作中进行的比较的时间长度的n比特数字信号，并向外部电路输出差值作为减法的结果。然后，对于每行顺序进行相同的操作以便生成2维图像。

发明内容

在上述固态成像设备1(还被称为CMOS图像传感器)中，采用on-a-row读方法。因此，行方向扫描操作(即，垂直扫描操作)的速度变得非常低。另一方面，必须在列线方向扫描操作的1-H(水平扫描)时段中读出在相同行上的所有单位像素的数据，必须以极高的速度来进行列线方向扫描操作。

顺带提及，在上述固态成像设备1(还被称为CMOS图像传感器)中，水平数据传送线非常长。水平数据传送线具有典型的7mm的长度。因此，由于诸如水平数据传送线的寄生电容和寄生电阻之类的因素，在非常靠近传感电路的数据传送线片段与远离包括传感放大器的数据输出电路的数据传送线片段之间的检测时间中的差值在很大范围上改变。

在从计数器数据锁存存储器单元6-2连续读出计数数据并通过水平数据传送线6-4向数据输出电路9传送数据的处理中，其中计数器数据锁存存储器单元6-2每个被提供用于在广阔的区域上布局的像素列之一，在包括传感放大器电路的数据输出电路9的数据锁存时刻的相同的时刻读出从所有存储器单元6-2接收的数据。

在该情况下，数据输出电路9总是需要同时锁存来自非常靠近数据输出电路9的存储器单元6-2的数据和来自远离数据输出电路9的存储器单元6-2的数据。

但是，如果存储器单元6-2在极广的区域内彼此分开，在存储器单元6-2之间的数据传送线延迟时间中的差值太大，使得难以同时锁存来自源的数据。传送速度越高(即，时钟频率越高)，则沿水平数据传送线6-4传送的成像数据的时延的影响越大。

近年来，不仅使用大量单位像素且高速操作而且具有大尺寸的图像传感器的开发已经取得很大进展。因此，沿水平数据传送线传送的成像数据的时延的影响阻碍了提高图像传感器的列(水平)扫描速度的努力。

本发明的发明人已经创新了：一种数据传送电路，其能够减少沿在数据输出电路上的数据传送线传送的成像数据的时延的影响，能够驱动数据输出电路以高精确度和高精度地读出数据以及能够增加扫描速度；使用数据传送电路的固态成像设备；以及使用固态成像设备的摄像机系统。

根据本发明的实施例，提供一种数据传送电路，包括：

多条数据传送线，每个用于传送数据；

多个数据输出部分，每个用于检测由所述数据传送线之一传送的所述数据，并与数据获取时钟信号同步地获取所检测的数据；

被布局以形成并联电路的多个数据保持部分，每个用于保持根据输入电平的数据，且每个用于响应于选择信号向作为与所保持的数据有关的数据传送线的、所述数据传送线中所包括的数据传送线传送所保持的数据；

数据获取时钟供应部分，被配置用于向所述数据输出部分的每个供应所述数据获取时钟信号；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

列扫描部分，被配置用于与驱动时钟信号同步地生成所述选择信号并向所述数据保持部分的每个输出所述选择信号，其中：

以布局所述数据保持部分以形成所述并联电路的方向来布局所述数据传送线，且所述数据传送线被连接于还以相同方向被布局的其各自的数据输出部分；

所述列扫描部分使用：

以布局所述数据保持部分以形成所述并联电路的所述方向被布局的多个选择信号生成部分，每个用于与所接收的驱动时钟信号同步地生成所述选择信号，且每个用于向作为对应于所述选择信号的数据保持部分的、在所述数据保持部分中的数据保持部分输出所述选择信号；以及

驱动时钟传播线，用于传播所述主时钟信号并向所述选择信号生成部分的每个供应所述主时钟信号作为所述驱动时钟信号；以及

所述数据获取时钟供应部分向所述数据输出部分的每个供应所述主时钟信号或将所述主时钟信号作为参考信号的时钟信号作为所述数据获取时钟信号。

根据本发明的另一实施例，提供一种固态成像设备，包括：

成像部分，包括被布局以形成矩阵且每个用于进行光电转换处理的多个像素；

多条数据传送线，每个用于传送数据；

被布局以形成并联电路的多个数据保持部分，每个用于保持根据输入电平的数据，且每个用于响应于选择信号向作为与所保持的数据有关的数据传送线的、在所述数据传送线中包括的数据传送线传送所保持的数据；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

列扫描部分，被配置用于与驱动时钟信号同步地生成所述选择信号，并向所述数据保持部分的每个输出所述选择信号，其中：

以布局所述数据保持部分以形成并联电路的方向来布局所述数据传送线，且所述数据传送线被连接于还以相同方向被布局的其各自的数据输出部分；

所述列扫描部分使用：

根据本发明的再一实施例，提供一种摄像机系统，具有固态成像设备、用于在所述固态成像设备上创建图像的光学系统和用于处理由所述固态成像设备输出的图像信号的处理电路，其中：

所述固态成像设备包括：

多条数据传送线，每个用于传送数据；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

列扫描部分，被配置用于与驱动时钟信号同步地生成所述选择信号，并向所述数据保持部分的每个输出所述选择信号，

所述列扫描部分使用：

根据本发明能够减少沿水平数据传送线向数据输出部分传送的成像数据的时延的影响。因此，数据输出部分每个能够以高精确度和高精度获取成像数据。

附图说明

图1是示出使用每列的on-a-row ADC的固态成像设备(还被称为CMOS图像传感器)的典型配置的方框图；

图2示出将参考由图1所示的固态成像设备进行的操作的描述的示例时序图；

图3是示出根据本发明的实施例的包括数据传送电路的on-a-row-ADC型固态成像设备(还被称为CMOS图像传感器)的典型配置的方框图；

图4是示出包括在图3所示的on-a-row-ADC型固态成像设备中使用的数据传送电路在内的数据传送系统的更具体典型配置的方框图；

图5是示出根据实施例的在计数器锁存器中使用的驱动晶体管电路DRVTr的具体例子的图；

图6是示出根据实施例的数据传送系统的第一典型配置的图；

图7示出图6所示的数据传送系统的时序图；

图8是示出根据实施例的数据传送系统的第二典型配置的图；

图9示出图8所示的数据传送系统的时序图；

图9A示出主时钟信号的波形的时序图；

图9B示出最远驱动时钟信号的波形的时序图；

图9C示出最近驱动时钟信号的波形的时序图；

图9D示出最近数据获取时钟信号的波形的时序图；

图9E示出最远数据获取时钟信号的波形的时序图；

图9F示出最远选择信号(或最远选择脉冲)的波形的时序图；

图9G示出最近选择信号(或最近选择脉冲)的波形的时序图；

图9H示出被传送到最上层处提供的数据传送线的成像数据的时序图；

图9I示出从数据传送线传送到最上层处的传感放大器电路的成像数据的时序图；

图9J示出从数据传送线传送到最下层处的传感放大器电路的成像数据的时序图；

图9K示出在最上层处提供的数据同步电路输出的成像数据的时序图；

图9L示出在最下层处提供的数据同步电路输出的成像数据的时序图；

图10是示出根据实施例的数据传送系统的第三典型配置的图；

图11是更具体地示出作为根据实施例的系统的图10所示的数据传送系统的第三典型配置的图；

图12是示出根据实施例的数据传送系统的第四典型配置的图；

图13是示出根据实施例的数据传送系统的第五典型配置的图；

图14示出图13所示的数据传送系统的时序图；

图15是示出根据实施例的数据传送系统的第六典型配置的图；

图16是示出根据实施例的数据传送系统的第七典型配置的图；

图17是示出根据实施例的数据传送系统的第八典型配置的图；

图18示出图17所示的数据传送系统的时序图；

图18A示出主时钟信号的波形的时序图；

图18B示出最远驱动时钟信号的波形的时序图；

图18C示出最近驱动时钟信号的波形的时序图；

图18D示出数据获取时钟信号的波形的时序图；

图18E示出从最远计数器锁存器输出的成像数据的时序图；

图18F示出从最近计数器锁存器输出的成像数据的时序图；

图18G示出由数据同步电路输出的成像数据的时序图；

图18H示出由最后数据输出电路输出的成像数据的时序图；

图19是示出根据实施例的数据传送系统的第九典型配置的图；

图20示出将参考由图3所示的固态成像设备进行的操作的描述的示例时序图；

图21是将参考根据实施例的在列扫描电路中的时钟信号的其他分布的描述的示例时序图；以及

图22是示出根据本发明的实施例的固态成像设备所应用的摄像机系统的典型配置的图。

具体实施方式

下面参考图来说明本发明的实施例。

图3是示出根据本发明的实施例的包括数据传送电路的on-a-row-ADC型固态成像设备(还被称为CMOS图像传感器)的典型配置的方框图。图4是示出包括在图3所示的on-a-row-ADC型固态成像设备中使用的数据传送电路在内的数据传送系统的更具体典型配置的方框图。

如图13所示，固态成像设备10使用用作成像部分的像素阵列部分11、行扫描电路12、列扫描电路13、时序控制电路14、ADC组15、DAC 16和每个使用传感放大器(S/A)电路171的多个数据输出电路(还被称为数据检测电路)17。

像素阵列部分11使用布局以组成由M行和N列构造的像素矩阵的单位像素111。每个单位像素111包括光电二极管和像素内放大器。

时序控制电路14是用于生成内部时钟信号的电路，而行扫描电路12是用于生成行地址并控制行扫描操作的电路。列扫描电路14是用于生成列地址并控制列扫描操作的电路。在固态成像设备10中，使用行扫描电路12、列扫描电路13和时序控制电路14作为用于从像素阵列部分11读出信号的控制电路。

具有将模拟信号转换成数字数据的功能的ADC组15组成用于多条列线V0、V1等等的on-a-row ADC块153。为了详细阐述，ADC组15使用彼此连接到像素列线V0、V1等等之一的相同多个比较器151和每个都与比较器151相连的相同多个异步上/下计数器(每个被称为计数器锁存器)152。在图3所示的典型配置中，ADC组15使用(n+1)个比较器151，即图4所示的151-0到151-n。比较器151的每个具体的一个和连接到具体比较器151的计数器锁存器152一起组成用于与具体比较器151和连接于具体比较器151的计数器锁存器152有关的像素列的on-a-row ADC 15A。每个比较器151比较由DAC 16生成的作为具有阶梯波形的信号的斜坡波形参考电压RAMP与由行线H0、H1等等之一选择且由像素列线V0、V1等等之一来连接于比较器151的具体单位像素111生成的模拟信号。当接收到比较器151的输出时，每个计数器锁存器152进行上计数或下计数操作来对由时序控制电路14生成的时钟脉冲的数量进行计数，以便测量由比较器151进行的比较的时间长度，即以便测量由像素矩阵的像素列上的具体单位像素111生成的模拟信号的幅度。

计数器锁存器152的输出被连接于数据传送线154。数据传送线154还被连接于在数据输出电路17中使用的传感放大器电路17的输入端。

计数器锁存器152如下执行数据保持电路的功能。在初始时刻，计数器锁存器152被设置在下计数状态，用于执行下计数操作以便测量在单位像素111上出现的复位电压的幅度。由于反转了比较器151的输出COMPOUTi，因此计数器锁存器152停止下计数操作并保持得到的值。

当计数器锁存器152开始下计数操作时，计数器锁存器152包含典型地为0的初始计数值。该初始计数值是由ADC 15A进行的AD转换的等级的任何值。因此在下计数操作结束时锁存的计数值表示与单位像素111的前述复位成分ΔV成比例的复位计数时段。

然后，计数值锁存器152被设置在上计数状态，用于进行上计数操作以便测量表示入射到单位像素111中的光的量的数据。由于反转了比较器151的输出COMPOUTi，因此计数器锁存器152停止上计数操作并锁存表示由比较器151进行的比较处理的时段的计数值，即表示单位像素111的复位成分ΔV和在单位像素111中创建的成像数据之间的差值的计数值。

当由列扫描电路13进行的扫描操作到达(hit)计数器锁存器154时，在计数器锁存器152中最后锁存的计数值通过数据传送线154被供应给传感放大器电路171。

典型地，通过被供应了开始脉冲STR且然后由主时钟脉冲MCK驱动来激活列扫描电路13。列扫描电路13通过选择线SEL向计数器锁存器152供应选择信号，以表现(assert)在数据传送线154上的计数器锁存器152中锁存的数据。列扫描电路13通过选择线SEL向计数器锁存器152与从主时钟脉冲MCK中导出的驱动时钟脉冲CLK同步地供应选择信号，该主时钟脉冲MCK中导出的驱动时钟脉冲CLK即参考主时钟脉冲MCK的驱动时钟脉冲CLK。

通过图4说明图3所示的固态成像设备10中使用的ADC 15A，图4是示出数据传送系统的更具体的典型配置的方框图。

如图4所示，数据传送系统包括被用作与数据比特一样多的串联电路的计数器锁存器152-0到152-n。串联电路每个被提供用于数据比特，其中，数据比特每个包括彼此串联的计数器CNT、锁存器LTC和驱动晶体管电路DRVTr。数据比特的数量典型地是10或12。前述计数器锁存器152-0到152-n的数量是n+1，图4所示的数据传送系统使用(n+1)个on-a-row ADC 15A。

在传送数据的操作中，列扫描电路13分别通过选择线SEL0到SELn向计数器锁存器152-0到152-n顺序地供应选择信号。由在选择开始位置处的开始脉冲来开始向计数器锁存器152-0到152-n顺序地供应选择信号的顺序操作，并通过顺序地选择由通过在列扫描电路13中使用的移位寄存器等等来移位的比特所指示的像素列来继续该顺序操作。由数据传送线154读取由所选择的像素列的每个驱动晶体管电路DRV Tr生成的0或1的信息。由在连接于数据传送线154的数据输出电路17中使用的传感放大器电路171来检测在数据传送线154上出现的信息。然后，数据输出电路17向输出数据处理电路20供应由数据输出电路17检测的信息。

图5是示出在根据实施例的计数器锁存器152中使用的驱动晶体管电路DRV Tr的具体例子的图。如图5所示，驱动晶体管电路DRV Tr典型地具有NMOS(n沟道MOS)选择晶体管NT1和NMOS数据晶体管NT2，它们在数据传送线154和具有诸如地电势的预定电势的线之间彼此串联连接。NMOS选择晶体管NT1的栅极连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，NMOS数据晶体管NT2的栅极连接于锁存器LTC。

连接于列扫描电路13的选择线SEL0到SELn之一将NMOS选择晶体管NT1的栅极驱动到导通状态，以将数据传送线154连接到根据在驱动NMOS数据晶体管NT2的栅极的锁存器中锁存的数据而进入导通或截止状态的NMOS数据晶体管NT2。在数据传送线154上读取并由用作数据检测电路的传感放大器电路171检测的由NMOS数据晶体管NT2生成的信息。

如果在锁存器LTC中锁存的数据是1，创建电流路径，使得电流流动。另一方面，如果在锁存器LTC中锁存的数据是0，不创建电流路径，使得没有电流流动。

在根据实施例的数据传送系统中，与基于在输出数据处理电路20的数据输入级处提供的主时钟供应电路21所生成的主时钟信号MCK的驱动时钟信号CLK同步地进行读取在数据传送线154上的计数器锁存器152中锁存的数据的操作和检测在数据传送线154上读取的数据的操作。

将该实施例设计成如下配置：该配置能够通过驱动在向计数器锁存器152供应选择信号的列扫描电路13中生成的驱动时钟脉冲CLK的时延的适当改变来补偿通过用作数据总线的数据传送线154从计数器锁存器152传播到传感放大器电路171的数据的时延的改变。

下面的描述说明用于例示能够通过驱动在向计数器锁存器152供应选择信号的列扫描电路13中生成的驱动时钟脉冲CLK的时延的适当改变来补偿通过数据传送线154从计数器锁存器152传播到传感放大器电路171的数据的时延的改变的数据传送系统。

<数据传送系统的第一典型配置>

图6是示出根据实施例的数据传送系统30的第一典型配置的图。

在根据实施例的数据传送系统30中使用的列扫描电路13基本上是用于与基于主时钟信号MCK的驱动时钟信号CLK同步地顺序地移位开始脉冲STRT的移位寄存器131。被顺序地移位的开始脉冲STRT顺序地分别生成用于驱动选择线SEL0到SELn的选择信号HSEL0到HSELn。典型地，移位寄存器131使用双稳态多谐振荡器131-0到131-n，其每个用作被配置用于锁存开始脉冲STRT以服务于选择信号SHEL0到HSELn之一的选择信号生成部分。

在图6所示的数据传送系统30中使用的列扫描电路13中，主时钟供应电路21通过连接于在非常靠近由选择信号生成部分131-0到131-n组成的移位寄存器131中部的位置处提供的缓存器132的输入的主时钟传播线LMCK1，向列扫描电路13供应主时钟信号MCK，以便由缓存器132生成的驱动时钟信号CLK被均匀地传播给组成从缓存器132看去的并联电路的选择信号生成部分131-0到131-n。

另外，缓存器132接收主时钟信号MCK，并分别通过驱动时钟传播线LCLK1和驱动时钟分布线LCLK2-0到LCLK2-n向选择信号生成部分131-0到131-n供应驱动时钟信号CLK。以布局选择信号生成部分131-0到131-n的方向上延伸驱动时钟传播线LCLK1。

驱动时钟分布线LCLK2-0到LCLK2-n从驱动时钟传播线LCLK1上的结合点开始，到非常靠近其各个选择信号生成部分131-0到131-n的位置处结束。以分别传输选择信号HSEL0到HSELn的选择线SEL0到SELn的方向，即与选择信号生成部分131-0到131-n的布局方向垂直的方向或与驱动时钟传播线LCLK1的延伸方向垂直的方向，来布局驱动时钟分布线LCLK2-0到LCLK2-n。

另外，主时钟生成部分21还通过开始脉冲传播线LSTRT向列扫描电路13供应开始脉冲STRT，连接于选择信号生成部分131-0的数据输入端。基于这一点，主时钟生成部分21还通过相位调整部分22向数据输出电路17-0到17-n供应主时钟信号MCK，该相位调整部分22通过SACK线将作为数据获取时钟信号SACK的主时钟信号MCK传递到数据输出电路17-0到17-n。从非常靠近与相位调整部分22远离的数据输出电路17-0的数据输入端中的位置，向非常靠近与相位调整部分22最靠近的数据输出电路17-n的数据输入端延伸数据获取时钟信号SACK线。数据输出电路17的数据输入端是在数据输出电路17中使用的传感放大器电路171的输入端。以与分别传输选择信号HSEL0到HSELn的选择线SEL0到SELn的相同的方向，即以与驱动时钟传播线LCLK1的延伸方向垂直的方向延伸数据获取时钟信号SACK线。

数据输出电路17-0到17-n被分别连接于数据传送线154-0到154-n。数据输出电路17-0到17-n分别使用传感放大器电路171-0到171-n和数据同步电路172-0到172-n。传感器、放大器电路171检测在数据传送线154上的成像数据。也就是说，传感放大器电路171接收并放大成像数据。该数据同步电路172与由数据获取时钟信号SACK线供应的数据获取时钟信号SACK同步地获取由传感放大器电路171输出的成像数据，并向输出数据处理电路20输出该数据。典型地，数据同步电路172是由数据获取时钟信号SACK驱动的双稳态多谐振荡器。

在图6所示的数据传送系统30的典型配置中，主时钟供应电路21通过相位调整部分22向数据输出电路17-0到17-n供应主时钟信号MCK，其中相位调整部分22通过上述数据获取时钟信号SACK线将作为数据获取时钟信号SACK的主时钟信号MCK分别传递到在数据输出电路17-0到17-n中使用的数据输出电路17-0到17-n。

相位调整部分22在时延调整处理中调整主时钟信号MCK的相位，以便可以用高精度由数据同步电路172获取由传感放大器电路171输出的成像数据。相位调整部分22通过考虑在列扫描电路13中生成的传播延迟作为通过列扫描电路13传播的主时钟信号MCK的传播延迟来调整主时钟信号MCK的相位。相位调整部分22还考虑在通过分别由选择线SEL0到SELn上出现的选择信号HSEL0到HSELn根据驱动时钟信号CLK而分别驱动的数据传送线154-0到154-n来将成像数据从计数器锁存器152-0到152-n分别传送到数据输出电路17-0到17-n的操作中生成的时延。

另外，图6所示的数据传送系统30的典型配置还典型地使用在用于传输由主时钟生成部分21生成的开始脉冲STRT的开始脉冲传播线LSTRT与主时钟传播线LMCK1之间、在开始脉冲传播线LSTRT与驱动时钟传播线LCLK1之间以及在开始脉冲传播线LSTRT与驱动时钟分布线LCLK2-0之间提供的防护线LSLD1。被保持在诸如地电势的预定固定电势，防护线LSLD1被用于消除诸如在开始脉冲传播线LSTRT与主时钟传播线LMCK1之间、在开始脉冲传播线LSTRT与驱动时钟传播线LCLK1以及在开始脉冲传播线LSTRT和驱动时钟分布线LCLK2-0之间的干扰的影响之类的不期望的影响。

出于同样的原因，图6所示的数据传送系统30的典型配置还典型地使用在主时钟传播线LMCK1与并联于主时钟传播线LMCK1且在用于调整主时钟信号MCK的相位的相位调整部分22的输出侧上延伸的驱动时钟传播线LCLK1之间提供的防护线LSLD2。被保持在诸如地电势的预定固定电势，防护线LSLD2被用于消除诸如在主时钟传播线LMCK1、驱动时钟传播线LCLK1和另一时钟传播线之间的干扰的影响的不期望的影响。

图7示出图6所示的数据传送系统30的时序图。在图6所示的数据传送系统30中，如图7的时序图所示，首先，用于进行列(水平)扫描操作的移位寄存器131与基于由主时钟生成部分21生成的主时钟信号MCK的驱动时钟信号CLK同步地操作，在一段时延后，分别通过选择线SEL0、SEL1……和SELn输出选择信号HSEL0、HSEL1……和HSELn作为用于顺序地选择计数器锁存器152(每个用作数据存储部分)的信号。

当选择在像素列上的计数器锁存器152时，在数据传送线154-0到154-n上读取并分别由在数据输出电路17-0到17-n中分别使用的传感放大器171-0到171-n放大的计数器锁存器152中存储的图像数据。该传感放大器171-0到171-n输出数据AMPOUT[n:0]作为放大的结果。

由传感放大器171-0到171-n从数据传送线154-0到154-n分别读出的数据AMPOUT[n:0]与在数据获取时钟信号SACK线上表现的数据获取时钟信号SACK同步地被最终分别输出到数据同步电路172-0到172-n，作为从由相位调整部分22对主时钟信号MCK进行的相位调整处理(即相位延迟处理)得到的信号。然后，数据同步电路172-0到172-n将数据AMPOUT[n:0]传递到输出数据处理电路20。

在具有图6所示的配置的数据传送系统30中，相位调整部分22基本上将相位调整的量设置在适当的值，以便通过将通过相位调整部分22供应给数据同步电路172的主时钟脉冲MCK延迟适当的值，来补偿由数据传送线(或数据总线)154所导致的时延改变(即，从计数器锁存器152通过数据传送线154传播到传感放大器电路171的成像数据的时延的改变)。因此，可以吸收在数据传送线154-0到154-n之间的数据传送延迟改变。因此，可以以高准确度检测并输出成像数据。

顺带提及，存在如下担心，在某些情况下，由于下列原因，数据传送系统30难以用高准确度检测并输出在数据传送线154-0到154-n上出现的成像数据。

具体地，如果相位调整部分22仅用于进行相位调整处理，则进行处理的能力受到时钟频率和在数据传送时延中的改变所限制。担心由于由像素列(水平)扫描电路13进行的操作的增加的速度，在某些情况下，由数据同步电路172-0到172-n进行以与在数据获取时钟信号SACK线上表现的数据获取时钟信号SACK同步地从传感放大器171-0到171-n获取数据AMPOUT[n:0]作为从由相位调整部分22对主时钟信号MCK进行的相位调整处理(即相位延迟处理)得到的信号的操作可能不成功。

不成功的操作的原因不仅是高速。另一种可能的原因是的所传送的成像数据包括极大的时滞(skew)成分的事实。

在所传送的数据中包括的时滞成分可以被分类为以下四个大类。

第一类包括由于由所谓的构造处理改变所导致的时延改变作为在数据输出电路17-0到17-n中分别使用的传感放大器电路171-0到171-n和/或在计数器锁存器152-0到152-n中使用的MOS晶体管NT1和NT2之间的传送时延中的改变的时滞成分。

第二类包括由由于通过数据传送线(即，水平信号线)154-0到154-n传送的成像数据的图样产生的传送时延改变而所导致的时滞成分。成像数据的图样可以是诸如1.0.1.0.1.0.等等的动态图样，或诸如0.0.0.1.0.0.等等的孤立图样。

第三类包括由诸如如下的衬底噪声和时钟噪声之类的噪声所导致的时滞成分。大噪声将导致诸如通过数据传送线154-0到154-n传送的成像数据的反转的不正常事件。但是，即使噪声不大，这种噪声在被传送的成像数据中相互重叠，以引起诸如输出放大器电路171的阈值附近的振动之类的现象的发生。这种现象延长了坚定地确定成像数据的幅度所花费的时间。

第四类包括由由于与在输出通过数据传送线154传送的成像数据的数据锁存器152之间的数据输出电路17中使用的传感放大器171的物理距离中的差值所产生的传送时延所导致的时滞成分。由于是在远离传感放大器电路171的位置还是在非常靠近传感放大器电路171的位置处提供计数器锁存器152，导致了物理距离中的差值。在图中所示的数据传送系统30的典型配置中，在左端的计数器锁存器152-0是离传感放大器电路171最远的，而在右端的计数器锁存器152-n是离传感放大器电路171最近的。

因此，由传感放大器171-0到171-n生成的数据AMPOUT[n:0]具有非常长的不确定的时段。另外，如图7所示，尽管故意在不同时刻生成选择信号HSEL0和HSELn以消除在数据传送线154-0到154-n之间的数据传送线时延，但是由与离传感放大器电路171最远的所选计数器锁存器152-0有关的传感放大器电路171-0所导致的时延与用于选择计数器锁存器151-0的选择信号HSEL0的时延的总和仍然不同于由与离传感放大器电路171最近的所选计数器锁存器152-n有关的传感放大器电路171-n所导致的时延与用于选择计数器锁存器152-n的选择信号HSELn的时延的总和。因此，难以仅利用单个数据获取时钟信号SACL来设置适当的数据获取时序以便消除在时延总和中的差值。另外，由传感放大器电路171所导致的时延与用于选择与传感放大器电路171有关的计数器锁存器152的选择信号HSEL的时延的总和使得非常难以设置数据AMPOUT[n:0]的适当的建立或保持时间。在某些情况下，担心，如果最坏的情况，则变得不可能通过利用单个数据获取时钟信号SACK来设置数据获取时序以便获得稳定的完整的数据AMPOUT[n:0]。

由在传送距离中的差值而所导致的时滞成分不自然地存在于图像传感器的结构中。另外，近年来，与增加的像素数量和提高的处理速度以及扩大的单镜头反射摄像机的市场一致地提高图像传感器的大小也已经取得了巨大的进展。因此，由传送距离中的差值所所导致的时滞成分的对策在增加像素列(水平)扫描操作的速度中扮演重要角色。

基于上述的，下列描述说明能够足够地跟上在CMOS图像传感器中增加的像素数量和提高的处理速度的数据传送系统的典型配置。

<数据传送系统的第二典型配置>

图8是示出根据实施例的数据传送系统30A的第二典型配置的图。

图8所示的数据传送系统30A与图6所示的数据传送系统30的不同之处在于，在图6所示的数据传送系统30的情况下，主时钟传播线LMCK1被延伸到位于大约选择信号生成部分131-0到131-n的水平布局的中间的位置，但在图8所示的数据传送系统30A的情况下，主时钟传播线LMCK1A被延伸到超过作为离数据输出电路17-0到17-n的数据输入端、即分别在数据输出电路17-0到17-n中使用的传感放大器电路171-0到171-n的输入端最远的选择信号生成部分131的选择信号生成部分131-0位置以外的位置。另外，在图8所示的数据传送系统30A的情况下，主时钟传播线LMCK1A被延伸通过缓存器132到超过选择成生成部分131-0的位置以外的位置，且被连接于位于超过选择信号生成部分131-0的位置以外的位置处的驱动时钟传播线LCLK1。以垂直于像素列线的方向(即垂直于驱动时钟分布线LCLK2的方向)上延展驱动时钟传播线LCLK1。

如上所述，在图8所示的数据传送系统30A的情况下，在列扫描电路13中如此创建驱动时钟传播线LCLK1，以便主时钟传播线LMCK1A被折叠在超过作为离数据输出电路17-0到17-n的数据输入端、即分别在数据输出电路17-0到17-n中使用的传感放大器电路171-0到171-n的输入端最远的选择信号生成部分131的选择信号生成部分131-0的位置以外的位置。

然后，驱动时钟分布线LCLK2-0到LCLK2-n从在驱动时钟传播线LCLK1上的结合点开始，在非常靠近其各自的选择信号生成部分131-0到131-n的时钟输入端的位置处结束。以列线方向即垂直于驱动时钟传播线LCLK1的方向的方向来布局驱动时钟分布线LCLK2-0到LCLK2-n。

因此，在图8所示的数据传送系统30A中，以由离数据输出电路17-0到17-n的输出输入端(即在数据输出电路17-0到17-n中分别使用的传感放大器电路171-0到171-n的输入端)最远的选择信号生成部分131-0的选择信号HSEL0开始并由离数据输出电路17-0到17-n的数据输入端最近的选择信号生成部分131-n的选择信号HSELn结束的次序，向选择信号生成部分131-0到131-n的阵列顺序地供应选择信号HSEL0到HSELn。

换句话说，在图8所示的数据传送系统30A中，沿选择信号生成部分131-0到131-n的阵列的传播驱动时钟信号CLK的方向与从计数器锁存器152-0到152-n分别传输成像数据到传感放大器电路171-0到171-n的方向相同。也就是说，以如下方式配置数据传送系统30A：通过由分别从计数器锁存器152-0到152-n分别向传感放大器电路171-0到171-n延展的每条数据传送线(即，数据总线)154-0到154-n的电容和电阻的时间恒量所导致的时延的改变，来补偿由传播到在列扫描电路13中的选择信号生成部分131-0到131-n的驱动时钟信号CLK所经过的驱动时钟传播线LCLK1的电容和电阻的时间恒量所导致的时延的改变。

另外，设计如下配置是很好的：该配置提供由传播到列扫描电路13的任何一个具体的选择信号生成部分131的驱动时钟信号CLK所经过的驱动时钟传播线LCLK1的片段所导致的时延与由数据传送线154的片段导致的时延的固定总和，作为将成像数据从与具体选择信号生成部分131相同的像素列上的计数器锁存器152传播到对应的传感放大器电路171的时延，而不关心所选像素列的位置。在这种配置中，可以读取用于驱动数据输出电路17的足够的时序容限(margin)，以便可以进行高速驱动和度操作。

另外，在图8所示的数据传送系统30A中，以行方向(即，选择信号生成部分131-0到131-n的布局的方向)，从其与驱动时钟分布线LCLK2-n(即，在选择信号生成部分131-0到131-1的布局的最右端处的驱动时钟分布线LCLK2)的结合处向主时钟生成部分21进一步延伸驱动时钟传播线LCLK1，且将其连接于转发器23。在经过转发器23之后，以列线方向(即，垂直于选择信号生成部分131-0到131-n的布局的方向的方向)延伸驱动时钟传播线LCLK1，并将其连接于用于生成数据获取时钟信号SACK的相位调制(延迟)部分22A。

另外，以并联于列扫描电路13中的主时钟传播线LMCK1A的方向，从离数据输出电路17-0到17-n的数据输入端(即，在数据输出电路17-0到17-n中分别使用的传感放大器电路171-0到171-n的输入端)最近的选择信号生成部分131-n到离数据输出电路17-0到17-n的数据输入端最远的选择信号生成部分131-0，延伸传输开始脉冲STRT的开始脉冲传播线LSTRT。然后，以列线方向(即，垂直于驱动时钟信号LCLK1的方向的方向)进一步延伸开始脉冲传播线LSTRT，并将其连接于选择信号生成部分131-0的数据输入端。

另外，图8所示的数据传送系统30A还典型地使用在用于传输由主时钟生成部分21生成的开始脉冲STRT的开始脉冲传播线LSTRT与主时钟传播线LMCK1A之间以及在开始脉冲传播线LSTRT和驱动时钟分布线LCLK2-0之间提供的防护线LSLD1A。被保持在诸如地电势的预定固定电势，防护线LSLD1A被用于消除诸如在开始脉冲传播线LSTRT与主时钟传播线LMCK1A之间以及在开始脉冲传播线LSTRT与驱动时钟传播线LCLK2-0之间的干扰的影响之类的不期望的影响。

出于同样的原因，图8所示的数据传送系统30A还典型地使用在主时钟传播线LMCK1A与并联于主时钟传播线LMCK1A的驱动时钟传播线LCLK1A之间提供的防护线LSLD2A。在驱动时钟分布线LCLK2-0到LCLK2-n附近的区域上和在用于调整主时钟信号MCK的相位的相位调整部分22的输出侧附近的区域上延展防护线LSLD2A。被保持在诸如地电势的预定固定电势，防护线LSLD2A被用于消除诸如在主时钟传播线LMCK1A和驱动时钟传播线LCLK1之间的干扰的影响的不期望的影响。以相同的方式，图8所示的数据传送系统30A还典型地使用在选择信号生成部分131-0到131-n的阵列与驱动时钟传播线LCLK1之间的防护线LSLD3A。防护线LSLD3A被加入到在相位调整部分22的输出侧附近的区域中的防护线LSLD2A和在驱动时钟分布线LCLK2-0的输出侧附近的区域中的防护线LSLD1A。被保持在诸如地电势的预定固定电势，防护线LSLD3A被用于消除诸如在选择信号生成部分131-0到131-n的阵列与驱动时钟传播线LCLK1之间的干扰的影响的不期望的影响。

另外，图8所示的数据传送系统30A还以如下方式典型地使用防护线LSLD4A：在防护线LSLD4A与防护线LSLD1A之间夹入开始脉冲传播线LSTRT。因此，在图8的最低侧提供防护线LSLD4A。由于通常在图的最低侧提供电源线等等，在开始脉冲传播线LSTRT与电源线等等之间延展防护线LSLD4A。

要注意，在其中主时钟传播线LMCK1A比开始脉冲传播线LSTRT更接近于电源线的配置的情况下，在主时钟传播线LMCK1A与电源线之间延展防护线LSLD4A。

图9示出图8所示的数据传送系统30A的时序图。

图9A示出由主时钟生成部分21生成的主时钟信号MCK的波形的时序图。图9B示出在连接于离数据输出电路17-0到17-n的数据输入端、即在数据输出电路17-0到17-n中分别使用的传感放大器电路171-0到171-n的输入端最远的选择信号生成部分131-0的时钟输入端的驱动时钟传播线LCLK1上出现的驱动时钟信号LCK的波形的时序图。图9C示出连接于离数据输出电路17-0到17-n的数据输入端、即在数据输出电路17-0到17-n中分别使用的传感放大器电路171-0到171-n的输入端最近的选择信号生成部分131-n的时钟输入端的驱动时钟传播线LCLK1上出现的驱动时钟信号CLK的波形的时序图。图9D示出被供应给离相位调整部分22A的输出最近的数据输出电路17-n中使用的数据同步电路172-n的时钟输入端的数据获取时钟信号SACK的波形的时序图。图9E示出在被供应给离相位调整部分22A的输出最远的数据输出电路17-0中使用的数据同步电路172-0的时钟输入端的数据获取时钟信号SACK的波形的时序图。图9F示出由在列扫描电路13中使用的选择信号生成部分131-0输出的选择信号(或选择脉冲)SEL0的波形的时序图。图9G示出由在列扫描电路13中使用的选择信号生成部分131-n输出的选择信号(或选择脉冲)的波形的时序图，其中n是典型的具有4000的值的整数。图9H示出从在最上层处提供的计数器锁存器152-0传送到数据传送线154-0的成像数据的时序图。图9I示出从数据传送线154-0传送在最上层处提供的数据输出电路17-0中使用的传感放大器电路171-0的输入端的成像数据的时序图。图9J示出从数据传送线154-n传送到在最低层处提供的数据输出电路17-n中使用的传感放大器电路171-n的输入端的成像数据的时序图。图9K示出由在最高层处提供的数据输出电路17-0中使用的数据同步电路172-0输出的成像数据的时序图。图9L示出由在最低层处提供的数据示出电路17-n中使用的数据同步电路172-n输出的图像获得数据的时序图。

在图8所示的数据传送系统30A中，以如下方式来布局驱动时钟传播线LCLK1和数据传送线(即数据总线)154-0到154-n：沿并联于选择信号生成部分131-0到131-n的阵列的驱动时钟传播线LCLK1传播驱动时钟信号CLK的方向与从计数器锁存器152-0到152-n分别通过数据传送线154-0到154-n传送成像数据到传感放大器电路171-0到171-n的方向相同。如从图9所示的时序图中显而易见的，通过沿着分别从计数器锁存器152-0到152-n到传感放大器电路171-0到171-n的数据传送线(即，数据总线)的时延的改变来补偿沿着被供应给列扫描电路13中的选择信号生成部分131-0到131-n的驱动时钟信号CLK所经过的驱动时钟传播线LCLK1的时延的改变。

另外，将图8所示的数据传送系统30A设计成如下配置：该配置提供由驱动时钟信号CLK流到在列扫描电路13中的选择信号生成部分131中的任何具体的一个所经过的驱动时钟传播线LCLK1的片段所导致的时延和由数据传送线154的片段所导致的时延的固定总和、作为从与具体选择信号生成部分131相同的像素列上的计数器锁存器152传播给对应的传感放大器电路171的时延、而不关心所选像素列的位置。

在这种配置中，可以读取用于驱动传感放大器电路171-0到171-n和数据同步电路172-0到172-n的足够的时序容限，以便可以进行高速驱动和读操作。

如下进一步分析图8所示的数据传送系统30A。让我们假设选择相邻于(或非常靠近于)数据输出电路17的像素列N1。在这种情况下，如下给出在数据获取时钟信号SACK与被供应给数据输出电路17的成像数据之间的时间差Tdiff_n：

另一方面，如果选择远离数据输出电路17的像素列F1，则在数据获取时钟信号SACK和被供应给数据输出电路17的成像数据之间的时间差如下给出：

设计物理布局以设置关系

其提供以下等式：

也就是说，在时钟信号和被供应给数据输出电路17的成像数据之间的时间差Tdiff_between几乎固定，而不关心所选像素列的位置。也就是说，在数据获取时钟信号SACL和成像数据之间的时间差Tdiff_between几乎固定，且不依赖于所选像素列的位置。

因此，给出如下在前一级处提供的电路的操作频率F：

F＝2×1(Tdiff_f-Tdiff_n)＝∞

这意味着，实际操作频率的上限是由前一级电路本身的上限操作频率来速度控制的。也就是说，不存在根据所选像素列的位置的时间限制。

如上所述，将图8所示的数据传送系统30A设计成如下配置：该配置提供由驱动时钟信号CLK流到在列扫描电路13中的选择信号生成部分131中的任何具体的一个所经过的驱动时钟传播线LCLK1的片段所导致的时延和由数据传送线154的片段所导致的时延的固定总和、作为从与具体选择信号生成部分131相同的像素列上的计数器锁存器152传播给对应的传感放大器电路171的时延、而不关心所选像素列的位置。因此，可以保证每次驱动传感放大器电路171-0到171-n和每个数据同步电路172-0到172-n的足够的时序容限，以便可以进行高速驱动和读操作。

<数据传送系统的第三典型配置>

图10是示出根据实施例的数据传送系统的第三典型配置的图。图11是更具体地示出作为根据实施例的数据传送系统的图10所示的数据像素系统30B的第三典型配置的电路的图。

图10和11所示的数据传送系统30B被配置以解决在列(水平)扫描操作中生成的数据时滞的问题。具体地，图10和11所示的数据传送系统30B被配置以解决对传送距离对像素列的位置的依赖的问题。

首先，通过参考图10来说明第三典型配置的基本原理。

图10所示的数据传送系统30B与图6所示的数据传送系统30的不同之处在于，在图10所示的数据传送系统30B的配置的情况下，除了用于存储每个计数器锁存器152的数据比特的数据存储部分(或图10所示的数据锁存器)以外，还提供用于存储一系列固定数据1.0.1.0.等等的伪时钟存储部分24-0到24-n。与在数据传送线154上读取成像数据的同时，在伪时钟传送线25上读取该固定数据。

在数据传送系统30B中，通过传感放大器电路26和相位调整部分27向伪时钟传送线25供应在伪时钟传送线25上出现的固定数据，作为用于确定获取由传感放大器电路171-0到171-n输出的数据AMPOUT[n:0]的时序。

通过将数据传送系统30B设计成这种配置，传播到数据输出电路17的成像数据的传送距离一直等于传播数据输出电路17的伪时钟信号的传送距离。因此，由用于成像数据的像素距离所导致的传送时延总是等于由用于伪时钟信号的传送距离所导致的传送时延。

因此，消除了像素距离产生的时滞成分。如前所述，传送距离产生的时滞成分是属于将时滞成分分类的四个类中的第四类的成分。因此，增加了数据获取容限，允许以稳定的方式获取成像数据。

图11是更具体地示出图10的数据传送系统30B的第三典型配置的图。如图11所示，在数据传送系统30B中使用的伪时滞存储部分24-0到24-n中的每一个包括具有与在计数器锁存器152-0到152-n中的每一个的输出级处提供的驱动晶体管DRV相同的配置的驱动晶体管DRV。

具体地，伪时钟存储部分24-0到24-n使用NMOS选择晶体管PNT1和NMOS数据晶体管PNT2，它们彼此连接以在具有诸如地电势的预定电势的线与伪时钟传送线25之间形成串联电路。

NMOS选择晶体管PNT1的栅极被连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，在任何偶数像素列上的NMOS数据晶体管PNT2的栅极通过反相器INV1被连接于地电势。在图11所示的配置中，偶数像素列是伪时钟存储部分24-0、24-2……24-n-1的像素列。

另一方面，在任何奇数像素列上的NMOS数据晶体管PNT2的栅极被直接连接于地电势。在图11所示的配置中，奇数像素列是伪时钟存储部分24-1、24-3……24-n的像素列。

如上所述，根据该实施例，伪时钟存储部分24-0到24-n的每一个的配置与计数器锁存器152-0到152-n的每一个的配置基本上相同。但是，伪时钟存储部分24-0到24-n的每一个的配置不包括用于存储成像数据的锁存器。取代这种锁存器，NMOS数据晶体管PNT2的栅极接收具有由连接于地的物理嵌入式反相器INV1输出的逻辑电平1或由地生成的逻辑电平0的信号。也就是说，NMOS数据晶体管PNT2接收前述的一系列固定数据1.0.1.0.等等。

如上所述，根据该实施例，能够消除在传送数据期间由成像数据的传送距离所导致的依赖于位置的、作为属于破坏提高速度的努力的四类时滞成分之一的成分的时滞成分。因此，该实施例能够有助于进一步提供图像传感器的速度和/或进一步增加传感器的尺寸。

另外，由于分别通过数据传送线154和与数据传送线154相同的伪时钟传送线25来传送成像数据和伪时钟信号，因此，该实施例提供能够相对容易地吸收芯片间和/或晶片间的处理变化的影响的配置。另外，由于可以增加由数据同步电路172进行的同步处理中的数据获取容限，因此可以使设计工作更简化。因此，可以减少设计周期和人力时间数量。

<数据传送系统的第四典型配置>

图12是示出根据实施例的数据传送系统的第四典型配置的图。

图12所示的数据传送系统30C与图11所示的数据传送系统30B的不同之处在于，图12所示的数据传送系统30C使用差分传感放大器电路171C-0到171C-n来分别取代在数据传送系统30B中包括的传感放大器电路171-0到171-n。

另外，数据传送系统30C的配置与数据传送系统30B的配置几乎相同。由于使用差分传感放大器电路171C-0到171C-n，因此，但是，对每个数据传送通道需要2条数据传送线154P和154M以及2条伪时钟数据传送线25P和25M。另外，在相同像素列上的计数器锁存器152C-0到152C-n分别向数据传送线154-0P和154-0M到154nP和154nM互补地输出成像数据，而伪时钟存储部分24C-0到24C-n向伪时钟数据传送线25P和25M互补地输出伪时钟信号。

如图12所示，在计数器锁存器152C-0到152C-n的每个中使用的驱动晶体管电路DRV Tr典型地具有NMOS(n沟道MOS)选择晶体管NT1和NMOS数据晶体管NT2，它们在最上层的数据传送线154-0P(或最下层的数据传送线154-nP)与具有诸如地电势的预定电势的线之间彼此串联连接。NMOS选择晶体管NT1的栅极被连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，NMOS数据晶体管NT2的栅极通过反相器INV2被连接于先前引述作为驱动晶体管电路DRV的同一串联电路中包括的锁存器LTC。另外，在计数器锁存器152C-0到152C-n的每个中使用的驱动晶体管电路DRVTr典型地还具有NMOS(n沟道MOS)选择晶体管NT3和NMOS数据晶体管NT4，它们在最上层的数据传送线514-0M(或最下层的数据传送线154nM)与具有诸如地电势的预定电势的线之间彼此串联连接。NMOS选择晶体管NT3的栅极被连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，NMOS数据晶体管NT4的栅极被直接连接于在先前引述作为驱动晶体管电路DRV Tr的同一串联电路中包括的锁存器LTC。

如图12所示，伪时钟存储部分24C-0到24C-n的每个使用NMOS选择晶体管PNT1和NMOS数据晶体管PNT2，它们彼此连接以在具有诸如地电势的预定电势的线与伪时钟传送线25P之间形成串联电路。

NMOS选择晶体管PNT1的栅极被连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，在任何偶数像素列上的NMOS数据晶体管PNT2的栅极通过反相器INV1被连接于地电势。在图12所示的配置中，偶数像素列是伪时钟存储部分24C-0、24C-2……24C-n-1的像素列。

另一方面，在任何奇数像素列上的NMOS数据晶体管PNT2的栅极被直接连接于地电势。在图12所示的配置中，奇数像素列是伪时钟存储部分24C-1、24C-3……24C-n的像素列。

另外，伪时钟存储部分24C-0到24C-n的每个还使用NMOS选择晶体管PNT3和NMOS数据晶体管PNT4，它们彼此连接以在具有诸如地电势的预定电势的线与伪时钟传送线25M之间形成串联电路。

PNT3的栅极被连接于由列扫描电路13驱动的选择线SEL0到SELn之一。另一方面，在偶数像素列上的PNT4的栅极被直接连接于地电势。

但是，在任何奇数像素列上的PNT4的栅极通过反相器INV3被连接于地电势。

根据图12所示的实施例，通过采用上述的差分配置，除了至今描述的效果以外，数据传送系统30C还具有增加噪声容限以便还能够有效地消除在传输成像数据期间由噪声引起的、作为属于四类时滞成分中的第三个的成分的时滞成分的效果。

<数据传送系统的第五典型配置>

图13是示出根据实施例的数据传送系统的第五典型配置的图，而图14示出图13所示的数据传送系统30D的时序图。

图13所示的数据传送系统30D与图12所示的数据传送系统30C的不同之处在于，在图13所示的数据传送系统30D的情况下，在伪时钟信号的电平过渡边沿上进行在数据输出电路17中获取成像数据的操作。具体地，当伪时钟信号从低电平1过渡到低电平0时，和当伪时钟信号从低电平0过渡到低电平1时，进行在数据输出电路17中获取成像数据的操作。另外，在图13所示的数据传送系统30D的配置中，具有由相位调整部分28调整其相位的主时钟信号被用作用于获取将被输出到输出数据处理电路20的第二数据获取时钟信号MCKD。

数据数据电路17D-0到17D-n分别使用传感放大器电路171D-0到171D-n、数据同步电路172D-0到172D-n、第一锁存器173-0到173-n、第二锁存器174-0到174-n、第一开关175-0到175-n和第二开关176-0到176-n。第一锁存器173和第一开关175一起形成第一串联电路，而第二锁存器174和第二开关176一起形成第二串联电路。第一和第二串联电路形成并联电路，其用作在传感放大器电路171D和数据同步电路172D之间的数据获取电路177。也就是说，数据获取电路177-0到177-n被分别包括在数据输出电路17D-0到17D-n。

具体地，传感放大器电路171D-0到171D-n的输出被分别连接于第一锁存器173-0到173-n和第二锁存器174-0到174-n的数据输入端。由相位调整部分27生成的数据获取时钟信号SACKD的反转信号被供应第一锁存器173-0到173-n的时钟输入端，而数据获取时钟信号SACKD本身被供应到第二锁存器174-0到174-n的时钟输入端。

第一锁存器173-0到174-n的输出分别通过第一开关175-0到175-n被供应给数据同步电路172D-0到172D-n的数据输入端。由于相同的原因，第二锁存器174-0到174-n的输出分别通过第二开关176-0到176-n还被供应给数据同步电路172D-0到172D-n的相同数据输入端。

数据获取时钟信号SACKD的反转信号被供应第一开关175-0到175-n的反转输入。数据获取时钟信号SACKD的低电平将第一开关175-0到175-n的每个保持在导电状态，用于将在第一锁存器173-0到173-n中锁存的成像数据分别传送给数据同步电路172D-0到172D-n。

另一方面，数据获取时钟信号SACKD本身被供应给第一开关176-0到176-n的输入。数据获取时钟信号SACKD的高电平将第二开关176-0到176-n的每个保持在导电状态，用于将在第二锁存器174-0到174-n中锁存的成像数据分别传送给数据同步电路172D-0到172D-n。

以此方式，以互补的方式开和关第一开关175-0到175-n和第二开关176-0到176-n。因此，第一开关175-0到175-n将在第一锁存器173-0到173-n中锁存的数据分别传送给数据同步电路172D-0到172D-n的数据输入端，而以互补的方式，第二开关176-0到176-n交替地将在第二锁存器174-0到174-n中锁存的数据分别传送给数据同步电路172D-0到172D-n的数据输入端。

下面描述说明为何如此设计数据输出电路17D的原因。

在列扫描电路13中使用的移位寄存器131与基于主时钟信号MCK的驱动时钟信号CLK同步地操作。典型地，通过包括缓存器132的时钟树，在移位寄存器131中使用的选择信号生成部分131-0到131-n之间分布驱动时钟处CLK。在这种树配置中，用于将驱动时钟信号CLK分布在选择信号生成部分131-0到131-n之间的配线每个趋于变长。

因此，由于将驱动时钟信号CLK分布在移位寄存器131中使用的选择信号生成部分131-0到131-n之间的配线每个由于树结构而趋于变长，因此担心在从主时钟信号MCK起的一些时延处由选择信号生成部分131-0到131-n分别输出选择信号HSEL0、HSEL1……HSELn。

以电流模式，由选择信号HSEL0、HSEL1……和HSELn分别选择的计数器锁存器152-0到152-n在数据传送线154-0到154-n(或严格地说，数据传送线154-0P到154-nP和154-0M到154-nM)分别表现成像数据。由于相同的原因，以电流模式，还由选择信号HSEL0、HSEL1……和HSELn分别选择的伪时钟存储部分24-0到24-n在伪时钟数据传送线25(或严格地说，伪时钟数据传送线25P和25M)分别表现伪时钟信号。由于数据传送线154-0P到154-nP和154-0M到154-nM以及伪时钟数据传送线25P和25M每条具有非零输入阻抗，因此即使以电流模式在数据传送线154-0到154-n和伪时钟数据传送线25上表现成像数据和伪时钟信号，也产生一些电压改变。

因此，对于数据传送线154-0到154-n和伪时钟数据传送线25的每个，需要根据由数据传送线的寄生电容和寄生电阻所确定的时间恒量的充电时段。但是，与离传感放大器电路171最远的像素列相对应的时间恒量最大，而与离传感放大器电路171最近的像素列相对应的时间恒量最小，因此，充电时段更长。在充电时段中的这种差值引起了在远和近像素列之间的成像数据/伪时钟信号传送时延中的差值。

为了解决在远和近像素列之间的成像数据/伪时钟信号传送时延中的差值的该问题，以与如下配置一样的配置来将用于获取成像数据的伪时钟信号从伪时钟存储部分24C-0到24C-n通过伪时钟数据传送线25P和25M传输到数据输出电路17：该配置用于将成像数据从计数器锁存器152-0到152-n通过数据传送线154P和154M传输到数据输出电路17。如14的时序图所示，由于以与计数器锁存器152-0到152-n相同的方式嵌入的伪时钟存储部分24C-0到24C-n传输伪时钟信号，但是，作为时钟信号，伪时钟信号可以仅具有不高于很像输出成像数据的操作频率的主时钟信号MCK的频率的一半的频率。

因此，当数据获取时钟信号SACKD被用作用于获取成像数据AMPOUT的时钟信号时，需要在信号的上升沿和下降沿上都获取数据AMPOUT。图13所示的配置包括前述的典型的数据获取电路177-0到177-n。

数据获取电路177-0到177-n每个包括2个锁存器，即，用于分别在数据获取时钟信号SACKD的上升沿和下降沿上锁存成像数据AMPOUT并分别在信号SACKD的低电平和高电平期间保持数据AMPOUT的第一和第二锁存器173和174。数据获取电路177-0到177-n每个还包括2个开关，即，用于分别在数据获取时钟信号SACKD的低电平和高电平期间选择第一锁存器173的输出或第二锁存器174的输出的第一和第二开关175和176。

详细地，数据获取时钟信号SACKD被供应给第一锁存器173-0到173-n和第二锁存器174-0到174-n。另在数据获取时钟信号SACKD的上升沿上，分别从传感放大器电路171D-0到171D-n传送成像数据AMPOUT到第二锁存器174-0到174-n，并在信号SACKD的高电平期间将成像数据AMPOUT保持在第二锁存器174-0到174-n中。在数据获取时钟信号SACKD的高电平期间，分别在第二锁存器174-0到174-n后一级处提供的第二开关176-0到176-n每个处于导通状态，将成像数据AMPOUT分别从第二锁存器174-0到174-n分别传递到数据同步电路172D-0到172D-n，分别作为数据LAOUT0到LAOUTn。

另一方面，在数据获取时钟信号SACKD的下降沿上，从传感放大器电路171D-0到171D-n传送成像数据AMPOUT到第一锁存器173-0到173-n，并在信号SACKD的低电平期间将成像数据AMPOUT保持在第一锁存器173-0到173-n中。在数据获取时钟信号SACKD的低电平期间，第二开关176-0到176-n每个处于不导通状态，但分别在第一锁存器173-0到173-n的后一级处提供的第一开关175-0到175-n每个处于导电状态，将成像数据AMPOUT分别从第一锁存器173-0到173-n分别传递到数据同步电路172D-0到172D-n，分别作为成像数据LAOUT0到LAOUTn。

如上所述，可以通过利用两个边沿、即数据获取时钟信号SACKD的上升沿和下降沿来获取和同步成像数据AMPOUT。要注意，由于用于获取和同步成像数据AMPOUT的数据获取电路177仅包括2个锁存器、即第一和第二锁存器和2个开关、即第一和第二开关，因此可以设计数据获取电路177具有近似等于使用普通F/F(双稳态多谐振荡器)的面积的面积。

由于伪时钟信号基本上具有等于成像数据的传送时延的传送时延，而不关心所选像素列的位置，在与数据一样的相位来生成伪时钟信号。但是，由于本身用作数据获取时钟信号的伪时钟信号，在包括数据的模糊边缘的顺序在内的不确定时段期间不可避免地担心获取成像数据作为成像数据AMPOUT。为了解决该问题，相位调整部分27被用于适当地调整伪时钟信号的相位以生成数据获取时钟信号SACKD，这保证了在锁存成像AMPOUT的操作中的适当的建立和保持时间。

以此方式，相比于作为数据传送系统30的第一典型配置的时序图的图7所示的时序图，由传感放大器电路171-0到171-n输出的成像数据AMPOUT[n:0]的数据获取时钟信号SACKD保证的建立和保持时间每个可以被设置在固定值，而不关心所选像素列是远离数据输出电路17的列还是非常靠近数据输出电路17的列。

由与数据获取时钟信号SACKD同步进行的锁存操作而获得的数据LAOUT[n:0]不再包括属于前述四类中的第一、第二和第三类的时滞成分，如前所述，由于所谓构造处理改变而产生的传送时延改变导致了属于第一类的时滞成分，由于所传送的成像数据的图样而产生的传送时延改变导致了属于第二类的时滞成分。第三类包括由噪声造成的时滞成分。

但是，由于与数据获取时钟信号SACKD同步进行的锁存操作而获得了成像数据LAOUT[n:0]，因此担心成像数据LAOUT仍然包括属于第四类的时滞成分。如前所述，属于第四类的时滞成分是由到在数据锁存器152之间的传感放大器电路171的物理距离中的差异所产生的传送时延改变、作为将主控时滞信号MCK作为参考的时延改变所导致的时滞成分。由于必须最终将成像数据LAOUT递送给被主时钟信号MCK驱动来操作的输出数据处理电路20，因此需要通过利用主控时滞MCK和数据同步电路172D来同步成像数据LAOUT。

能够提供利用主时钟信号MCK本身来同步成像数据LAOUT的配置，其中成像数据LAOUT仍然包括属于第四类的残留时滞成分，作为由到数据锁存器152之间的传感放大器电路171的物理距离中的差值所产生的传送时延改变所导致的时滞成分。但是，在图13所示的配置中，由相位调整部分28从主时钟信号MCK生成数据再获取主时钟信号MCKD，作为具有从主时钟信号MCK的相位计算的相位的信号和用于最终同步包括属于第四类的残留时滞成分在内的成像数据LAOUT的信号。

在图所示的配置中，仅利用数据再获取时钟信号MCKD用于通过在用作数据同步电路172D-0到172D-n的普通F/F中存储成像数据LSOUT，来获取成像数据LAOUT[n:0]。但是，数据再获取时钟信号MCKD的相位被设置并用于结合数据获取时钟信号SACKD的相位来给出最佳时序。由于通过将主时钟信号MCK的相位作为参考来计算数据再获取时钟信号MCKD的相位，因此，数据再获取时钟信号MCKD不包括依赖于位置的成分。

由于数据获取时钟信号SACKD的依赖于位置的成分，因此，建立和保持时间的容限在列之间改变。但是，由于已经从成像数据LAOUT消除了属于四类中的三类的时滞成分，因此，相比于作为在同步处理中使用数据获取时钟信号SACK来同时消除属于所有四类的时滞成分的配置的图7所示的第一典型配置，图13所示的配置能够进行同步处理以得到建立和保持时间的足够容限。

在图13所示的配置中，通过将四类时滞成分划分伪包括属于第一、第二和第三类的时滞成分的第一组，和作为第四类的第二组。如前所述，由于所谓构造处理改变而产生的传送时延改变导致了属于第一类的时滞成分，由于所传送的数据的图样而产生的传送时延改变导致了属于第二类的时滞成分。另一方面，第三类包括由噪声造成的时滞成分，而第四类包括由由于与数据锁存器152之间的传感放大器171的物理距离中的差值所产生的传送时延所导致的时滞成分。然后，在同步处理中使用数据获取时钟信号SACKD以消除属于第一组的时滞成分，而在同步处理中使用数据再获取时钟信号MCKD以消除属于第二组的时滞成分。因此，可以认为图13所示的配置能够增加在获取成像数据LAOUT的处理中的建立和保持时间的容限。

顺带提及，在某些上述实施例中，相位调整部分22(严格地说，相位调整部分22、22A、27和28)在通过考虑在列扫描电路13中生成的、作为传播经过列扫描电路13的主时钟信号MCK的传播延迟的传播延迟来调整时延的处理中调整主时钟信号MCK的相位。相位调整部分22还考虑在如下操作中生成的时延：该操作将成像数据分别从计数器锁存器152-0到152-n分别通过由选择线SEL0到SELn上出现的选择信号HSEL0到HSELn根据驱动时钟信号CLK分别驱动的数据线154-0到154-n分别传送到数据输出电路17-0到17-n。因此，可以以高精度得到成像数据。

但是，主要由驱动时钟传播线LCLK1和数据传送线154-0到154-n的电线负载导致了在列扫描电路13中生成的、作为传播通过列扫描电路13的主时钟信号MCK的传播延迟的传播延迟，而由相位调整部分22严格地说，相位调整部分22、22A、27和28)进行的、用于通过为了相位调整的目的而延迟主时钟信号MCK来生成数据获取时钟信号SACK的操作中生成的时延依赖于晶体管的驱动功率。也就是说，即使不依赖于彼此的两种延迟原因改变了，也需要给列扫描电路13提供大的时序容限以便进行以高精度获取成像数据的操作。

以下描述说明了用于实现保证时序容限的另一方法的典型配置。

<数据传送系统的第六典型配置>

图15是示出根据实施例的数据传送系统的第六典型配置的图。通过改进图6所示的数据传送系统30的第一典型配置来获得图15所示的数据传送系统30E。图15所示的数据传送系统30E具有与图6所示的数据传送系统30的以下不同点。

首先，数据输出电路17E使用分别在2个不同级处提供的2个F/F。在前一级处提供的第一F/F用作用于与数据获取时钟信号SACK同步地获得传感放大器电路171的输出的数据同步电路172E。在后一级处提供的第二F/F用作用于与主时钟信号MCK同步地输出已经由数据同步电路172E从传感放大器电路171获得的成像数据的最终数据输出电路178。

因此，数据同步电路172E能够与数据获取时钟信号SACK同步地从传感放大器电路171以高可靠度获得(或锁存)成像数据，而最终数据输出电路178能够与主时钟信号MCK同步地输出已经由数据同步电路172E从传感放大器电路171获取的成像数据。因此，可以保证在数据输出电路17E和输出数据处理电路20之间的相位关系。

其次，用作用于传播驱动时钟信号CLK的线的驱动时钟传播线LCLK1具有与用于传播数据获取时钟信号SACK的线LSACK的电线负载近似相等的电线负载。在图15所示的配置中，附图标记RCLK表示驱动时钟传播线LCLK1的电线负载，而附图标记RSACK表示数据获取时钟传播线LSACK的电线负载。如图所示，以使用电阻器和电容器的电路的形式来示出每个电线负载。

也就是说，图15所示的数据传送系统30E的第六典型配置被设计以使用驱动时钟传播线LCLK1和具有与由驱动时钟传播线LCLK1承担的电线负载RCLK近似相等的电线负载RSACK的数据获取时钟传播线LSACK，以便使延迟驱动时钟信号CLK的元素与延迟数据获取时钟信号SACK的元素相同。因此，能够在列扫描部分13中与驱动时钟信号CLK同步地进行的扫描操作与在数据输出部分17中与数据获取时钟信号SACK同步地进行的数据获取(或锁存)操作之间建立固定关系。

顺带提及，在驱动时钟传播线LCLK1上的多个点被连接于用于驱动移位寄存器131的栅极。通过从驱动时钟传播线LCLK1接收驱动时钟信号CLK，被连接于在驱动时钟传播线LCLK1上的点的栅极用作由驱动时钟传播线LCLK1承担的另一负载。在图15所示的数据传送系统30E的第六典型配置中，用附图标记GCLK表示由驱动时钟传播线LCLK1承担该另一栅极负载。

在该实施例的第六典型配置中，数据获取时钟传播线LSACK还被提供有与由驱动时钟传播线LCLK1承担的栅极负载GCLK类似的栅极负载GSACK，以便使得延迟数据获取时钟信号SACK的元素与延迟驱动时钟信号CLK的元素相同。由于延迟驱动时钟信号CLK的元素与延迟数据获取时钟信号SACK的元素相同，能够在与驱动时钟信号CLK同步地在列扫描部分13中进行的扫描操作与在数据输出部分17中与数据获取时钟信号SACK同步地进行数据获取(或锁存)操作之间建立固定的关系。

如上所述，作为根据实施例的系统的图15所示的数据传送系统30E的第六典型配置被设计以使用驱动时钟传播线LCLK1和具有与由驱动时钟传播线LCLK1承担的电线负载RCLK近似相等的电线负载RSACK的数据获取时钟传播线LSACK，以便使延迟驱动时钟信号CLK的元素与延迟数据获取时钟信号SACK的元素相同。因此，能够在列扫描部分13中与驱动时钟信号CLK同步地进行的扫描操作与在数据输出部分17中与数据获取时钟信号SACK同步地进行的数据获取(或锁存)操作之间建立固定关系。因此，不需要相位调整部分，且因此可以消除这种相位调整部分的时延元素。因此，能够在列扫描部分13中与驱动时钟信号CLK同步地进行的扫描操作与在数据输出部分17中与数据获取时钟信号SACK同步地进行的数据获取(或锁存)操作之间建立固定关系。

<数据传送系统的第七典型配置>

接下来，参考图16说明根据实施例的数据传送系统30F的第七典型配置。图16是示出根据该实施例的数据传送系统30F的第七典型配置的图。

图16所示的数据传送系统30F的第七典型配置与图15所示的数据传送系统30E的第六典型配置的不同之处在于，在数据传送系统30F的第七典型配置的情况下，相比于在数据传送系统30E中由数据获取时钟传播线LSACK承担的栅极负载GSACK，由数据获取时钟传播线LSACK承担的栅极负载GSACKF小。

数据传送系统30F被配置以具有以高自由度可调整到0到等于栅极负载GCLK的上限的范围中的任何值的栅极负载GSACKF。

由于与上述在第六典型配置中的相应的电线负载彼此相等一样，由驱动时钟传播线LCLK1承担的电线负载RCLK和由数据获取时钟传播线LSACK承担的电线负载RSACK彼此相等，驱动时钟信号CLK进入移位寄存器131的时刻与将在数据同步电路172中与数据获取时钟信号SACK同步锁存的图像数据AMPOUT的时刻的差值在于，由驱动时钟传播线LCLK1承担的栅极负载GCLK与数据获取时钟传播线LSACK承担的栅极负载GSACK之间的差值所导致的时延，具体地，相比于数据获取时钟信号SACK，驱动时钟信号CLK被延迟了根据驱动时钟传播线LCLK1承担的栅极负载GCLK与数据获取时钟传播线LSACK承担的栅极负载GSACK之间的差值的时延量。

在上述数据传送系统30E的第六典型配置的情况下，由用于传播驱动时钟信号CLK的驱动时钟传播线LCLK1承担的电线负载RCLK所导致且还由驱动时钟传播线LCLK1承担的栅极负载GLCK所导致的传播时延可能不匹配于由用于传播数据获取时钟信号SACK的数据获取时钟传播线LSACK承担的电线负载RSACK所导致且还由数据获取时钟传播线LSACK承担的栅极负载GSACK所导致的传播时延。但是，数据传送系统30F被设计成第七典型配置，其中数据获取时钟传播线LSACK承担的栅极负载GSACKF可以以高自由度被调整到如上所述在0到等于栅极负载GLCK的上限的范围中的任何值。也就是说，可以以高自由度调整数据获取时钟传播线LSACK承担的电线负载RSACK和还由数据获取时钟传播线LSACK承担的栅极负载GSACKF的总和。因此，在数据传送系统30F的第七典型配置的情况下，由用于传播驱动时钟信号CLK的驱动时钟传播线LCLK1承担的电线负载RCLK所导致且还由驱动时钟传播线LCLK1承担的栅极负载GLCK所导致的传播时延总是匹配于由用于传播数据获取时钟信号SACK的数据获取时钟传播线LSACK承担的电线负载RSACK所导致且还由数据获取时钟传播线LSACK承担的栅极负载GSACKF所导致的传播时延。因此，能够在被进行以与驱动时钟信号CLK同步地将成像数据从计数器锁存器152读到数据传送线154的数据读操作与在数据输出电路17中与数据获取时钟信号SACK同步地进行的数据获取(或锁存)操作之间很好地建立可靠的固定关系。

<数据传送系统的第八典型配置>

接下来，通过参考图17说明根据实施例的数据传送系统30G的第八典型配置。图17是示出根据实施例的数据传送系统30G的第八典型配置的图。

图17所示的数据传送系统30G的第八典型配置与图15所示的数据传送系统30E的第六典型配置的不同之处在于，在数据传送系统30G的第八典型配置的情况下，数据获取时钟传播线LSACK一点都没有栅极负载。

在数据传送系统30G的第八典型配置的情况下，以高可靠度，从在数据输出电路17中与数据获取时钟信号SACK同步地进行的数据获取(或锁存)操作，将与驱动时钟信号CLK同步进行以从计数器锁存器152传送成像数据到数据传送线154的数据读操作延迟根据驱动时钟传播线LCLK1承担的栅极负载GCLK的时延量。但是，由于驱动时钟信号CLK的时延的主要原因是电线负载RCLK，而数据获取时钟信号SACK的时延的主要原因是电线负载RSACK，因此如果时延之一增加，则另一时延也升高。因此，即使由于诸如电线构造处理的改变之类的原因导致时延状态改变，也能够维持驱动时钟信号CLK的相位和数据获取时钟信号SACK的相位之间的关系。可以容易地保证建立时间的容限。

图18示出了第八典型配置的时序图。图18A示出由主时钟生成部分21生成的主时钟信号MCK的波形的时序图。图18B示出被供应给离数据输出电路17E最远的选择信号生成部分131-0的时钟供应端的驱动时钟信号CLK的波形的时序图。图18C示出被供应给离数据输出电路17E最近的选择信号生成部分131-n的时钟供应端的驱动时钟信号的波形的时序图。图18D示出被供应给数据同步电路172E的时钟供应端的数据获取时钟信号SACK的波形的时序图。图18E示出从计数器锁存器152-0传送到数据传送线154的成像数据的时序图。图18F示出从计数器锁存器152-n传送到数据传送线154的成像数据的时序图。图18G示出由数据同步电路172E输出的成像数据的时序图。图18H示出由最终数据输出电路178输出的成像数据的时序图。

如图18的时序图所示，在数据传送系统30G的第八典型配置中，以高可靠度来控制数据同步电路172E的时序，以便保证足够的时序容限。

<数据传送系统的第九典型配置>

接下来，通过参考图19说明根据实施例的数据传送系统的第九典型配置。图19是示出根据实施例的数据传送系统30H的第九典型配置的图。

在如图19所示的数据传送系统30H的第九典型配置中，相比于驱动时钟传播线LCLK1，数据获取时钟传播线LSACKH短。因此，相比于驱动时钟传播线LCLK1承担的电线负载RCLK，数据获取时钟传播线LSACKH承担的电线负载RSACKH小。因此，沿数据获取时钟传播线LSACKH的时延短于沿驱动时钟传播线LCLK1的时延。也就是说，与驱动时钟信号CLK同步地进行以将成像数据从计数器锁存器152读到数据传送线154的数据扫描操作被延迟的肯定多于在数据输出电路17中与数据获取时钟信号SACKH同步进行的数据获取操作被延迟的。因此，能够维持驱动时钟信号CLK的相位和数据获取时钟信号SACK的相位之间的关系。因此，在数据传送系统30H的第九典型配置中，能够保证足够的时序容限。

要注意，在图19所示的数据传送系统30H的第九典型配置中，很类似于先前参考图17描述的数据传送系统30F的第七典型配置，能够使由用于传播数据获取时钟信号SACK的数据获取时钟传播线LSACK承担的栅极负载GSACK小于由用于传播驱动时钟信号CLK的驱动时钟传播线LCLK1承担的栅极负载GCLK，以便更好地保证时序容限。

在被提供作为图19所示的数据传送系统30H的第九典型配置的修改版本的更改配置中，取代在数据传送系统30H的第九典型配置的情况下缩短数据获取时钟传播线LSACKH，相比于数据获取时钟传播线LSACK，使驱动时钟传播线LCLK1长，以便给传播它能够给驱动时钟传播线LCLK1的驱动时钟信号CLK提供与数据获取时钟信号SACK有关的时延元素。作为被提供作为数据传送系统30H的第九典型配置的修改版本的另一更改配置，驱动时钟传播线LCLK1被连接于额外的栅极负载GCLKH以便类似地给传播通过驱动时钟传播线LCLK1的驱动时钟信号CLK提供与数据获取时钟信号SACK有关的时延元素。

也就是说，在第九典型配置中，能够改变由驱动时钟传播线LCLK1承担的电线负载RCLK(包括栅极负载GCLK)、由数据获取时钟信号SACK承担的电线负载RSACK(包括栅极负载GSACK)、或电线负载RCLK和电线负载RSACK两者，以便可以以高自由度设置电线负载RCLK和电线负载RSACK的每个。因此，能够在驱动时钟信号CLK的相位与数据获取时钟信号SACK的相位之间建立固定关系。因此，能够很好地在与驱动时钟信号CLK同步进行以将成像数据从计数器锁存器152表现到数据传送线154的数据度操作与在数据输出电路17中和数据获取时钟信号SACK同步进行的数据获取(或锁存)操作之间建立可靠的固定关系。

作为用于改变由时钟传播线承担的电线和栅极负载的典型技术，上述数据传送系统的第六到第九典型配置调整时钟传播线的长度(或布局)。例如，改变由数据获取时钟传播线承担的栅极负载GSACK。但是，要注意，决不是将本发明的实施方式限制到这些典型的配置。也就是说，能够采用用于改变由时钟传播线承担的电线和栅极负载的任何其他技术。

如上所述，数据传送系统的第六到第九典型配置调整用于传播驱动时钟信号CLK的驱动时钟传播线LCLK1和/或用于传播数据获取时钟信号SACK的数据获取时钟传播线LSACK的长度(或布局)，以便增加线LCLK2和LSACK的电线负载和/或向线LCLK1和LSACK供给栅极负载，尝试给时钟信号CLK和SACK提供延迟元素以便调整时钟信号CLK和SACK的相位之间的关系。因此，能够很好地设置足够的时序容限。

通过参考图20所示的时序图和图3的方框图，以下描述说明由供给实施例的固态成像设备(或CMOS图像传感器)进行的操作。

在从行Hx上的单位像素111读出数据并将数据传送到像素列线V0、V1等等的第一操作变得稳定之后，DAC 16向比较器151供应斜坡波形参考电压RAMP作为具有阶梯波形的信号。比较器151每个比较斜坡波形参考电压RAMP与在连接于比较器151的像素列线Vx上出现的、作为表示从连接于像素列线Vx的单位像素111读出的数据的电压的电压。

当DAC正向比较器151供应作为具有阶梯波形的参考信号的斜坡波形电压RAMP时，计数器锁存器152进行第一读操作的复位计数操作，用于从行Hx上的单位像素111读出复位数据。

在初始时间，计数器锁存器152被设置在下计数状态，用于进行下计数操作以便测量在单位像素111中出现的复位电压的幅度。由于斜坡波形参考电压RAMP变得等于在连接于比较器151的像素列线Vx上出现的、作为表示从连接于像素列线Vx的单位像素111读出的数据的电压的电压，反转比较器151的输出COMPOUTi，且计数器锁存器152停止下计数操作，锁存表示单位像素111的复位成分ΔV的计数值。

当计数器锁存器152开始上述下计数操作时，计数器锁存器152包含典型地为0的初始计数值。初始计数值是由ADC 15A进行的AD转换的等级的任何值。因此在下计数操作结束时锁存的计数器值表示与单位像素111的前述复位成分ΔV成比例的复位计数时段。

然后，在列线V0、V1等等每个进入输出根据入射光的量的电压的稳定状态之后，表示计数时段的斜坡波形参考电压RAMP被供应给比较器151作为具有阶梯波的参考电压REF，以与在列线V0、V1等等的对应的一个上出现的电压相比较。

当DAC 16正向比较器151供应斜坡波形电压RAMP作为具有阶梯波形的参考信号时，这次计数器锁存器152进行上计数操作。作为表示计数时段的斜坡波形参考电压RAMP变得等于在对应的列线Vx上出现的电压，反转比较器151的输出COMPOUTi，且计数器锁存器152停止上计数操作，锁存表示计数时段的计数值，即在单位像素111的复位成分ΔV和在单位像素111中生成的成像数据之间的差值。

由列扫描电路13扫描的在计数器锁存器152中存储的计数结果，以通过数据传送线154被供应给数据输出电路17中使用的传感放大器电路171作为数字信号。以此方式，顺序地检测数字成像数据并由数据输出电路17将其输出。

如上所述，由本发明提供的固态成像设备使用：

像素阵列部分(或摄像部分)11，包括被布局以形成矩阵且每个用于进行光电转换处理的多个单位像素；

多条数据传送线154-0到154-n，每个用于传送从单位像素读出的数字数据；

多个数据输出部分17-0到17-n，每个用于检测由数据传送线154-0到154-n之一传送的数字数据并与数据获取时钟信号SACK同步地获取所检测的数字数据；

多个计数器锁存器152-0到152-n，被布局以形成并联电路，该并联电路每个用于保持表示在像素阵列部分11的列线上出现的模拟输入的电平的数字数据且每个用于响应于选择信号将所保持的数据传送给作为与所保持的信号有关的数据传送线的、数据传送线154-0到154-n中所包括的数据传送线；

数据获取时钟供应部分22，用于向数据输出部分17-0到17-n的每个供应数据获取时钟信号SACK；

主时钟供应电路21，用于生成至少一个主时钟信号MCK；以及

列扫描部分13，用于与基于主时钟信号MCK的驱动时钟信号CLK同步地生成选择信号并向计数器锁存器152-0到152-n的每个输出选择信号，作为用于选择计数器锁存器152-0到152-n之一，

其中，基本上：

在如下方向上布局数据传送线154-0到154-n：在该方向上，数据计数器锁存器152-0到152-n被布局以形成并联电路且被连接于还在相同方向上布局的其各自的数据输出部分17-0到17-n；

列扫描部分13使用：

移位寄存器131，具有在布局数据计数器锁存器152-0到152-n以形成并联电路的方向上布局的多个选择信号生成部分(或锁存器)131-0到131-n，该多个选择信号生成部分(或锁存器)131-0到131-n每个用于与驱动时钟信号CLK同步地生成选择信号，该驱动时钟信号CLK来自于由主时钟供应电路21通过预先确定的驱动时钟传播线而供应的主时钟信号MCK，且该多个选择信号生成部分(或锁存器)131-0到131-n每个用于向在作为对应于选择信号的计数器锁存器的、计数器锁存器152-0到152-n中包括的计数器锁存器输出选择信号；以及

预定驱动时钟传播线，用于传播主时钟信号MCK并向选择信号生成部分131-0到131-n的每个供应主时钟信号MCK作为驱动时钟信号CLK；以及

数据获取时钟供应部分22，该部分调整主时钟信号MCK的相位以便生成数据获取时钟信号SACK，并向数据输出部分17-0到17-n的每个供应数据获取时钟信号SACK作为用于从在数据输出部分17-0到17-n中分别使用的传感放大器电路171-0到171-n获取成像数据的信号。

用上述配置，在以水平方向从成像部分11传送成像数据到数据输出电路17的操作中，可以消除由数据的传送距离造成的依赖于位置的成分。如前所述，依赖于位置的成分是每个破坏增加处理速度的努力的数据时滞成分之一。

因此，可以进一步提高图像传感器的处理速度，且/或可以进一步增加图像传感器的尺寸。

另外，由于成像数据可以被传送通过与用于传播时钟信号的线类似的线，能够相对容易地吸收芯片间和/或晶片间的处理改变的影响。因此，可以改进产率(yield)。另外，由于可以增加由数据同步电路172进行的同步产率中的数据获取容限，因此可以使设计工作更简单。因此，可以减少设计周期和人力时间数量。

在列扫描电路13中使用的移位寄存器131与基于主时钟信号MCK的驱动时钟信号CLK同步地操作。典型地，通过图6和8所示的时钟树，在移位寄存器131中使用的选择信号生成部分131-0到131-n之间均匀地分布驱动时钟信号CLK。作为替换，驱动时钟信号CLK被顺序地供应给选择信号生成部分131，以离传感放大器电路171-0到171-n的输入最远的选择信号生成部分131-0开始。要注意，作为用于分布驱动时钟信号CLK的技术的本发明采用的技术决不局限于上述这些。

例如，如图21的配置所示，还可以通过将位于非常接近选择信号生成部分131-0到131-n的阵列的中间的位置处的驱动时钟信号CLK的传播并从离传感放大器电路171-0到171-n的输入最远的选择信号生成部分131-0和离传感放大器电路171-0到171-n的输入最近的选择信号生成部分131-n开始分布，将驱动时钟信号CLK分布在移位寄存器131中使用的选择信号生成部分131-0到131-n之间。

具有上述作用的固态成像设备可以被应用于作为成像设备的数字或视频摄像机。

图22是示出应用了根据本发明的实施例的固态成像设备的摄像机系统40的典型配置的图。

如图22所示，摄像机系统40使用成像设备41、镜头42、DRV(驱动电路)43和PRC(信号处理电路)44。成像设备41是根据实施例的固态成像设备10。镜头42是用于将入射光导入成像设备41的像素区域的光学系统。典型地，镜头42是用于基于入射光在成像设备41的成像表面上创建图像。驱动电路43是用于区域成像设备41的电路，而信号处理电路44是用于处理由成像设备41输出的信号的电路。

驱动电路43具有不在图所示的时序生成器。时序生成器是用于生成包括开始的各种时序信号且用于驱动成像设备41内的电路的电路。也就是说，驱动电路43通过利用预先确定的时序信号来驱动成像设备41。

另外，信号处理电路44在由成像设备41输出的信号上进行诸如CDS(相关双采样)的信号处理。在诸如存储器的记录介质中存储由信号处理电路44进行的处理所获得的图像信号。在记录介质中存储的图像信息可以被打印在打印机等等以产生硬拷贝。另外，在记录介质中存储的图像信息可以被显示在诸如液晶显示器单元的监视器上作为运动画面。

通过将固态成像设备10应用于诸如如上所述的作为成像设备41的数字静止摄像机的成像装置，可以实现高精度摄像机。

另外，本领域技术人员应该理解，可以依赖于设计需求和其他因素进行各种修改、组合、子组合和变更，只要它们处于所附权利要求或其等同物的范围内。

Claims

1.一种数据传送电路，包括：

多条数据传送线，每个用于传送数据；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

所述列扫描部分使用：

2.根据权利要求1所述的数据传送电路，其中在所述列扫描部分中包括的所述驱动时钟传播线：

向离所述数据输出部分的输入最远的末端传播所述主时钟信号；以及

向以如下次序顺序地被选择的所述选择信号生成部分选择性地供应所述主时钟信号作为所述驱动时钟信号：该次序以位于离所述数据输出部分的所述输入最远的所述末端开始到位于离所述数据输出部分的所述输入最近的末端的所述选择信号生成部分结束。

3.根据权利要求2所述的数据传送电路，其中：

以与所述数据传送线相同的方向延展在所述列扫描部分中包括的、作为用于向被顺序地选择的所述选择信号生成部分选择性地供应所述驱动时钟信号的线的所述驱动时钟传播线；以及

由所述驱动时钟信号通过所述驱动时钟传播线到达所述选择信号生成部分的任何具体的一个所经历的时延和由数据从位于与所述具体选择信号生成部分相同的像素列上的所述数据保持部分通过所述数据传送线之一传播到所述数据输出部分的输入所经历的时延的总和被固定，而不关心所述像素列的位置。

4.根据权利要求2所述的数据传送电路，其中：

所述数据获取时钟供应部分向所述数据输出部分的每个供应传播通过所述驱动时钟传播线的所述驱动时钟信号，作为所述数据获取时钟信号。

5.根据权利要求2所述的数据传送电路，其中：

所述列扫描电路包括用于传播所述主时钟的主时钟传播线；

以与所述驱动时钟传播线相同的方向延展所述主时钟传播线；

所述列扫描部分包括在所述驱动时钟传播线和所述主时钟传播线之间提供的至少一条防护线；以及

所述防护线被设置在固定电势。

6.根据权利要求1所述的数据传送电路，所述数据传送电路还包括：

以与所述数据传送线相同的方向延展的伪数据传送线；以及

多个伪数据存储部分，每个用于存储响应于将与基于所述主时钟信号的所述驱动时钟信号同步地生成的所述选择信号而被输出给所述伪数据传送线的伪数据，

其中，所述数据获取时钟供应部分向所述数据输出部分的每个供应在所述伪数据传送线上表现的所述伪数据作为所述数据获取时钟信号。

7.根据权利要求6所述的数据传送电路，其中在所述伪数据存储部分中存储的所述伪数据是1和0的重复样式，且具有等于通过所述数据传送线被传送的数据的频率的重复频率。

8.根据权利要求7所述的数据传送电路，其中，所述数据输出部分每个包括数据获取部分，其被配置用于与被供应给所述数据输出部分作为所述数据获取时钟信号的所述伪数据的电平过渡上升沿、所述伪数据的电平过渡下降沿、或所述电平过渡上升和下降过渡沿两者同步地互补地获取已经通过所述数据传送线互补地传送给所述数据输出部分的所述数据。

9.根据权利要求8所述的数据传送电路，其中所述数据输出部分每个包括数据同步部分，其被配置用于与将所述主时钟信号作为参考信号的时钟信号同步地再获取已经由所述数据获取部分获取的数据。

10.根据权利要求1所述的数据传送电路，其中，所述数据获取时钟供应部分具有用于调整被供应给所述数据获取时钟供应部分的时钟信号的相位的功能。

11.根据权利要求2所述的数据传送电路，其中，所述数据获取时钟供应部分：

包括具有与由所述驱动时钟传播线承担的电线负载近似相等的电线负载的数据获取时钟传播线；以及

通过所述数据获取时钟传播线向所述数据输出部分供应所述主时钟信号或将所述主时钟信号作为参考信号的时钟信号作为所述数据获取时钟信号。

12.根据权利要求11所述的数据传送电路，其中可以改变由所述数据获取时钟传播线承担的所述电线负载和由所述驱动时钟传播线承担的所述电线负载中的至少一个。

13.一种固态成像设备，包括：

多条数据传送线，每个用于传送数据；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

所述列扫描部分使用：

14.根据权利要求13所述的固态成像设备，其中：

在所述列扫描部分中包括的所述驱动时钟传播线向离所述数据输出部分的输入最远的末端传播所述主时钟信号；以及

所述驱动时钟传播线向以如下次序顺序地被选择的所述选择信号生成部分选择性地供应所述主时钟信号作为所述驱动时钟信号：该次序以位于离所述数据输出部分的所述输入最远的所述末端开始到位于离所述数据输出部分的所述输入最近的末端的所述选择信号生成部分结束；

以与所述数据传送线相同的方向延展所述驱动时钟传播线；以及

所述数据获取时钟供应部分向所述数据输出部分的每个供应传播通过所述驱动时钟传播线的所述驱动时钟信号作为所述数据获取时钟信号。

15.根据权利要求13所述的固态成像设备，所述固态成像设备还包括：

以与所述数据传送线相同的方向延展的伪数据传送线；以及

多个伪数据存储部分，每个用于存储响应于将与基于所述主时钟信号的所述驱动时钟信号同步地生成的所述选择信号而被输出给所述伪数据传送线的伪数据，其中，

所述数据获取时钟供应部分向所述数据输出部分的每个供应在所述伪数据传送线上表现的所述伪数据作为所述数据获取时钟信号。

16.根据权利要求13所述的固态成像设备，其中所述数据获取时钟供应部分：

17.根据权利要求16所述的固态成像设备，其中，可以改变由所述数据获取时钟传播线承担的所述电线负载和由所述驱动时钟传播线承担的所述电线负载中的至少一个。

18.一种摄像机系统，具有固态成像设备、用于在所述固态成像设备上创建图像的光学系统和用于处理由所述固态成像设备输出的图像信号的处理电路，其中：

所述固态成像设备包括：

多条数据传送线，每个用于传送数据；

时钟供应部分，被配置用于生成至少一个主时钟信号；以及

所述列扫描部分使用：

19.根据权利要求18所述的摄像机系统，其中：

20.根据权利要求18所述的摄像机系统，所述摄像机系统还包括：

以与所述数据传送线相同的方向延展的伪数据传送线；以及

21.根据权利要求18所述的摄像机系统，其中所述数据获取时钟供应部分：

22.根据权利要求21所述的摄像机系统，其中可以改变由所述数据获取时钟传播线承担的所述电线负载和由所述驱动时钟传播线承担的所述电线负载中的至少一个。