JP3317397B2 - イメージセンサ装置 - Google Patents
イメージセンサ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、密着型イメージセ
ンサに係り、より詳細には、薄膜トランジスタ（以下、
ＴＦＴと呼ぶ）を使用したシフトレジスタ、光電変換素
子、及び、ＴＦＴスイッチを絶縁基板上に集積して構成
される１次元のイメージセンサ装置に関するものであ
る。
ンサに係り、より詳細には、薄膜トランジスタ（以下、
ＴＦＴと呼ぶ）を使用したシフトレジスタ、光電変換素
子、及び、ＴＦＴスイッチを絶縁基板上に集積して構成
される１次元のイメージセンサ装置に関するものであ
る。
【０００２】
【従来の技術】ハンディタイプのイメージスキャナは、
主走査方向に配列した一次元の画素アレイを有し、スキ
ャナを手で握りながら主走査方向と直交する副走査方向
に移動させて画像を読み取る。この場合、所定の移動距
離ごとにイメージセンサ装置による主走査が行われて、
原稿を２次元情報として読み取ることができる。このイ
メージセンサ装置を搭載するイメージスキャナは、特に
複雑な素子を必要としないので小型で薄型に形成できる
利点がある。
主走査方向に配列した一次元の画素アレイを有し、スキ
ャナを手で握りながら主走査方向と直交する副走査方向
に移動させて画像を読み取る。この場合、所定の移動距
離ごとにイメージセンサ装置による主走査が行われて、
原稿を２次元情報として読み取ることができる。このイ
メージセンサ装置を搭載するイメージスキャナは、特に
複雑な素子を必要としないので小型で薄型に形成できる
利点がある。
【０００３】特許公報第２５１９９３５号には、イメー
ジセンサ装置を１つの基板上に実装する技術が記載され
ている。イメージセンサ装置は、ＴＦＴを有しシフトレ
ジスタとして動作する走査回路、ＴＦＴスイッチを有す
るスイッチアレイ、及び、光電変換素子アレイで構成さ
れる。走査回路、スイッチアレイ、及び、光電変換素子
アレイは、夫々主走査方向に配列され、同一の絶縁性基
板上に実装されている。このイメージセンサ装置を有す
るイメージスキャナは、半導体集積回路技術を利用する
ことにより、コストダウンや製造が容易になる。しか
し、例えば原稿Ａ６版に対応するイメージセンサは、そ
の長さが約１００ｍｍと大型になり、シリコンチップ上
の配線長に比べて一桁程度も大きくなるので、配線長に
よる信号遅延の影響も考慮する必要がある。
ジセンサ装置を１つの基板上に実装する技術が記載され
ている。イメージセンサ装置は、ＴＦＴを有しシフトレ
ジスタとして動作する走査回路、ＴＦＴスイッチを有す
るスイッチアレイ、及び、光電変換素子アレイで構成さ
れる。走査回路、スイッチアレイ、及び、光電変換素子
アレイは、夫々主走査方向に配列され、同一の絶縁性基
板上に実装されている。このイメージセンサ装置を有す
るイメージスキャナは、半導体集積回路技術を利用する
ことにより、コストダウンや製造が容易になる。しか
し、例えば原稿Ａ６版に対応するイメージセンサは、そ
の長さが約１００ｍｍと大型になり、シリコンチップ上
の配線長に比べて一桁程度も大きくなるので、配線長に
よる信号遅延の影響も考慮する必要がある。
【０００４】イメージセンサ装置をカラー化して読み取
る方法には、白色光を原稿に照射しカラーフィルタで３
原色に分離し３つの反射光を１回の光電変換で読み取る
ものと、３原色の光を時分割で原稿に照射し反射光を３
回の光電変換で読み取るものとがある。前者の方法で
は、反射光が弱められるので、消費電力の大きい光源の
照射強度を強めるか、又は、光電変換系のＳＮ比を高く
する必要があり、ハンディタイプのものに利用するに
は、低消費電力化が必要となる。また、後者の方法で
は、反射光の読取りに光電変換が３回行われるので、光
電変換系の動作速度を高める必要がある。つまり、イメ
ージセンサ装置では、低消費電力化及び高速動作が特に
望まれている。
る方法には、白色光を原稿に照射しカラーフィルタで３
原色に分離し３つの反射光を１回の光電変換で読み取る
ものと、３原色の光を時分割で原稿に照射し反射光を３
回の光電変換で読み取るものとがある。前者の方法で
は、反射光が弱められるので、消費電力の大きい光源の
照射強度を強めるか、又は、光電変換系のＳＮ比を高く
する必要があり、ハンディタイプのものに利用するに
は、低消費電力化が必要となる。また、後者の方法で
は、反射光の読取りに光電変換が３回行われるので、光
電変換系の動作速度を高める必要がある。つまり、イメ
ージセンサ装置では、低消費電力化及び高速動作が特に
望まれている。
【０００５】図７は、上記公報に記載の技術を応用した
従来のイメージセンサ装置の実装図である。イメージセ
ンサ装置は、プリント基板１０及びイメージセンサチッ
プ１で構成される。イメージセンサチップ１は、主走査
の制御をするシフトレジスタ２、光電変換する光電変換
素子アレイ３、及び、画素信号Ｉｏｕｔを読出し配線５
に出力する画素スイッチアレイ４で構成され、各素子間
の主走査方向距離に比べて十分に長く延びたクロック配
線６及び読出し配線５を備える。プリント基板１０は、
電源端子１１、グランド端子１２、及び、スタートパル
ス端子１３を主走査方向の一端に有する。また、クロッ
ク配線６の両端からクロック信号を与える２つのクロッ
ク入力端子１４、及び、読出し配線５の両端から受信し
て外部に出力する２つのイメージ信号出力端子１５を有
し、これらは主走査方向の両端に配置している。プリン
ト基板１０は、２つのクロック入力端子１４を短絡配線
１７で短絡し、且つ２つのイメージ信号出力端子１５を
短絡配線１８で短絡する。これによって、クロック信号
ＣＬＫが伝播するクロック配線６、及び、画素信号Ｉｏ
ｕｔが伝播する読出し配線５の配線長による影響を軽減
する。
従来のイメージセンサ装置の実装図である。イメージセ
ンサ装置は、プリント基板１０及びイメージセンサチッ
プ１で構成される。イメージセンサチップ１は、主走査
の制御をするシフトレジスタ２、光電変換する光電変換
素子アレイ３、及び、画素信号Ｉｏｕｔを読出し配線５
に出力する画素スイッチアレイ４で構成され、各素子間
の主走査方向距離に比べて十分に長く延びたクロック配
線６及び読出し配線５を備える。プリント基板１０は、
電源端子１１、グランド端子１２、及び、スタートパル
ス端子１３を主走査方向の一端に有する。また、クロッ
ク配線６の両端からクロック信号を与える２つのクロッ
ク入力端子１４、及び、読出し配線５の両端から受信し
て外部に出力する２つのイメージ信号出力端子１５を有
し、これらは主走査方向の両端に配置している。プリン
ト基板１０は、２つのクロック入力端子１４を短絡配線
１７で短絡し、且つ２つのイメージ信号出力端子１５を
短絡配線１８で短絡する。これによって、クロック信号
ＣＬＫが伝播するクロック配線６、及び、画素信号Ｉｏ
ｕｔが伝播する読出し配線５の配線長による影響を軽減
する。
【０００６】図８は、図７のイメージセンサ装置の等価
回路図である。クロック配線６、読出し配線５、短絡配
線１７、及び、１８の線上には、分布寄生抵抗Ｒｄが直
列に挿入され、分布寄生キャパシタＣｄが並列に接続さ
れる。シフトレジスタ２の各レジスタを構成するフリッ
プフロップＦＦ１〜ＦＦｎの各クロック入力は夫々、ク
ロック配線６の対応するノードＰ１〜Ｐｎに接続され、
画素スイッチアレイ４の各スイッチを構成するトランジ
スタＱ１〜Ｑｎのドレインは夫々、対応する光電変換素
子アレイ３のホトダイオードＰＤ１〜ＰＤｎを介して、
読出し配線５の対応するノードＯ１〜Ｏｎに接続されて
いる。
回路図である。クロック配線６、読出し配線５、短絡配
線１７、及び、１８の線上には、分布寄生抵抗Ｒｄが直
列に挿入され、分布寄生キャパシタＣｄが並列に接続さ
れる。シフトレジスタ２の各レジスタを構成するフリッ
プフロップＦＦ１〜ＦＦｎの各クロック入力は夫々、ク
ロック配線６の対応するノードＰ１〜Ｐｎに接続され、
画素スイッチアレイ４の各スイッチを構成するトランジ
スタＱ１〜Ｑｎのドレインは夫々、対応する光電変換素
子アレイ３のホトダイオードＰＤ１〜ＰＤｎを介して、
読出し配線５の対応するノードＯ１〜Ｏｎに接続されて
いる。
【０００７】図９は、図７のイメージセンサ装置の各部
のタイミングチャートである。シフトレジスタ２のクロ
ック波形ＣＬＫは、分布寄生抵抗Ｒｄ及び分布寄生キャ
パシタＣｄの影響によって次第に変化するため、Ｔ１〜
Ｔｎの波形として表現してあり、クロック配線６の位置
によってそれぞれ異なった波形になる。シフトレジスタ
２は、クロック配線６の分布寄生抵抗Ｒｄ及び分布寄生
キャパシタＣｄの影響でクロック波形が鈍るため、閾値
電圧を遷移するタイミングが遅れることになる。そこで
本来外部から供給されたクロックの立上りから遅れたタ
イミングで出力パルスＶ１〜Ｖｎを出力して主走査が行
われる。（以下、この遅れを配線遅延と呼ぶ）。
のタイミングチャートである。シフトレジスタ２のクロ
ック波形ＣＬＫは、分布寄生抵抗Ｒｄ及び分布寄生キャ
パシタＣｄの影響によって次第に変化するため、Ｔ１〜
Ｔｎの波形として表現してあり、クロック配線６の位置
によってそれぞれ異なった波形になる。シフトレジスタ
２は、クロック配線６の分布寄生抵抗Ｒｄ及び分布寄生
キャパシタＣｄの影響でクロック波形が鈍るため、閾値
電圧を遷移するタイミングが遅れることになる。そこで
本来外部から供給されたクロックの立上りから遅れたタ
イミングで出力パルスＶ１〜Ｖｎを出力して主走査が行
われる。（以下、この遅れを配線遅延と呼ぶ）。
【０００８】配線遅延時間は短絡配線１７及び１８の抵
抗値によって変化する。まず短絡配線17、１８の抵抗値
がクロック配線６及び読出し配線５の抵抗値より十分大
きい場合、配線遅延は、クロックドライバ１６からの距
離に応じて大きくなり、走査が行われる画素に対応する
フリップフロップの動作タイミングが、クロックの立上
りのタイミングから次第に遅れることになる。また、ク
ロック配線６と同様に、読出し配線５の配線遅延も、各
画素から積分器２０までの距離に応じて大きくなる。積
分器２０は、クロック配線６および読出し配線５の両方
の配線遅延時間を含んだ画素信号Ｉｏｕｔから処理信号
Ｖｏｕｔを出力する。従って、各波形Ｔ１〜Ｔｎで発生
した処理信号Ｖｉｎｔは、クロック入力端子１４から離
れた位置にある画素の信号ほどＡ/Ｄ変換のサンプルタ
イミングでの誤差電圧が大きくなる。
抗値によって変化する。まず短絡配線17、１８の抵抗値
がクロック配線６及び読出し配線５の抵抗値より十分大
きい場合、配線遅延は、クロックドライバ１６からの距
離に応じて大きくなり、走査が行われる画素に対応する
フリップフロップの動作タイミングが、クロックの立上
りのタイミングから次第に遅れることになる。また、ク
ロック配線６と同様に、読出し配線５の配線遅延も、各
画素から積分器２０までの距離に応じて大きくなる。積
分器２０は、クロック配線６および読出し配線５の両方
の配線遅延時間を含んだ画素信号Ｉｏｕｔから処理信号
Ｖｏｕｔを出力する。従って、各波形Ｔ１〜Ｔｎで発生
した処理信号Ｖｉｎｔは、クロック入力端子１４から離
れた位置にある画素の信号ほどＡ/Ｄ変換のサンプルタ
イミングでの誤差電圧が大きくなる。
【０００９】次に短絡配線17、１８の抵抗値がクロック
配線６及び読出し配線５の抵抗値より十分小さい場合
に、配線遅延は、クロックドライバ１６からの距離に応
じて大きくなるが、イメージセンサチップ１の両側から
クロックを入力しているので中央部のクロック波形の鈍
りが最大のＴnの波形となる。そこで走査が行われる画
素に対応するフリップフロップの動作タイミングは、イ
メージセンサチップ１の中央部が最も遅くなる。
配線６及び読出し配線５の抵抗値より十分小さい場合
に、配線遅延は、クロックドライバ１６からの距離に応
じて大きくなるが、イメージセンサチップ１の両側から
クロックを入力しているので中央部のクロック波形の鈍
りが最大のＴnの波形となる。そこで走査が行われる画
素に対応するフリップフロップの動作タイミングは、イ
メージセンサチップ１の中央部が最も遅くなる。
【００１０】また、読出し配線５の配線遅延も、イメー
ジセンサチップ１の中央部の画素からの信号が配線遅延
が最大になる。そこでイメージセンサチップ１の中央の
位置にある画素の信号ほどＡ/Ｄ変換のサンプルタイミ
ングでの誤差電圧が大きくなる。同様に、短絡配線１
７、１８の抵抗値がクロック配線６及び読出し配線５の
抵抗値と同等の場合は、前に述べた状態の間となって、
イメージセンサチップ１の中央部から、主走査方向の両
端までの部分の画素からの配線遅延が最大となる。
ジセンサチップ１の中央部の画素からの信号が配線遅延
が最大になる。そこでイメージセンサチップ１の中央の
位置にある画素の信号ほどＡ/Ｄ変換のサンプルタイミ
ングでの誤差電圧が大きくなる。同様に、短絡配線１
７、１８の抵抗値がクロック配線６及び読出し配線５の
抵抗値と同等の場合は、前に述べた状態の間となって、
イメージセンサチップ１の中央部から、主走査方向の両
端までの部分の画素からの配線遅延が最大となる。
【００１１】
【発明が解決しようとする課題】上記従来のイメージセ
ンサ装置では、短絡配線１７及び１８が、クロック配線
６及び読出し配線５に存在する分布寄生抵抗Ｒｄを減少
させることはできるが、分布寄生キャパシタＣｄ、及
び、後で説明する相互の結合キャパシタを増加させる結
果になる。また前述の通り、処理信号Ｖｉｎｔの誤差電
圧が主走査方向の位置で異なるので、ＡＤコンバータが
変換する結果のバラツキ幅が大きくなる。この場合、主
走査の際の１クロックの周期は、配線遅延のバラツキ幅
やリセット期間等を考慮して設定する必要があるので、
高速動作を制限する要因にもなる。
ンサ装置では、短絡配線１７及び１８が、クロック配線
６及び読出し配線５に存在する分布寄生抵抗Ｒｄを減少
させることはできるが、分布寄生キャパシタＣｄ、及
び、後で説明する相互の結合キャパシタを増加させる結
果になる。また前述の通り、処理信号Ｖｉｎｔの誤差電
圧が主走査方向の位置で異なるので、ＡＤコンバータが
変換する結果のバラツキ幅が大きくなる。この場合、主
走査の際の１クロックの周期は、配線遅延のバラツキ幅
やリセット期間等を考慮して設定する必要があるので、
高速動作を制限する要因にもなる。
【００１２】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、配線
遅延のバラツキ幅が小さいイメージセンサ装置を提供す
ることを目的とする。
する問題点を解決するためになされたものであり、配線
遅延のバラツキ幅が小さいイメージセンサ装置を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のイメージセンサ装置は、入射光を夫々画素
信号に変換する複数の光電変換素子を主走査方向に配列
して成る光電変換素子アレイと、前記主走査方向に延び
クロック信号を伝達するクロック配線と、前記光電変換
素子に対応して配設される複数のレジスタから成り、前
記クロック信号の各クロックパルスに応答して順次に主
走査信号を出力するシフレジスタと、対応する前記レジ
スタから入力される主走査信号に応答して、対応する光
電変換素子から順次に前記画素信号を読み出す複数の画
素スイッチから成る画素スイッチアレイと、前記主走査
方向に延び前記画素スイッチアレイによって読み出され
た各画素信号を順次にイメージ信号出力端子に伝達する
読出し配線とを有するイメージセンサ装置において、前
記イメージ出力端子が前記主走査方向の一方の片側に配
置され、前記クロック配線にクロック信号を入力するク
ロック信号入力端子が主走査方向の他方の片側に配置さ
れることを特徴とする。
め、本発明のイメージセンサ装置は、入射光を夫々画素
信号に変換する複数の光電変換素子を主走査方向に配列
して成る光電変換素子アレイと、前記主走査方向に延び
クロック信号を伝達するクロック配線と、前記光電変換
素子に対応して配設される複数のレジスタから成り、前
記クロック信号の各クロックパルスに応答して順次に主
走査信号を出力するシフレジスタと、対応する前記レジ
スタから入力される主走査信号に応答して、対応する光
電変換素子から順次に前記画素信号を読み出す複数の画
素スイッチから成る画素スイッチアレイと、前記主走査
方向に延び前記画素スイッチアレイによって読み出され
た各画素信号を順次にイメージ信号出力端子に伝達する
読出し配線とを有するイメージセンサ装置において、前
記イメージ出力端子が前記主走査方向の一方の片側に配
置され、前記クロック配線にクロック信号を入力するク
ロック信号入力端子が主走査方向の他方の片側に配置さ
れることを特徴とする。
【００１４】本発明のイメージセンサ装置は、主走査方
向に延びた装置上の一端にイメージ出力端子を配置し他
端にクロック信号入力端子を配置することにより、各期
間で発生する配線遅延が均等化できるので、配線遅延の
バラツキ幅を小さくすることができる。
向に延びた装置上の一端にイメージ出力端子を配置し他
端にクロック信号入力端子を配置することにより、各期
間で発生する配線遅延が均等化できるので、配線遅延の
バラツキ幅を小さくすることができる。
【００１５】本発明のイメージセンサ装置の好ましい態
様では、前記クロック信号入力端子から前記各レジスタ
までの前記クロック配線の亘長と、対応する前記画素ス
イッチから前記イメージ信号出力端子までの信号配線の
亘長との合計、又は、前記クロック信号入力端子から前
記各レジスタまでクロック信号が伝播するクロック伝播
時間と、対応する前記画素スイッチから前記イメージ信
号出力端子まで前記画素信号が伝搬する信号伝播時間の
合計が夫々実質的に一定であるように配置する。
様では、前記クロック信号入力端子から前記各レジスタ
までの前記クロック配線の亘長と、対応する前記画素ス
イッチから前記イメージ信号出力端子までの信号配線の
亘長との合計、又は、前記クロック信号入力端子から前
記各レジスタまでクロック信号が伝播するクロック伝播
時間と、対応する前記画素スイッチから前記イメージ信
号出力端子まで前記画素信号が伝搬する信号伝播時間の
合計が夫々実質的に一定であるように配置する。
【００１６】かかる構成により、配線遅延を実質的に等
しくできるのでそのバラツキ幅を更に小さくすることが
できる。
しくできるのでそのバラツキ幅を更に小さくすることが
できる。
【００１７】また、前記クロック信号を生成するクロッ
ク信号供給回路が、イメージセンサと同じチップ上に配
置されること、又は、前記イメージ信号出力端子から信
号が伝達される積分回路が前記イメージセンサと同じチ
ップ上に配置されることも本発明の好ましい態様であ
る。この場合、クロック信号と画素信号との間の容量結
合が少なくなり、一般的に大きな振幅を有するクロック
信号による、振幅の小さな画素信号への影響が小さくな
るので、光電変換した画素信号のＳＮ比を高くできる。
ク信号供給回路が、イメージセンサと同じチップ上に配
置されること、又は、前記イメージ信号出力端子から信
号が伝達される積分回路が前記イメージセンサと同じチ
ップ上に配置されることも本発明の好ましい態様であ
る。この場合、クロック信号と画素信号との間の容量結
合が少なくなり、一般的に大きな振幅を有するクロック
信号による、振幅の小さな画素信号への影響が小さくな
るので、光電変換した画素信号のＳＮ比を高くできる。
【００１８】
【発明の実施の形態】以下、本発明の一実施形態例のイ
メージセンサ装置について図面を参照して説明する。図
１は、本発明の第１実施形態例のイメージセンサ装置の
実装図である。本実施形態例のイメージセンサ装置は、
主走査方向に長い形状を有するプリント基板１０及びイ
メージセンサチップ１で構成される。
メージセンサ装置について図面を参照して説明する。図
１は、本発明の第１実施形態例のイメージセンサ装置の
実装図である。本実施形態例のイメージセンサ装置は、
主走査方向に長い形状を有するプリント基板１０及びイ
メージセンサチップ１で構成される。
【００１９】イメージセンサチップ１は、入射光を夫々
画素信号Ｉｏｕｔに変換する複数の光電変換素子を主走
査方向に配列して成る光電変換素子アレイ３、各光電変
換素子に対応して配設される複数のフリップフロップか
ら成りクロック信号ＣＬＫに基づいて順次に主走査信号
を出力するシフトレジスタ２、対応するフリップフロッ
プから入力される主走査信号に応答して、対応する光電
変換素子から順次に画素信号Ｉｏｕｔを読み出す複数の
画素スイッチから成る画素スイッチアレイ４、主走査方
向に延びクロック信号ＣＬＫを伝達するクロック配線
６、及び、主走査方向に延び画素スイッチアレイ４によ
って読み出された各画素信号Ｉｏｕｔを順次にイメージ
信号出力端子１５に伝達する読出し配線５を有し、これ
らは１チップのガラス等の絶縁性基板上に配列されてい
る。
画素信号Ｉｏｕｔに変換する複数の光電変換素子を主走
査方向に配列して成る光電変換素子アレイ３、各光電変
換素子に対応して配設される複数のフリップフロップか
ら成りクロック信号ＣＬＫに基づいて順次に主走査信号
を出力するシフトレジスタ２、対応するフリップフロッ
プから入力される主走査信号に応答して、対応する光電
変換素子から順次に画素信号Ｉｏｕｔを読み出す複数の
画素スイッチから成る画素スイッチアレイ４、主走査方
向に延びクロック信号ＣＬＫを伝達するクロック配線
６、及び、主走査方向に延び画素スイッチアレイ４によ
って読み出された各画素信号Ｉｏｕｔを順次にイメージ
信号出力端子１５に伝達する読出し配線５を有し、これ
らは１チップのガラス等の絶縁性基板上に配列されてい
る。
【００２０】シフトレジスタ２、光電変換素子アレイ
３、及び、画素スイッチアレイ４は、読出し配線５又は
クロック配線６の全長に比べて相互の間隔が十分に小さ
くなるように配置されている。プリント基板１０は、電
源端子１１、グランド端子１２、及び、スタートパルス
端子１３を主走査方向の一端に配置する。また、クロッ
ク入力端子１４は、主走査方向に対向するプリント基板
１０の２辺（縁部）の一方に隣接して配置され、イメー
ジ信号出力端子１５は、主走査方向に対向するプリント
基板１０の２辺（縁部）の他方に隣接して配置される。
プリント基板１０の各端子１１〜１５は、イメージセン
サチップ１とワイヤボンディングで接続されている。イ
メージセンサチップ１は、図示しないセルフォックレン
ズアレイ、ファイバーアレイプレート（ＦＡＰ）、又
は、薄板ガラスから成る光源で照射された原稿からの反
射光が光電変換素子アレイ３に入射する構造になってい
る。
３、及び、画素スイッチアレイ４は、読出し配線５又は
クロック配線６の全長に比べて相互の間隔が十分に小さ
くなるように配置されている。プリント基板１０は、電
源端子１１、グランド端子１２、及び、スタートパルス
端子１３を主走査方向の一端に配置する。また、クロッ
ク入力端子１４は、主走査方向に対向するプリント基板
１０の２辺（縁部）の一方に隣接して配置され、イメー
ジ信号出力端子１５は、主走査方向に対向するプリント
基板１０の２辺（縁部）の他方に隣接して配置される。
プリント基板１０の各端子１１〜１５は、イメージセン
サチップ１とワイヤボンディングで接続されている。イ
メージセンサチップ１は、図示しないセルフォックレン
ズアレイ、ファイバーアレイプレート（ＦＡＰ）、又
は、薄板ガラスから成る光源で照射された原稿からの反
射光が光電変換素子アレイ３に入射する構造になってい
る。
【００２１】図２は、図１のイメージセンサ装置の回路
図である。シフトレジスタ２は、立上りエッジトリガタ
イプのｎ段のフリップフロップＦＦ１〜ＦＦｎで構成さ
れる。各段のフリップフロップＦＦ１〜ＦＦｎは、ＴＦ
Ｔで構成され、そのクロック入力、信号入力、及び、反
転出力ＱＢを有する。シフトレジスタ２は、初段のフリ
ップフロップＦＦ１の信号入力をスタートパルス端子１
３に接続しており、順次に後段のフリップフロップの信
号入力を、前段のフリップフロップの反転出力ＱＢに接
続する。また、全段のフリップフロップのクロック入力
をクロック配線６に共通に接続する。
図である。シフトレジスタ２は、立上りエッジトリガタ
イプのｎ段のフリップフロップＦＦ１〜ＦＦｎで構成さ
れる。各段のフリップフロップＦＦ１〜ＦＦｎは、ＴＦ
Ｔで構成され、そのクロック入力、信号入力、及び、反
転出力ＱＢを有する。シフトレジスタ２は、初段のフリ
ップフロップＦＦ１の信号入力をスタートパルス端子１
３に接続しており、順次に後段のフリップフロップの信
号入力を、前段のフリップフロップの反転出力ＱＢに接
続する。また、全段のフリップフロップのクロック入力
をクロック配線６に共通に接続する。
【００２２】光電変換素子アレイ３は、各光電変換素子
を構成するｎ個のホトダイオ―ドＰＤ１〜ＰＤｎで構成
され、全てのホトダイオ―ドＰＤ１〜ＰＤｎのアノード
を読出し配線５に共通に接続する。画素スイッチアレイ
４は、各スイッチを構成するＴＦＴからなるｎ個のＰチ
ャネル型トランジスタＱ１〜Ｑｎで構成される。各トラ
ンジスタＱ１〜Ｑｎのソースは、電源ＶＤＤに共通に接
続し、各トランジスタＱ１〜Ｑｎのドレインは対応する
ホトダイオ―ドＰＤ１〜ＰＤｎのカソードに夫々接続す
る。
を構成するｎ個のホトダイオ―ドＰＤ１〜ＰＤｎで構成
され、全てのホトダイオ―ドＰＤ１〜ＰＤｎのアノード
を読出し配線５に共通に接続する。画素スイッチアレイ
４は、各スイッチを構成するＴＦＴからなるｎ個のＰチ
ャネル型トランジスタＱ１〜Ｑｎで構成される。各トラ
ンジスタＱ１〜Ｑｎのソースは、電源ＶＤＤに共通に接
続し、各トランジスタＱ１〜Ｑｎのドレインは対応する
ホトダイオ―ドＰＤ１〜ＰＤｎのカソードに夫々接続す
る。
【００２３】クロック配線６は、クロック信号ＣＬＫが
入力されるクロック入力端子１４に接続され、読出し配
線５は、画素信号Ｉｏｕｔが出力されるイメージ信号出
力端子１５に接続される。積分器２０は、入力をイメー
ジ信号出力端子１５に接続し、出力をＡＤコンバータ２
１の信号入力に接続して処理信号Ｖｉｎｔを出力する。
ＡＤコンバータ２１は、そのクロック入力にＡＤクロッ
ク信号ＡＤＣＬＫを入力する。
入力されるクロック入力端子１４に接続され、読出し配
線５は、画素信号Ｉｏｕｔが出力されるイメージ信号出
力端子１５に接続される。積分器２０は、入力をイメー
ジ信号出力端子１５に接続し、出力をＡＤコンバータ２
１の信号入力に接続して処理信号Ｖｉｎｔを出力する。
ＡＤコンバータ２１は、そのクロック入力にＡＤクロッ
ク信号ＡＤＣＬＫを入力する。
【００２４】図３は、上記イメージセンサ装置のタイミ
ングチャートである。イメージセンサ装置は、クロック
信号ＣＬＫ、ＡＤクロック信号ＡＤＣＬＫ、リセット信
号ＲＥＳＥＴ、及び、スタートパルス信号ＳＴを外部か
ら入力している。クロック信号ＣＬＫは、シフトレジス
タ２を駆動する基本クロックであり、イメージセンサ装
置は、クロック信号ＣＬＫのクロック周期に同期して動
作する。クロック信号ＣＬＫ、及び、ＡＤクロック信号
ＡＤＣＬＫは、デューテイ比５０％のパルス列から成
り、ＡＤクロック信号ＡＤＣＬＫは、クロック信号ＣＬ
Ｋに比べ所定の遅れを有する。リセット信号ＲＥＳＥＴ
は、そのＨレベルが１クロック周期の１／４程度継続
し、クロック信号ＣＬＫと同期するパルス列から成る。
また、リセット信号ＲＥＳＥＴは、クロック信号ＣＬＫ
に比べ所定の進みを有する。スタートパルス信号ＳＴ
は、イメージスキャナが副走査方向に移動する際に、所
定の距離ごとに発生し、クロック信号ＣＬＫの周期だけ
Ｈレベルが継続するパルスから成る単発信号である。
ングチャートである。イメージセンサ装置は、クロック
信号ＣＬＫ、ＡＤクロック信号ＡＤＣＬＫ、リセット信
号ＲＥＳＥＴ、及び、スタートパルス信号ＳＴを外部か
ら入力している。クロック信号ＣＬＫは、シフトレジス
タ２を駆動する基本クロックであり、イメージセンサ装
置は、クロック信号ＣＬＫのクロック周期に同期して動
作する。クロック信号ＣＬＫ、及び、ＡＤクロック信号
ＡＤＣＬＫは、デューテイ比５０％のパルス列から成
り、ＡＤクロック信号ＡＤＣＬＫは、クロック信号ＣＬ
Ｋに比べ所定の遅れを有する。リセット信号ＲＥＳＥＴ
は、そのＨレベルが１クロック周期の１／４程度継続
し、クロック信号ＣＬＫと同期するパルス列から成る。
また、リセット信号ＲＥＳＥＴは、クロック信号ＣＬＫ
に比べ所定の進みを有する。スタートパルス信号ＳＴ
は、イメージスキャナが副走査方向に移動する際に、所
定の距離ごとに発生し、クロック信号ＣＬＫの周期だけ
Ｈレベルが継続するパルスから成る単発信号である。
【００２５】ここで、イメージセンサ装置が行う読取り
動作について説明する。スタートパルス信号ＳＴがＨレ
ベルになると、シフトレジスタ２は、クロック信号ＣＬ
Ｋに同期して期間Ｔ１〜Ｔｎに各段の主走査信号Ｖ１〜
Ｖｎを順次にＬレベルにする主走査を開始する。画素ス
イッチアレイ４は、主走査信号Ｖ１〜Ｖｎに従って各段
のスイッチングトランジスタＱ１〜Ｑｎがオンとなる。
積分器２０は、リセット信号ＲＥＳＥＴによって読出し
線５を所定の電圧に維持しているので、光電変換素子ア
レイ３は、主走査信号Ｖ１〜Ｖｎによって、各段のホト
ダイオードＰＤ１〜ＰＤｎが電源電圧ＶＤＤと所定の電
圧との電位差Ｖｐｎで順次に逆バイアスされる。逆バイ
アスされたホトダイオードＰＤ１〜ＰＤｎは、ＰＮ接合
がキャパシタＣｐｎとして機能するので、Ｃｐｎ×Ｖｐ
ｎ分の逆バイアス電荷がたまる。次の主走査が行われる
タイミングまでの間に、光電変換素子アレイ３のホトダ
イオードＰＤ１〜ＰＤｎは、入射する光量に応じた光電
流が流れることで、逆バイアス電荷が減少する。
動作について説明する。スタートパルス信号ＳＴがＨレ
ベルになると、シフトレジスタ２は、クロック信号ＣＬ
Ｋに同期して期間Ｔ１〜Ｔｎに各段の主走査信号Ｖ１〜
Ｖｎを順次にＬレベルにする主走査を開始する。画素ス
イッチアレイ４は、主走査信号Ｖ１〜Ｖｎに従って各段
のスイッチングトランジスタＱ１〜Ｑｎがオンとなる。
積分器２０は、リセット信号ＲＥＳＥＴによって読出し
線５を所定の電圧に維持しているので、光電変換素子ア
レイ３は、主走査信号Ｖ１〜Ｖｎによって、各段のホト
ダイオードＰＤ１〜ＰＤｎが電源電圧ＶＤＤと所定の電
圧との電位差Ｖｐｎで順次に逆バイアスされる。逆バイ
アスされたホトダイオードＰＤ１〜ＰＤｎは、ＰＮ接合
がキャパシタＣｐｎとして機能するので、Ｃｐｎ×Ｖｐ
ｎ分の逆バイアス電荷がたまる。次の主走査が行われる
タイミングまでの間に、光電変換素子アレイ３のホトダ
イオードＰＤ１〜ＰＤｎは、入射する光量に応じた光電
流が流れることで、逆バイアス電荷が減少する。
【００２６】次の主走査の際に、光電変換素子アレイ３
には、減少した逆バイアス電荷分を充電するために、画
素スイッチアレイ４を介して読出し線５に画素信号Ｉｏ
ｕｔとなる電流がクロック信号ＣＬＫに同期して流れ
る。積分器２０は、変換値が常に一定となるように、ク
ロック信号ＣＬＫに同期し進み位相のリセット信号ＲＥ
ＳＥＴにより内部の積分キャパシタＣを放電する。積分
器２０は、入力した画素信号Ｉｏｕｔから指数関数的な
波形である処理信号ＶｉｎｔをＡＤコンバータ２１に出
力する。ＡＤコンバータ２１は、ＡＤクロック信号ＡＤ
ＣＬＫに同期して、入力した処理信号Ｖｉｎｔをコード
化しデジタル値である画像信号に変換する。
には、減少した逆バイアス電荷分を充電するために、画
素スイッチアレイ４を介して読出し線５に画素信号Ｉｏ
ｕｔとなる電流がクロック信号ＣＬＫに同期して流れ
る。積分器２０は、変換値が常に一定となるように、ク
ロック信号ＣＬＫに同期し進み位相のリセット信号ＲＥ
ＳＥＴにより内部の積分キャパシタＣを放電する。積分
器２０は、入力した画素信号Ｉｏｕｔから指数関数的な
波形である処理信号ＶｉｎｔをＡＤコンバータ２１に出
力する。ＡＤコンバータ２１は、ＡＤクロック信号ＡＤ
ＣＬＫに同期して、入力した処理信号Ｖｉｎｔをコード
化しデジタル値である画像信号に変換する。
【００２７】図４は、図１のイメージセンサ装置の等価
回路図である。クロック配線６、及び、読出し配線５の
線上には、分布寄生抵抗Ｒｄが直列に挿入され、分布寄
生キャパシタＣｄが並列に接続される。クロック入力端
子１４からクロック配線６の各ノードＰ１〜Ｐｎまでの
夫々の亘長（経路長）をＬＰ１〜ＬＰｎとし、イメージ
信号出力端子１５から読出し配線５の各ノードＯ１〜Ｏ
ｎまでの夫々の経路長をＬＯ１〜ＬＯｎとすると、各経
路長の合計であるＬＰ１＋ＬＯ１、ＬＰ１＋ＬＯ１、
〜、ＬＰｎ＋ＬＯｎを実質的に等しくしてある。
回路図である。クロック配線６、及び、読出し配線５の
線上には、分布寄生抵抗Ｒｄが直列に挿入され、分布寄
生キャパシタＣｄが並列に接続される。クロック入力端
子１４からクロック配線６の各ノードＰ１〜Ｐｎまでの
夫々の亘長（経路長）をＬＰ１〜ＬＰｎとし、イメージ
信号出力端子１５から読出し配線５の各ノードＯ１〜Ｏ
ｎまでの夫々の経路長をＬＯ１〜ＬＯｎとすると、各経
路長の合計であるＬＰ１＋ＬＯ１、ＬＰ１＋ＬＯ１、
〜、ＬＰｎ＋ＬＯｎを実質的に等しくしてある。
【００２８】図５は、図１のイメージセンサ装置の各部
のタイミングチャートである。各波形は、クロックの１
周期である各期間Ｔ１〜Ｔｎの、実際には期間毎に異な
る開始時刻をグラフ上で合わせて図示している。クロッ
ク配線６の配線遅延は、波形Ｔ１が最小で波形Ｔｎが最
大になる。また、読出し配線５の画素信号Ｉｏｕｔの配
線遅延は、逆に波形Ｔ１が最大で波形Ｔｎが最小になる
ので、積分器２０に入力される画素信号Ｉｏｕｔは、配
線遅延が相殺されることになる。
のタイミングチャートである。各波形は、クロックの１
周期である各期間Ｔ１〜Ｔｎの、実際には期間毎に異な
る開始時刻をグラフ上で合わせて図示している。クロッ
ク配線６の配線遅延は、波形Ｔ１が最小で波形Ｔｎが最
大になる。また、読出し配線５の画素信号Ｉｏｕｔの配
線遅延は、逆に波形Ｔ１が最大で波形Ｔｎが最小になる
ので、積分器２０に入力される画素信号Ｉｏｕｔは、配
線遅延が相殺されることになる。
【００２９】上記実施形態例によれば、各期間に信号が
伝わるクロック配線６と読出し配線５の合計経路長を実
質的に等しくなるように配置することによって、配線遅
延のバラツキ幅を小さくしている。
伝わるクロック配線６と読出し配線５の合計経路長を実
質的に等しくなるように配置することによって、配線遅
延のバラツキ幅を小さくしている。
【００３０】図６は、本発明の第２実施形態例のイメー
ジセンサ装置の実装図である。本実施形態例のイメージ
センサ装置は、積分器２０及びクロックドライバ１６が
各端子の直近の基板に配置される点において先の実施形
態例と異なる。
ジセンサ装置の実装図である。本実施形態例のイメージ
センサ装置は、積分器２０及びクロックドライバ１６が
各端子の直近の基板に配置される点において先の実施形
態例と異なる。
【００３１】本イメージセンサ装置では、クロック入力
端子１４の直近にクロックドライバ１６を、イメージ信
号出力端子１５の直近に積分器２０を夫々プリント基板
１０上に配置する。また、本実施形態例では、プリント
基板１０は、アルミナやガラス等を基板として、配線パ
ターンを付けること、ＡＤコンバータ２１や図示しない
フレームバッフア又は信号処理回路を搭載することもで
きる。
端子１４の直近にクロックドライバ１６を、イメージ信
号出力端子１５の直近に積分器２０を夫々プリント基板
１０上に配置する。また、本実施形態例では、プリント
基板１０は、アルミナやガラス等を基板として、配線パ
ターンを付けること、ＡＤコンバータ２１や図示しない
フレームバッフア又は信号処理回路を搭載することもで
きる。
【００３２】ここで、クロック配線６と読出し配線５と
の間に存在する結合キャパシタを減らすことが好まし
い。その理由は以下の通りである。ここで、主走査方向
の長さ、解像度、光源、又は、クロック周波数等の条件
によって異なるが、主走査方向の長さがＡ５サイズ、解
像度が２００ＤＰＩ、及び、電源電圧ＶＤＤが５Ｖであ
るとする。この場合、クロック配線６上の入力側キャパ
シタは約５００ｐＦであるので、クロック信号ＣＬＫに
よって充放電される電荷は２５００ｐＣ程度になる。こ
れに対して、読出し配線５では、画素信号Ｉｏｕｔによ
って充放電される電荷の実用的な値が１ｐＣ以下であ
る。充放電される両者の電荷量は３桁程度も異なるの
で、画素信号Ｉｏｕｔがクロック信号ＣＬＫの影響を受
けないように、クロック配線６と読出し配線５との結合
キャパシタを、極力減らすものである。本実施形態例で
は、イメージセンサチップ１のシフトレジスタ２のクロ
ック配線６及び読出し配線５と接続される全配線長は短
くなるので、配線上の分布寄生抵抗Ｒｄ及び分布寄生キ
ャパシタＣｄとともに、結合キャパシタも減少する。
の間に存在する結合キャパシタを減らすことが好まし
い。その理由は以下の通りである。ここで、主走査方向
の長さ、解像度、光源、又は、クロック周波数等の条件
によって異なるが、主走査方向の長さがＡ５サイズ、解
像度が２００ＤＰＩ、及び、電源電圧ＶＤＤが５Ｖであ
るとする。この場合、クロック配線６上の入力側キャパ
シタは約５００ｐＦであるので、クロック信号ＣＬＫに
よって充放電される電荷は２５００ｐＣ程度になる。こ
れに対して、読出し配線５では、画素信号Ｉｏｕｔによ
って充放電される電荷の実用的な値が１ｐＣ以下であ
る。充放電される両者の電荷量は３桁程度も異なるの
で、画素信号Ｉｏｕｔがクロック信号ＣＬＫの影響を受
けないように、クロック配線６と読出し配線５との結合
キャパシタを、極力減らすものである。本実施形態例で
は、イメージセンサチップ１のシフトレジスタ２のクロ
ック配線６及び読出し配線５と接続される全配線長は短
くなるので、配線上の分布寄生抵抗Ｒｄ及び分布寄生キ
ャパシタＣｄとともに、結合キャパシタも減少する。
【００３３】上記実施形態例によれば、各端子と夫々の
回路を接続する配線が短くなるので、信号のＳＮ比が改
善される。
回路を接続する配線が短くなるので、信号のＳＮ比が改
善される。
【００３４】また、上記の第１及び第２実施形態例のイ
メージセンサ装置は、各期間に信号が伝わるクロック配
線６と読出し配線５の合計経路長を実質的に等しくなる
ように配置したが、合計経路長にかえて、合計伝達時間
を実質的に等しくすることもできる。（第３実施形態
例）
メージセンサ装置は、各期間に信号が伝わるクロック配
線６と読出し配線５の合計経路長を実質的に等しくなる
ように配置したが、合計経路長にかえて、合計伝達時間
を実質的に等しくすることもできる。（第３実施形態
例）
【００３５】第３実施形態例では、クロック入力端子１
４からクロック配線６の各ノードＰ１〜Ｐｎまでの夫々
の伝達時間ＴＰ１〜ＴＰｎとし、イメージ信号出力端子
１５から読出し配線５の各ノードＯ１〜Ｏｎまでの夫々
の伝達時間をＴＯ１〜ＴＯｎとすると、好ましいイメー
ジセンサチップ１は、伝達時間の合計ＴＰ１＋ＴＯ１、
ＴＰ１＋ＴＯ１、〜、ＴＰｎ＋ＴＯｎを夫々等しくして
いる。
４からクロック配線６の各ノードＰ１〜Ｐｎまでの夫々
の伝達時間ＴＰ１〜ＴＰｎとし、イメージ信号出力端子
１５から読出し配線５の各ノードＯ１〜Ｏｎまでの夫々
の伝達時間をＴＯ１〜ＴＯｎとすると、好ましいイメー
ジセンサチップ１は、伝達時間の合計ＴＰ１＋ＴＯ１、
ＴＰ１＋ＴＯ１、〜、ＴＰｎ＋ＴＯｎを夫々等しくして
いる。
【００３６】更に、クロック配線６の各ノードＰ１〜Ｐ
ｎとシフトレジスタ２を構成する各フリップフロップＦ
Ｆ１〜ＦＦｎのクロック入力との間、及び、読出し配線
５の各ノードＯ１〜Ｏｎと画素スイッチアレイ４を構成
する各トランジスタＱ１〜Ｑｎのドレインとの間を遅延
素子等を介して接続することもできる。
ｎとシフトレジスタ２を構成する各フリップフロップＦ
Ｆ１〜ＦＦｎのクロック入力との間、及び、読出し配線
５の各ノードＯ１〜Ｏｎと画素スイッチアレイ４を構成
する各トランジスタＱ１〜Ｑｎのドレインとの間を遅延
素子等を介して接続することもできる。
【００３７】上記第３実施形態例によれば、クロック配
線６及び読出し配線５を製造した後でも容易に、各合計
の伝達時間を調整することができる。
線６及び読出し配線５を製造した後でも容易に、各合計
の伝達時間を調整することができる。
【００３８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のイメージセンサ装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施したイメ
ージセンサ装置も、本発明の範囲に含まれる。
づいて説明したが、本発明のイメージセンサ装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施したイメ
ージセンサ装置も、本発明の範囲に含まれる。
【００３９】
【発明の効果】以上説明したように、本発明のイメージ
センサ装置では、配線遅延のバラツキ幅が小さくなるの
で、本イメージセンサ装置を搭載するイメージスキャナ
の高速動作が可能となり高解像度化、カラー化、及び、
低消費電力化を実現できる。
センサ装置では、配線遅延のバラツキ幅が小さくなるの
で、本イメージセンサ装置を搭載するイメージスキャナ
の高速動作が可能となり高解像度化、カラー化、及び、
低消費電力化を実現できる。
【図１】本発明の第１実施形態例のイメージセンサ装置
の実装図である。
の実装図である。
【図２】イメージセンサ装置の回路図である。
【図３】イメージセンサ装置のタイミングチャートであ
る。
る。
【図４】図１のイメージセンサ装置の等価回路図であ
る。
る。
【図５】図１のイメージセンサ装置のタイミングチャー
トである。
トである。
【図６】本発明の第２実施形態例のイメージセンサ装置
の実装図である。
の実装図である。
【図７】従来のイメージセンサ装置の実装図である。
【図８】図７のイメージセンサ装置の等価回路図であ
る。
る。
【図９】図７のイメージセンサ装置のタイミングチャー
トである。
トである。
１ イメージセンサチップ ２ シフトレジスタ ３ 光電変換素子アレイ ４ 画素スイッチアレイ ５ 読出し配線 ６ クロック配線 １０ プリント基板 １１ 電源端子 １２ グランド端子 １３ スタートパルス端子 １４ クロック入力端子 １５ イメージ信号出力端子 １６ クロックドライバ １７，１８ 短絡配線 ２０ 積分器 ２１ ＡＤコンバータ Ｒｄ 分布寄生抵抗 Ｃｄ 分布寄生キャパシタ Ｉｏｕｔ 画素信号 Ｖｉｎｔ 処理信号 ＣＬＫ クロック信号 ＡＤＣＬＫ ＡＤクロック信号 ＦＦ１〜ＦＦｎ フリップフロップ ＰＤ１〜ＰＤｎ ホトダイオード Ｑ１〜Ｑｎ Ｐチャネル型トランジスタ Ｖ１〜Ｖｎ 主走査信号 ＲＥＳＥＴ リセット信号 ＳＴ スタートパルス信号
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/14 H04N 1/028 H04N 5/335
Claims (4)
- 【請求項１】 入射光を夫々画素信号に変換する複数の
光電変換素子を主走査方向に配列して成る光電変換素子
アレイと、前記主走査方向に延びクロック信号を伝達す
るクロック配線と、前記光電変換素子に対応して配設さ
れる複数のレジスタから成り、前記クロック信号の各ク
ロックパルスに応答して順次に主走査信号を出力するシ
フトレジスタと、対応する前記レジスタから入力される
主走査信号に応答して、対応する光電変換素子から順次
に前記画素信号を読み出す複数の画素スイッチから成る
画素スイッチアレイと、前記主走査方向に延び前記画素
スイッチアレイによって読み出された各画素信号を順次
にイメージ信号出力端子に伝達する読出し配線とを有す
るイメージセンサ装置において、 前記イメージ出力端子が前記主走査方向に対向する縁部
の一方に隣接して配置され、前記クロック配線にクロッ
ク信号を入力するクロック信号入力端子が前記対向する
縁部の他方に隣接して配置され、 前記クロック信号入力端子から前記各レジスタまでの前
記クロック配線の亘長と、対応する前記画素スイッチか
ら前記イメージ信号出力端子までの信号配線の亘長との
合計が実質的に一定であることを特徴とするイメージセ
ンサ装置。 - 【請求項２】 入射光を夫々画素信号に変換する複数の
光電変換素子を主走査方向に配列して成る光電変換素子
アレイと、前記主走査方向に延びクロック信号を伝達す
るクロック配線と、前記光電変換素子に対応して配設さ
れる複数のレジスタから成り、前記クロック信号の各ク
ロックパルスに応答して順次に主走査信号を出力するシ
フトレジスタと、対応する前記レジスタから入力される
主走査信号に応答して、対応する光電変換素子から順次
に前記画素信号を読み出す複数の画素スイッチから成る
画素スイッチアレイと、前記主走査方向に延び前記画素
スイッチアレイによって読み出された各画素信号を順次
にイメージ信号出力端子に伝達する読出し配線とを有す
るイメージセンサ装置において、 前記イメージ出力端子が前記主走査方向に対向する縁部
の一方に隣接して配置され、前記クロック配線にクロッ
ク信号を入力するクロック信号入力端子が前記対向する
縁部の他方に隣接して配置され、 前記クロック信号入力端子から前記各レジスタまでクロ
ック信号が伝播するクロック伝播時間と、対応する前記
画素スイッチから前記イメージ信号出力端子まで前記画
素信号が伝搬する信号伝播時間の合計が実質的に一定で
あることを特徴とするイメージセンサ装置。 - 【請求項３】 前記クロック信号を生成するクロック信
号供給回路が、イメージセンサ装置と同じチップ上に配
置される、請求項１又は２に記載のイメージセンサ装
置。 - 【請求項４】 前記イメージ信号出力端子から信号が伝
達される積分回路が前記イメージセンサ装置と同じチッ
プ上に配置される、請求項１〜３の何れかに記載のイメ
ージセンサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15093599A JP3317397B2 (ja) | 1999-05-31 | 1999-05-31 | イメージセンサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15093599A JP3317397B2 (ja) | 1999-05-31 | 1999-05-31 | イメージセンサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340778A JP2000340778A (ja) | 2000-12-08 |
| JP3317397B2 true JP3317397B2 (ja) | 2002-08-26 |
Family
ID=15507640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15093599A Expired - Fee Related JP3317397B2 (ja) | 1999-05-31 | 1999-05-31 | イメージセンサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317397B2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
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| US8803063B2 (en) * | 2010-02-19 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Photodetector circuit |
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| CN112820237B (zh) | 2019-10-31 | 2022-08-26 | 京东方科技集团股份有限公司 | 电子基板及其驱动方法、显示装置 |
| JP7211685B2 (ja) | 2020-07-10 | 2023-01-24 | Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社 | Ｔｏｆセンサ |
-
1999
- 1999-05-31 JP JP15093599A patent/JP3317397B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000340778A (ja) | 2000-12-08 |
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