JPS6231160A - 密着型イメ−ジセンサ - Google Patents
密着型イメ−ジセンサInfo
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- JPS6231160A JPS6231160A JP60169979A JP16997985A JPS6231160A JP S6231160 A JPS6231160 A JP S6231160A JP 60169979 A JP60169979 A JP 60169979A JP 16997985 A JP16997985 A JP 16997985A JP S6231160 A JPS6231160 A JP S6231160A
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- Japan
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- chips
- sensor
- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は密着型イメージセンサの構成に関する。
本発明は密着型イメージセンサにおいて、走査回路を同
じチップ上に構成し之フ矛トダイオードアレイチップを
複数本、縦列接続して実装したことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
じチップ上に構成し之フ矛トダイオードアレイチップを
複数本、縦列接続して実装したことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
従来例１
特開昭５９−２２９９６８に示されるように、フォトダ
イオードと走査回路は別チップで構成されワイヤポンデ
ィングされているものであった。
イオードと走査回路は別チップで構成されワイヤポンデ
ィングされているものであった。
従来例２
特開昭５９−８６５６５に示されるように、ＣＣＤチッ
プｈ；千鳥状に配列され、動作上同一チップとなるよう
に光学的に結像させているものであった。
プｈ；千鳥状に配列され、動作上同一チップとなるよう
に光学的に結像させているものであった。
〔発明が解決しようとする問題点及び目的〕しかし、従
来例１では、複数個必要な別チップ構成の走査回路のコ
スト及びワイヤポンディング等の実装コストが重さみコ
ストが高くなる。また従来例２では光学結像素子のコス
ト及び光学結像素子の実装調整コストが重さ入コストが
高くなるという問題点を有する。
来例１では、複数個必要な別チップ構成の走査回路のコ
スト及びワイヤポンディング等の実装コストが重さみコ
ストが高くなる。また従来例２では光学結像素子のコス
ト及び光学結像素子の実装調整コストが重さ入コストが
高くなるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、ま念製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、ま念製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
本発明の密着型イメージセンサけ、走査回路、走査回路
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続され几センサアレイを含むイメージセ
ンサチップを複数個備えるものである。
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続され几センサアレイを含むイメージセ
ンサチップを複数個備えるものである。
本発明の密着型イメージセンサけ、イメージセンサチッ
プにおいて、第１センサはダミーセンサであり、最終セ
ンサの選択パルスとエンドパルスのタイミングが重なら
ないのｈ′−特徴である。
プにおいて、第１センサはダミーセンサであり、最終セ
ンサの選択パルスとエンドパルスのタイミングが重なら
ないのｈ′−特徴である。
本発明の密着型イメージセンサは、各イメージセンサチ
ップの相互関係において、各イメージセンサの第１セン
サを省いて等間隔で直線上にセンサを配置し几センサア
レイを備えており、各イメージセンサチップのビデオ出
力端子を共通接続し。
ップの相互関係において、各イメージセンサの第１セン
サを省いて等間隔で直線上にセンサを配置し几センサア
レイを備えており、各イメージセンサチップのビデオ出
力端子を共通接続し。
各イメージセンサチップの走査回路が縦列接続されて、
同一基板上に実装されているのが特徴であ本発明の密着
型イメージセンサけ、ｎ個の縦列接続されたイメージセ
ンサチップから、デジタルデータを取り出ナシステムに
おいて＋ Ａ／Ｄコンバータ、（ｓ−１）個のデータ
ラッチ、ｎ入力データセレクタ、タイミング発生器を構
成要素とするのが特徴である。
同一基板上に実装されているのが特徴であ本発明の密着
型イメージセンサけ、ｎ個の縦列接続されたイメージセ
ンサチップから、デジタルデータを取り出ナシステムに
おいて＋ Ａ／Ｄコンバータ、（ｓ−１）個のデータ
ラッチ、ｎ入力データセレクタ、タイミング発生器を構
成要素とするのが特徴である。
本発明の密着型イメージセンサの上記の構成によれば、
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用い几ような
セルフォックレンズアレイ等が利用できる。回路的忙は
各イメージセンサ間のビデオ信号のつなぎ目で特殊な信
号処理を不要としている。それは、各イメージセンサチ
ップの第１センサをダミーセンサとすること及び各イメ
ージセンサチップの最終センサの選択パルスとタイミン
グが重ならないエンドパルスにより実現している。
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用い几ような
セルフォックレンズアレイ等が利用できる。回路的忙は
各イメージセンサ間のビデオ信号のつなぎ目で特殊な信
号処理を不要としている。それは、各イメージセンサチ
ップの第１センサをダミーセンサとすること及び各イメ
ージセンサチップの最終センサの選択パルスとタイミン
グが重ならないエンドパルスにより実現している。
第１図は本発明の実施例における密着型イメージセンサ
の実装図である。１０３の実装基板に８１゜８２、
Ｓ５のイメージセンサチ・ｌプを実装し、１０５のポン
ディングワイヤで接続しである。イメージセンサチップ
Ｓ１と８２のビデオ出力端子Ｖより及びイメージセンサ
チップＳ２と８３のビデオ出力端子Ｖよりが１０３の実
装基板を介してそれぞれ接続されている。イメージセン
サテップＳ１のエンドパルス端子ＥＰとイメージセンサ
テップＳ２のスタートパルス端子ＳＰ、及びイメージセ
ンサチップＳ２のエンドパルス端子ＢＰとイメージセン
サチップＳ３のスタートパルス端子ＳＰが１０３の実装
基板を介してそれぞれ接続されている。センサバイアス
端子ＶＢＢ、クロック等入力端子群１０４及びイメージ
センサチップＳ１のスタートパルス端子ｓｐにはそれぞ
れ実装基板１０３ヲ介して周辺回路が接続される。クロ
ック等入力端子群１０４には走査回路１０１の電源端子
も含まれる。
の実装図である。１０３の実装基板に８１゜８２、
Ｓ５のイメージセンサチ・ｌプを実装し、１０５のポン
ディングワイヤで接続しである。イメージセンサチップ
Ｓ１と８２のビデオ出力端子Ｖより及びイメージセンサ
チップＳ２と８３のビデオ出力端子Ｖよりが１０３の実
装基板を介してそれぞれ接続されている。イメージセン
サテップＳ１のエンドパルス端子ＥＰとイメージセンサ
テップＳ２のスタートパルス端子ＳＰ、及びイメージセ
ンサチップＳ２のエンドパルス端子ＢＰとイメージセン
サチップＳ３のスタートパルス端子ＳＰが１０３の実装
基板を介してそれぞれ接続されている。センサバイアス
端子ＶＢＢ、クロック等入力端子群１０４及びイメージ
センサチップＳ１のスタートパルス端子ｓｐにはそれぞ
れ実装基板１０３ヲ介して周辺回路が接続される。クロ
ック等入力端子群１０４には走査回路１０１の電源端子
も含まれる。
イメージセンサチップ８１，８２．Ｂ３ば、チツブの長
辺方向の両側端に対称に（スタートパルス端子ＳＰ、エ
ンドパルス端子ＫＰ？−省く）設けられたビデオ出力端
子ＶＩＤ、センサバイアス端子ＶＢＢ、クロック等入力
端子群１０４を備え、また１０１の走査回路、１０２の
スイッチアレイ、Ｄ１〜Ｄ９９のフォトダイオードを備
えている。
辺方向の両側端に対称に（スタートパルス端子ＳＰ、エ
ンドパルス端子ＫＰ？−省く）設けられたビデオ出力端
子ＶＩＤ、センサバイアス端子ＶＢＢ、クロック等入力
端子群１０４を備え、また１０１の走査回路、１０２の
スイッチアレイ、Ｄ１〜Ｄ９９のフォトダイオードを備
えている。
イメージセンサチップＳ１．Ｂ２．ｓ３ｈ、それぞれの
フォトダイオードＤ１を省いて、等間隔で直線上にフォ
トダイオードＤ７１が位置するように実装基板１０３上
に実装されている。
フォトダイオードＤ１を省いて、等間隔で直線上にフォ
トダイオードＤ７１が位置するように実装基板１０３上
に実装されている。
第２図は本発明の実施例における密着型イメージセンサ
の回路図である。Ｓ、 ＣＫはセンサクロック端子、Ｆ
Ｆ７ＬはフリップフＯツブ、Ｎ０ＲｎはＮＯＲゲート、
ＳＷｉはスイッチ素子である。第２図ではイメージセン
サチップＳ１．Ｂ２に限って記載しである。フリップフ
ロップＦＦｎ％ＮＯＲゲートＮ０Ｒｎ、インバータで走
査回路１０１′ｆｔａＩＩ成している。
の回路図である。Ｓ、 ＣＫはセンサクロック端子、Ｆ
Ｆ７ＬはフリップフＯツブ、Ｎ０ＲｎはＮＯＲゲート、
ＳＷｉはスイッチ素子である。第２図ではイメージセン
サチップＳ１．Ｂ２に限って記載しである。フリップフ
ロップＦＦｎ％ＮＯＲゲートＮ０Ｒｎ、インバータで走
査回路１０１′ｆｔａＩＩ成している。
第３図は本発明の実施例における密着型イメージセンサ
の動作波形図である。第３図は第２図と同様にイメージ
センサチップＳ１．Ｂ２のみの場合について記載しであ
る。ＯＫはシステムクロックであり、１サイクルあたり
、１センサの読入出しを行なう。５ｐＦｉスタートパル
スであり、センサの信号の読み出しを開始させる。スタ
ートパルス５ＰｌｄイメージセンサチヴプＳ１のスター
トパルスＳＰである。イメージセンサチップｓ１のエン
ドパルスＫＰはイメージセンサチップｓ２のスタートパ
ルスＳＰである。イメージセンサチップＳ２のエンドパ
ルスＥＰけ必要に応じて次のイメージセンサチップのス
タートパルスＳＰとすることができる。スタートパルス
やエンドパルスはビデオ信号ラインとのストレー静電容
量によってビデオ信号に雑音を発生させる。点線で囲ま
れたスタートパルスＳＰ、エンドパルスＨＰのタイミン
グではビデオ信号は無効な出力となる。Ｓ、 ＯＫはセ
ンサクロックであり、波形の立ち上ｈｔりでスタートパ
ルスＳＰを読み込む。イメージセンサチップＳ１で１ｊ
Ｓ１−ＮＯＲ１から５ｌ−ＮＯＲ９９まで、イメージセ
ンサチップＳ２でＢ８２−ＮＯＲ１からＢ１２−ＮＯＲ
９９までの時系列的なスイッチ素子Ｓ−の選択パルスを
発生する。隣接する選択パルスの立ち上ｈ；り波形と立
ち下がり波形からのビデオ信号ラインに対するストレー
静電容量（スイッチ素子５Ｗ７Ｌのゲート静電容量を含
む）はほとんどバランスしているので、ビデオ信号に発
生する雑音は抑圧される。しかし１選択パルス５ｌ−Ｎ
ＯＲ１，５ｌ−ＮＯＲ９９，５２−Ｎ０Ｒ１，８２−Ｎ
０Ｒ９９の点線で囲まれたタイミングでは雑音を抑圧す
る選択パルスがないので、ビデオ信号は無効な出力とな
る。
の動作波形図である。第３図は第２図と同様にイメージ
センサチップＳ１．Ｂ２のみの場合について記載しであ
る。ＯＫはシステムクロックであり、１サイクルあたり
、１センサの読入出しを行なう。５ｐＦｉスタートパル
スであり、センサの信号の読み出しを開始させる。スタ
ートパルス５ＰｌｄイメージセンサチヴプＳ１のスター
トパルスＳＰである。イメージセンサチップｓ１のエン
ドパルスＫＰはイメージセンサチップｓ２のスタートパ
ルスＳＰである。イメージセンサチップＳ２のエンドパ
ルスＥＰけ必要に応じて次のイメージセンサチップのス
タートパルスＳＰとすることができる。スタートパルス
やエンドパルスはビデオ信号ラインとのストレー静電容
量によってビデオ信号に雑音を発生させる。点線で囲ま
れたスタートパルスＳＰ、エンドパルスＨＰのタイミン
グではビデオ信号は無効な出力となる。Ｓ、 ＯＫはセ
ンサクロックであり、波形の立ち上ｈｔりでスタートパ
ルスＳＰを読み込む。イメージセンサチップＳ１で１ｊ
Ｓ１−ＮＯＲ１から５ｌ−ＮＯＲ９９まで、イメージセ
ンサチップＳ２でＢ８２−ＮＯＲ１からＢ１２−ＮＯＲ
９９までの時系列的なスイッチ素子Ｓ−の選択パルスを
発生する。隣接する選択パルスの立ち上ｈ；り波形と立
ち下がり波形からのビデオ信号ラインに対するストレー
静電容量（スイッチ素子５Ｗ７Ｌのゲート静電容量を含
む）はほとんどバランスしているので、ビデオ信号に発
生する雑音は抑圧される。しかし１選択パルス５ｌ−Ｎ
ＯＲ１，５ｌ−ＮＯＲ９９，５２−Ｎ０Ｒ１，８２−Ｎ
０Ｒ９９の点線で囲まれたタイミングでは雑音を抑圧す
る選択パルスがないので、ビデオ信号は無効な出力とな
る。
Ｕよりはビデオ信号波形であり、８ｌ−Ｄ２から５ｌ−
Ｄ９９． Ｂ２−Ｄ２から５２−Ｄ９９までが有効な
出力となる。これは第１図において、等間隔で直線上に
配置されたフォトダイオードＤｎのオペてにあたるので
、すべての必要なセンサの信号が有効なビデオ出力信号
となる。積分波形はビデオ信号を１センサ出力ごとに積
分したもので、第３図のように無効出力期間を有する。
Ｄ９９． Ｂ２−Ｄ２から５２−Ｄ９９までが有効な
出力となる。これは第１図において、等間隔で直線上に
配置されたフォトダイオードＤｎのオペてにあたるので
、すべての必要なセンサの信号が有効なビデオ出力信号
となる。積分波形はビデオ信号を１センサ出力ごとに積
分したもので、第３図のように無効出力期間を有する。
これはスタートパルス端子等による雑音によって無効出
力となる期間である。連続データ出力はイメージセンサ
チップＳ１のビデオ出力ｆ２クロック周期分遅らせれば
、連続し之有効な出力が得られることを示したものであ
る。
力となる期間である。連続データ出力はイメージセンサ
チップＳ１のビデオ出力ｆ２クロック周期分遅らせれば
、連続し之有効な出力が得られることを示したものであ
る。
Ｂ８４図は本発明の実施例における密着型イメージセン
サのシステムクロック図である。ス〃−トパルスＳＰ、
クロックＣＫ力；タイミング発生器４０３に入力される
と各ブロックに必要な制御信号を発生する。クロ９クバ
ツフア４０５からセンサクロックｓ、 ｃ Ｋｂ”−イ
メージセンサチップＳ１．Ｓ２゜８３に与えられ、マ之
イメージセンサチヅプＳ １゜Ｂ２．Ｅ＋３にはそれぞ
れのスタートパルスＳＰ４与えらｋる。イメージセンサ
チッ＆−ｓ１．ｓ２゜Ｂ３のビデオ信号はプリアンプ４
０７で増＋！され、積分器４０８で１センサ出力毎に積
分される。積分された出力はバッファアンプ４０９で増
幅されＡ／Ｄコンバータ４０１でデジタル信号に変換さ
れる。
サのシステムクロック図である。ス〃−トパルスＳＰ、
クロックＣＫ力；タイミング発生器４０３に入力される
と各ブロックに必要な制御信号を発生する。クロ９クバ
ツフア４０５からセンサクロックｓ、 ｃ Ｋｂ”−イ
メージセンサチップＳ１．Ｓ２゜８３に与えられ、マ之
イメージセンサチヅプＳ １゜Ｂ２．Ｅ＋３にはそれぞ
れのスタートパルスＳＰ４与えらｋる。イメージセンサ
チッ＆−ｓ１．ｓ２゜Ｂ３のビデオ信号はプリアンプ４
０７で増＋！され、積分器４０８で１センサ出力毎に積
分される。積分された出力はバッファアンプ４０９で増
幅されＡ／Ｄコンバータ４０１でデジタル信号に変換さ
れる。
Ａ／Ｄ変換されたデジタル信号はデータラッチＲ１゜Ｒ
２及びデータセレクタ４０２によって連続なデータに変
換され連続データ出力端子４０４に出力される。連続な
データに変換される手ＭＦｉ、以下に示すとおりである
。イメージセンサチップＳ１のビデオ出力ｈ′−出力さ
れている期間は、デークラッチＲ２の出力（データセレ
クタの１）がデータセレクタ４０２によって選択され、
イメージセンサチップＳ２のビデオ出力り一出力されて
いる期間は、データうツチＲ１の出力（データセレクタ
の２）がデータセレクタ４０２によって選択され、イメ
ージセンサチップＳ３のビデオ出力が出力されている期
間°は、 Ａ／Ｄコンバータの出力（データセレクタの
６）ｈ″−そのままデータセレクタ４０２によって選択
さｈ、る。
２及びデータセレクタ４０２によって連続なデータに変
換され連続データ出力端子４０４に出力される。連続な
データに変換される手ＭＦｉ、以下に示すとおりである
。イメージセンサチップＳ１のビデオ出力ｈ′−出力さ
れている期間は、デークラッチＲ２の出力（データセレ
クタの１）がデータセレクタ４０２によって選択され、
イメージセンサチップＳ２のビデオ出力り一出力されて
いる期間は、データうツチＲ１の出力（データセレクタ
の２）がデータセレクタ４０２によって選択され、イメ
ージセンサチップＳ３のビデオ出力が出力されている期
間°は、 Ａ／Ｄコンバータの出力（データセレクタの
６）ｈ″−そのままデータセレクタ４０２によって選択
さｈ、る。
ｉ゛発明効果〕
以上述べたように本発明によれば、単純な構成により密
着型イメージセンサのコストダウンがはかれるという効
果を有する。複数のイメージセンサチップを用いてもプ
リアンプ等のＭ号処理系統け１系統で済むので１周辺回
路のコストも安いという効果を有する。単純な構成でか
つコストも安いことから大型のセンサも容易に、製造上
及びコスト的に実現できるという効果を有する。回路的
にも光学的にも特殊な処理をしていないので確実性が高
いという効果を有する。
着型イメージセンサのコストダウンがはかれるという効
果を有する。複数のイメージセンサチップを用いてもプ
リアンプ等のＭ号処理系統け１系統で済むので１周辺回
路のコストも安いという効果を有する。単純な構成でか
つコストも安いことから大型のセンサも容易に、製造上
及びコスト的に実現できるという効果を有する。回路的
にも光学的にも特殊な処理をしていないので確実性が高
いという効果を有する。
第１図は本発明の密着型イメージセンサの実装図。
第２図は本発明の密着型イメージセンサの回路図。
第３図＃−ｉ本発明の密着型イメージセンサの動作波形
図。 第４図は本発明の密着型イメージセンサのシステムブロ
ック図。 １０１・・・・・・・・走査回路 １０２・・・・・・スイッチ７レイ Ｄｎ（ｎ−１，２，３・・・・・・９９）・・・・・・
フォトダイオード（３１，Ｓ２．８５・・・・・・イメ
ージセンサチップＶＩＤ ・・・・・・ビデオ出力端
子ＫＰ・・・・・・エンドパルス端子 １０５・・・・・・実装基板 ４０１・川・・Ａ／Ｄコンバータ Ｒ１，Ｒ２・・・・・・データラッチ ４０２・・・・・・データセレクタ ４０６・・・・・・タイミング発生器 以 上
図。 第４図は本発明の密着型イメージセンサのシステムブロ
ック図。 １０１・・・・・・・・走査回路 １０２・・・・・・スイッチ７レイ Ｄｎ（ｎ−１，２，３・・・・・・９９）・・・・・・
フォトダイオード（３１，Ｓ２．８５・・・・・・イメ
ージセンサチップＶＩＤ ・・・・・・ビデオ出力端
子ＫＰ・・・・・・エンドパルス端子 １０５・・・・・・実装基板 ４０１・川・・Ａ／Ｄコンバータ Ｒ１，Ｒ２・・・・・・データラッチ ４０２・・・・・・データセレクタ ４０６・・・・・・タイミング発生器 以 上
Claims (2)
- （１）ａ）走査回路、走査回路により時系列的に選択さ
れるスイッチアレイ、スイッチアレイとセンサアレイの
一端はそれぞれ共通に接続され、もう一端は各スイッチ
と各センサ間でそれぞれ接続されたセンサアレイを含む
イメージセンサチップを複数個備えた密着型イメージセ
ンサにおいて、ｂ）各イメージセンサチップの第１セン
サとなるダミーセンサ、 ｃ）各イメージセンサチップの第１センサを省いて等間
隔で直線上にセンサを配置したセンサアレイ、 ｄ）各イメージセンサチップ共通となるビデオ出力端子
、 ｅ）各イメージセンサチップの最終センサの選択パルス
とタイミングが重ならないエンドパルス端子、 ｆ）各イメージセンサチップの走査回路が縦列接続され
た走査回路を備え、 ｇ）同一基板上に各イメージセンサチップを実装したこ
とを特徴とする密着型イメージセンサ。 - （２）ｎ個の縦列接続されたイメージセンサチップから
デジタルデータを取り出す密着型イメージセンサにおい
て、Ａ／Ｄコンバータ、（ｎ−１）個のデータラッチ、
ｎ入力のデータセレクタ、タイミング発生器を構成要素
とする特許請求の範囲第１項記載の密着型イメージセン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169979A JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169979A JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231160A true JPS6231160A (ja) | 1987-02-10 |
| JPH0736593B2 JPH0736593B2 (ja) | 1995-04-19 |
Family
ID=15896346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169979A Expired - Fee Related JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260813A (en) * | 1990-03-08 | 1993-11-09 | Kabushiki Kaisha Toshiba | Image reading apparatus in which a series of semiconductor chips are electrically connected to each other |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56102168A (en) * | 1980-01-19 | 1981-08-15 | Fujitsu Ltd | Video signal processing |
-
1985
- 1985-08-01 JP JP60169979A patent/JPH0736593B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56102168A (en) * | 1980-01-19 | 1981-08-15 | Fujitsu Ltd | Video signal processing |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260813A (en) * | 1990-03-08 | 1993-11-09 | Kabushiki Kaisha Toshiba | Image reading apparatus in which a series of semiconductor chips are electrically connected to each other |
| US5280304A (en) * | 1990-03-08 | 1994-01-18 | Kabushiki Kaisha Toshiba | Thermal print head in which a series of semiconductor chips are electrically connected to each other |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736593B2 (ja) | 1995-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |