JPH0771171B2 - 密着型イメ−ジセンサ - Google Patents
密着型イメ−ジセンサInfo
- Publication number
- JPH0771171B2 JPH0771171B2 JP60169978A JP16997885A JPH0771171B2 JP H0771171 B2 JPH0771171 B2 JP H0771171B2 JP 60169978 A JP60169978 A JP 60169978A JP 16997885 A JP16997885 A JP 16997885A JP H0771171 B2 JPH0771171 B2 JP H0771171B2
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- JP
- Japan
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- image sensor
- pulse
- sensor chip
- chips
- scanning circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は密着型イメージセンサの構成に関する。
本発明は、選択パルスデータを順次伝送し、選択信号を
順次出力する走査回路と、該走査回路から出力される前
記選択信号に応じて選択される複数のスイッチと、該各
スイッチとそれぞれ直列接続される複数のセンサとを備
えたイメージセンサチップを複数個有する密着型イメー
ジセンサにおいて、該複数個のイメージセンサーチップ
のうち第１のイメージセンサチップは、前記第１のイメ
ージセンサチップの前記走査回路の前記選択パルスデー
タの伝送が終了したことを隣合う第２のイメージセンサ
チップへ知らせるためのパルスであり、かつその立ち上
がり及び立ち下がりが、前記第１のイメージセンサチッ
プのうちの１つの前記スイッチが選択されている期間に
納められる走査終了パルスを出力する走査終了パルス出
力手段を備え、前記第２のイメージセンサチップは、前
記第１のイメージセンサチップから出力された前記走査
終了パルスを前記走査データに復調する手段を備えるこ
とを特徴とするため、チップ間の接続部に発生する雑音
のセンサへの影響を減少させることができる。
順次出力する走査回路と、該走査回路から出力される前
記選択信号に応じて選択される複数のスイッチと、該各
スイッチとそれぞれ直列接続される複数のセンサとを備
えたイメージセンサチップを複数個有する密着型イメー
ジセンサにおいて、該複数個のイメージセンサーチップ
のうち第１のイメージセンサチップは、前記第１のイメ
ージセンサチップの前記走査回路の前記選択パルスデー
タの伝送が終了したことを隣合う第２のイメージセンサ
チップへ知らせるためのパルスであり、かつその立ち上
がり及び立ち下がりが、前記第１のイメージセンサチッ
プのうちの１つの前記スイッチが選択されている期間に
納められる走査終了パルスを出力する走査終了パルス出
力手段を備え、前記第２のイメージセンサチップは、前
記第１のイメージセンサチップから出力された前記走査
終了パルスを前記走査データに復調する手段を備えるこ
とを特徴とするため、チップ間の接続部に発生する雑音
のセンサへの影響を減少させることができる。
従来例１ 特開昭59−229968に示されるように、フォトダイオード
と走査回路は別チップで構成されワイヤボンディングさ
れているものであった。
と走査回路は別チップで構成されワイヤボンディングさ
れているものであった。
従来例２ 特開昭59−86363に示されるように、CCDチップが千鳥状
に配列され、動作上同一チップとなるように光学的に結
像させているものであった。
に配列され、動作上同一チップとなるように光学的に結
像させているものであった。
しかし、従来例１では、複数個必要な別チップ構成の走
査回路のコスト及びワイヤボンディング等の実装コスト
が嵩みコストが高くなる。また従来例２では光学結像素
子のコスト及び光学結像素子の実装調整コストが重さみ
コストが高くなるという問題点を有する。
査回路のコスト及びワイヤボンディング等の実装コスト
が嵩みコストが高くなる。また従来例２では光学結像素
子のコスト及び光学結像素子の実装調整コストが重さみ
コストが高くなるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、また製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、また製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
本発明の密着型イメージセンサは、走査回路、走査回路
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続されたセンサアレイを含むイメージセ
ンサチップを複数個備えるものである。
により時系列的に選択されるスイッチアレイ、スイッチ
アレイと各々接続されたセンサアレイを含むイメージセ
ンサチップを複数個備えるものである。
本発明の密着型イメージセンサは、イメージセンサチッ
プにおいて、最終センサの選択パルスのタイミング中に
エンドパルスの立ち上がりと立ち下がりが含まれるのが
特徴である。
プにおいて、最終センサの選択パルスのタイミング中に
エンドパルスの立ち上がりと立ち下がりが含まれるのが
特徴である。
本発明の密着型イメージセンサは、各イメージセンサチ
ップの相互関係において、等間隔で直線上に全部のセン
サを配置したセンサアレイを備えており、各イメージセ
ンサチップのビデオ出力端子を共通接続し、各イメージ
センサチップの走査回路が縦列接続されて、同一基板上
に実装されているのが特徴である。
ップの相互関係において、等間隔で直線上に全部のセン
サを配置したセンサアレイを備えており、各イメージセ
ンサチップのビデオ出力端子を共通接続し、各イメージ
センサチップの走査回路が縦列接続されて、同一基板上
に実装されているのが特徴である。
本発明の密着型イメージセンサの上記の構成によれば、
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用いたような
セルフォックレンズアレイ等が利用できる。回路的には
各イメージセンサチップ間のビデオ信号のつなぎ目で特
殊な信号処理を不要としている。それは各イメージセン
サチップの最終センサの選択パルスのタイミング中にエ
ンドパルスの立ち上がりと立ち下がりが含まれる設計に
より実現している。
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用いたような
セルフォックレンズアレイ等が利用できる。回路的には
各イメージセンサチップ間のビデオ信号のつなぎ目で特
殊な信号処理を不要としている。それは各イメージセン
サチップの最終センサの選択パルスのタイミング中にエ
ンドパルスの立ち上がりと立ち下がりが含まれる設計に
より実現している。
第１図は本発明の実施例における密着型イメージセンサ
の実装図である。103の実装基板にS1,S2,S3のイメージ
センサチップを実装し、105のボンディングワイヤで接
続してある。イメージセンサチップS1とS2のビデオ出力
端子VID及びイメージセンサチップS2とS3のビデオ出力
端子VIDが103の実装基板を介してそれぞれ接続されてい
る。イメージセンサチップS1のエンドパルス端子EPとイ
メージセンサチップS2のスタートパルス端子SP、及びイ
メージセンサチップS2のエンドパルス端子EPとイメージ
センサチップS3のスタートパルス端子SPが103の実装基
板を介してそれぞれ接続されている。センサバイアス端
子VBB、クロック等入力端子群104及びイメージセンサチ
ップS1のスタートパルス端子SPにはそれぞれ実装基板10
3を介して周辺回路が接続される。クロック等入力端子
群104には走査回路101の電源端子も含まれる。
の実装図である。103の実装基板にS1,S2,S3のイメージ
センサチップを実装し、105のボンディングワイヤで接
続してある。イメージセンサチップS1とS2のビデオ出力
端子VID及びイメージセンサチップS2とS3のビデオ出力
端子VIDが103の実装基板を介してそれぞれ接続されてい
る。イメージセンサチップS1のエンドパルス端子EPとイ
メージセンサチップS2のスタートパルス端子SP、及びイ
メージセンサチップS2のエンドパルス端子EPとイメージ
センサチップS3のスタートパルス端子SPが103の実装基
板を介してそれぞれ接続されている。センサバイアス端
子VBB、クロック等入力端子群104及びイメージセンサチ
ップS1のスタートパルス端子SPにはそれぞれ実装基板10
3を介して周辺回路が接続される。クロック等入力端子
群104には走査回路101の電源端子も含まれる。
イメージセンサチップS1,S2,S3は、チップの長辺方向の
両側端に対称に（スタートパルス端子SP、エンドパルス
端子EPを省く）設けられたビデオ出力端子VID、センサ
バイアス端子VBB、クロック等入力端子群104を備え、ま
た、101の走査回路、102のスイッチアレイ、D1〜D100の
フォトダイオードを備えている。
両側端に対称に（スタートパルス端子SP、エンドパルス
端子EPを省く）設けられたビデオ出力端子VID、センサ
バイアス端子VBB、クロック等入力端子群104を備え、ま
た、101の走査回路、102のスイッチアレイ、D1〜D100の
フォトダイオードを備えている。
イメージセンサチップS1,S2,S3は、等間隔で直線上に全
部のフォトダイオードDnが位置するように実装基板103
上に実装されている。
部のフォトダイオードDnが位置するように実装基板103
上に実装されている。
第２図は本発明の実施例における密着型イメージセンサ
の回路図である。S.CKはセンサクロック端子、FFnはフ
リップフロップ、NORnはNORゲート、SWnはスイッチ素
子、INVnはインバータであり、FF51はハーフビットのフ
リップフロップである。第２図では、イメージセンサチ
ップS1,S2に限って記載してある。フリップフロップFF
n、NORゲートNORn、インバータINVnで走査回路101を構
成している。そして、走査回路101では、SP端子より入
力されたスタートパルスに基づき得られる選択パルスデ
ータを、システムクロックS.CKに同期して順次次段のフ
リップフロップへと伝送していき、それにともない、SW
nが順次選択される。
の回路図である。S.CKはセンサクロック端子、FFnはフ
リップフロップ、NORnはNORゲート、SWnはスイッチ素
子、INVnはインバータであり、FF51はハーフビットのフ
リップフロップである。第２図では、イメージセンサチ
ップS1,S2に限って記載してある。フリップフロップFF
n、NORゲートNORn、インバータINVnで走査回路101を構
成している。そして、走査回路101では、SP端子より入
力されたスタートパルスに基づき得られる選択パルスデ
ータを、システムクロックS.CKに同期して順次次段のフ
リップフロップへと伝送していき、それにともない、SW
nが順次選択される。
NORゲート101、インバータINV101、INV102,INV103で選
択パルスデータの前縁に同期した幅の狭いエンドパルス
EPを発生する。本実施例では、インバータINV101,INV10
2,INV103の動作遅れを利用して幅の狭いエンドパルスEP
を発生しているが、コンデンサと抵抗による微分回路で
も良い。NORゲートNOR102,NOR103によって幅の狭いスタ
ートパルスSPをフリップフロップFF1の読み込みのでき
る選択パルスデータに波形整形する。そして、S.CKに同
期して、選択パルスデータは順次次段のフリップフロッ
プへと伝送される。スタートパルスSPに幅の狭いパルス
を入力すると、NORゲートNOR102の出力が反転して、フ
リップフロップFF1のデータをセットし、フリップフロ
ップFF1のデータ読み込みと同時にセンサクロックS.CK
によってNORゲートNOR103が反転、したがってNORゲート
NOR102も反転して１サイクルのデータ読み込みを終了す
る。
択パルスデータの前縁に同期した幅の狭いエンドパルス
EPを発生する。本実施例では、インバータINV101,INV10
2,INV103の動作遅れを利用して幅の狭いエンドパルスEP
を発生しているが、コンデンサと抵抗による微分回路で
も良い。NORゲートNOR102,NOR103によって幅の狭いスタ
ートパルスSPをフリップフロップFF1の読み込みのでき
る選択パルスデータに波形整形する。そして、S.CKに同
期して、選択パルスデータは順次次段のフリップフロッ
プへと伝送される。スタートパルスSPに幅の狭いパルス
を入力すると、NORゲートNOR102の出力が反転して、フ
リップフロップFF1のデータをセットし、フリップフロ
ップFF1のデータ読み込みと同時にセンサクロックS.CK
によってNORゲートNOR103が反転、したがってNORゲート
NOR102も反転して１サイクルのデータ読み込みを終了す
る。
第２図ではフリップフロップFF51をハードビット構成と
しているが、最終段フリップフロップを１ビット構成と
して、イメージセンサチップS1とイメージセンサチップ
S2のセンサクロックS.CKにそれぞれ逆相のクロックを入
力して動作させることもできる。その場合各イメージセ
ンサチップのフォトダイオードの数は奇数個となり、ク
ロックが逆相になるので、センサクロックS.CKラインか
らのビデオVIDEOラインのストレー静電容量によるノイ
ズを抑圧できる。
しているが、最終段フリップフロップを１ビット構成と
して、イメージセンサチップS1とイメージセンサチップ
S2のセンサクロックS.CKにそれぞれ逆相のクロックを入
力して動作させることもできる。その場合各イメージセ
ンサチップのフォトダイオードの数は奇数個となり、ク
ロックが逆相になるので、センサクロックS.CKラインか
らのビデオVIDEOラインのストレー静電容量によるノイ
ズを抑圧できる。
第３図は本発明の実施例における密着型イメージセンサ
の動作波形図である。第３図は第２図と同様にイメージ
センサチップS1,S2のみの場合について記載してある。C
Kはシステムクロックであり、１サイクルあたり、１セ
ンサの読み出しを行なう。SPはスタートパルスであり、
センサの信号の読み出しを開始させる。スタートパルス
SPはイメージセンサチップS1のスタートパルスSPであ
る。イメージセンサチップS1のエンドパルスEPはイメー
ジセンサチップS2のスタートパルスSPである。イメージ
センサチップS2のエンドパルスEPは必要に応じて次のイ
メージセンサチップのスタートパルスSPとすることがで
きる。
の動作波形図である。第３図は第２図と同様にイメージ
センサチップS1,S2のみの場合について記載してある。C
Kはシステムクロックであり、１サイクルあたり、１セ
ンサの読み出しを行なう。SPはスタートパルスであり、
センサの信号の読み出しを開始させる。スタートパルス
SPはイメージセンサチップS1のスタートパルスSPであ
る。イメージセンサチップS1のエンドパルスEPはイメー
ジセンサチップS2のスタートパルスSPである。イメージ
センサチップS2のエンドパルスEPは必要に応じて次のイ
メージセンサチップのスタートパルスSPとすることがで
きる。
第３図に示すように、スタートパルスS1−SPはNORゲー
トS1−NOR102を通り、フリップフロップS1−FF1のS1−
▲▼,S1−▲▼と読み込まれる。
トS1−NOR102を通り、フリップフロップS1−FF1のS1−
▲▼,S1−▲▼と読み込まれる。
フリップフロップS1−FF51のS1−▲▼はインバー
タINV101,INV102,INV103に反転遅延されてNORゲートNOR
101によりエンドパルスS1−EPを発生する。次にエンド
パルスS1−EPはスタートパルスS2−SPとなって、NORゲ
ートS2−NOR102を反転させて、フリップフロップS2−FF
1のSD−▲▼,S2−▲▼と読み込まれる。NORゲ
ートS2−NOR102はNORゲートS2−NOR103にセンサクロッ
クS.CKが入力されると反転して次のスタートパルスの待
期状態となる。
タINV101,INV102,INV103に反転遅延されてNORゲートNOR
101によりエンドパルスS1−EPを発生する。次にエンド
パルスS1−EPはスタートパルスS2−SPとなって、NORゲ
ートS2−NOR102を反転させて、フリップフロップS2−FF
1のSD−▲▼,S2−▲▼と読み込まれる。NORゲ
ートS2−NOR102はNORゲートS2−NOR103にセンサクロッ
クS.CKが入力されると反転して次のスタートパルスの待
期状態となる。
スタートパルスやエンドパルスはビデオ信号ラインとの
ストレー静電容量によってビデオ信号に雑音を発生させ
る。点線で囲まれたスタートパルスSP、エンドパルスEP
のタイミングではビデオ信号は無効な出力となる。しか
し本発明では、エンドパルスEPの立ち上がりと立ち下が
りが、フォトダイオードD100の選択期間内に納まるよう
にしているので、ビデオ出力VIDEO上に正負対称のノイ
ズが現れ、これを積分することによりノイズが抑圧さ
れ、フォトダイオードD100からの出力が無効になるのを
防いでいる。
ストレー静電容量によってビデオ信号に雑音を発生させ
る。点線で囲まれたスタートパルスSP、エンドパルスEP
のタイミングではビデオ信号は無効な出力となる。しか
し本発明では、エンドパルスEPの立ち上がりと立ち下が
りが、フォトダイオードD100の選択期間内に納まるよう
にしているので、ビデオ出力VIDEO上に正負対称のノイ
ズが現れ、これを積分することによりノイズが抑圧さ
れ、フォトダイオードD100からの出力が無効になるのを
防いでいる。
S.CKはセンサクロックであり、波形の立ち上がりでスタ
ートパルスSPを読み込む。イメージセンサチップS1では
S1−INV1からS1−INV100まで、イメージセンサチップS2
ではS2−INV1からS2−INV100までの時系列的なスイッチ
素子SWnの選択パルスを発生する。隣接する選択パルス
の立ち上がり波形と立ち下がり波形からのビデオ信号ラ
インに対するストレー静電容量（スイッチ素子SWnのゲ
ート静電容量を含む）はほとんどバランスしているの
で、ビデオ信号に発生する雑音は抑圧される。しかし、
選択パルスS1−INV1,S2−INV100の点線で囲まれたタイ
ミングでは雑音を抑圧する選択パルスがないので、ビデ
オ信号は無効な出力となる。選択パルスS1−INV100,S2
−INV1はチップが異なるがタイミングが同じであるの
で、雑音は抑圧される。
ートパルスSPを読み込む。イメージセンサチップS1では
S1−INV1からS1−INV100まで、イメージセンサチップS2
ではS2−INV1からS2−INV100までの時系列的なスイッチ
素子SWnの選択パルスを発生する。隣接する選択パルス
の立ち上がり波形と立ち下がり波形からのビデオ信号ラ
インに対するストレー静電容量（スイッチ素子SWnのゲ
ート静電容量を含む）はほとんどバランスしているの
で、ビデオ信号に発生する雑音は抑圧される。しかし、
選択パルスS1−INV1,S2−INV100の点線で囲まれたタイ
ミングでは雑音を抑圧する選択パルスがないので、ビデ
オ信号は無効な出力となる。選択パルスS1−INV100,S2
−INV1はチップが異なるがタイミングが同じであるの
で、雑音は抑圧される。
VIDEOはビデオ信号波形であり、S1−D2からS1−D100,S2
−D100までが有効な出力となる。積分波形はビデオ信号
を１センサ出力ごとに積分したもので、S1−D100,S2−D
100に対するエンドパルス幅の影響を抑圧することがで
きる。
−D100までが有効な出力となる。積分波形はビデオ信号
を１センサ出力ごとに積分したもので、S1−D100,S2−D
100に対するエンドパルス幅の影響を抑圧することがで
きる。
第４図は本発明の実施例における密着型イメージセンサ
のシステムブロック図である。スタートパルスSP、クロ
ックCKがタイミング発生器403に入力されると各ブロッ
クに必要な制御信号を発生する。クロックバッファ405
からセンサクロックS.CKがイメージセンサチップS1,S2,
S3に与えられ、またイメージセンサチップS1,S2,S3には
それぞれのスタートパルスSPも与えられる。イメージセ
ンサチップS1,S2,S3のビデオ信号はプリアンプ407で増
幅され、積分器408で１センサ出力毎に積分される。積
分された出力はバッファアンプ409で増幅されA/Dコンバ
ータ401でデジタル信号に変換される。402はデジタル信
号出力端子である。
のシステムブロック図である。スタートパルスSP、クロ
ックCKがタイミング発生器403に入力されると各ブロッ
クに必要な制御信号を発生する。クロックバッファ405
からセンサクロックS.CKがイメージセンサチップS1,S2,
S3に与えられ、またイメージセンサチップS1,S2,S3には
それぞれのスタートパルスSPも与えられる。イメージセ
ンサチップS1,S2,S3のビデオ信号はプリアンプ407で増
幅され、積分器408で１センサ出力毎に積分される。積
分された出力はバッファアンプ409で増幅されA/Dコンバ
ータ401でデジタル信号に変換される。402はデジタル信
号出力端子である。
以上述べたように本発明によれば、チップ間の接続部に
発生するパルスの立ち下がりと立ち上がりを１つのセン
サの選択期間内に納めたため、パルスの立ち上がりよる
センサへの雑音とパルスの立ち下がりによるセンサへの
雑音を互いにキャンセルさせることができ、その結果、
雑音に抑えることができる。
発生するパルスの立ち下がりと立ち上がりを１つのセン
サの選択期間内に納めたため、パルスの立ち上がりよる
センサへの雑音とパルスの立ち下がりによるセンサへの
雑音を互いにキャンセルさせることができ、その結果、
雑音に抑えることができる。
第１図は本発明の密着型イメージセンサの実装図。 第２図は本発明の密着型イメージセンサの回路図。 第３図は本発明の密着型イメージセンサの動作波形図。 第４図は本発明の密着型イメージセンサのシステムブロ
ック図。 101……走査回路 102……スイッチアレイ Dn（ｎ＝1,2,3……100）……フォトダイオード S1,S2,S3……イメージセンサチップ VID……ビデオ出力端子 EP……エンドパルス端子 103……実装基板
ック図。 101……走査回路 102……スイッチアレイ Dn（ｎ＝1,2,3……100）……フォトダイオード S1,S2,S3……イメージセンサチップ VID……ビデオ出力端子 EP……エンドパルス端子 103……実装基板
Claims (1)
- 【請求項１】選択パルスデータを順次伝送し、選択信号
を順次出力する走査回路と、 該走査回路から出力される前記選択信号に応じて選択さ
れる複数のスイッチと、 該各スイッチと各々直列接続される複数のセンサと、 を備えたイメージセンサチップを複数個有する密着型イ
メージセンサにおいて、 該複数個のイメージセンサーチップのうち第１のイメー
ジセンサチップは、前記第１のイメージセンサチップの
前記走査回路の前記選択パルスデータの伝送が終了した
ことを、隣合う第２のイメージセンサチップへ知らせる
ためのパルスであり、かつその立ち上がり及び立ち下が
りが、前記第１のイメージセンサチップのうちの１つの
前記スイッチが選択されている期間に納められる走査終
了パルスを出力する走査終了パルス出力手段を備え、 前記第２のイメージセンサチップは、前記第１のイメー
ジセンサチップから出力された前記走査終了パルスを前
記走査データに復調する手段を備えることを特徴とする
密着型イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169978A JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169978A JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231159A JPS6231159A (ja) | 1987-02-10 |
| JPH0771171B2 true JPH0771171B2 (ja) | 1995-07-31 |
Family
ID=15896327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169978A Expired - Fee Related JPH0771171B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771171B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03289759A (ja) * | 1990-03-08 | 1991-12-19 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260758A (ja) * | 1985-05-15 | 1986-11-18 | Hitachi Ltd | 混成集積回路の節電方法 |
| JPS6213156A (ja) * | 1985-07-10 | 1987-01-21 | Fuji Electric Co Ltd | イメ−ジセンサ |
-
1985
- 1985-08-01 JP JP60169978A patent/JPH0771171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231159A (ja) | 1987-02-10 |
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