JP2874953B2 - イメージスキャナ - Google Patents
イメージスキャナInfo
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- JP2874953B2 JP2874953B2 JP2117998A JP11799890A JP2874953B2 JP 2874953 B2 JP2874953 B2 JP 2874953B2 JP 2117998 A JP2117998 A JP 2117998A JP 11799890 A JP11799890 A JP 11799890A JP 2874953 B2 JP2874953 B2 JP 2874953B2
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- 238000001514 detection method Methods 0.000 claims description 19
- 238000001444 catalytic combustion detection Methods 0.000 description 48
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数台のCCDセンサチップを備えたイメー
ジスキャナに関するものである。
ジスキャナに関するものである。
第２図は従来の密着形イメージスキャナの一構成例を
概略的に示す外観斜視図である。同図に示されるよう
に、従来より、密着形イメージスキャナには、光学的に
縮小させることなく原稿Ｐを読取れるように基板31上に
複数台のCCDセンサチップ32a乃至32dが配列されてい
た。
概略的に示す外観斜視図である。同図に示されるよう
に、従来より、密着形イメージスキャナには、光学的に
縮小させることなく原稿Ｐを読取れるように基板31上に
複数台のCCDセンサチップ32a乃至32dが配列されてい
た。
第３図は第２図の１個のCCDセンサチップの構成を示
すブロック図である。同図に示されるように、従来のCC
Dセンサチップには、読取り解像度に応じた間隔で配列
されたホトセル（例えば、400dpi、63.5μｍピッチ）を
有するホトセルアレイ33と、閉状態でホトセルに電荷を
蓄積させ開状態でホトセルの電荷を転送させる転送ゲー
ト34と、ホトセルアレイ33の検出信号を保持するアナロ
グレジスタ35とが備えられている。
すブロック図である。同図に示されるように、従来のCC
Dセンサチップには、読取り解像度に応じた間隔で配列
されたホトセル（例えば、400dpi、63.5μｍピッチ）を
有するホトセルアレイ33と、閉状態でホトセルに電荷を
蓄積させ開状態でホトセルの電荷を転送させる転送ゲー
ト34と、ホトセルアレイ33の検出信号を保持するアナロ
グレジスタ35とが備えられている。
そして、ホトセルアレイ33の電荷は転送ゲート入力信
号Ｇ（スタート信号）によりアナログレジスタ35に検出
信号としてパラレル転送され、クロックパルスＣにより
出力ゲート36を介してシリアル転送され、リセット信号
Ｒを受けるリセット回路37により画素毎にサンプリング
され、出力回路38により補償出力信号として出力され
る。
号Ｇ（スタート信号）によりアナログレジスタ35に検出
信号としてパラレル転送され、クロックパルスＣにより
出力ゲート36を介してシリアル転送され、リセット信号
Ｒを受けるリセット回路37により画素毎にサンプリング
され、出力回路38により補償出力信号として出力され
る。
第４図は第２図のイメージスキャナの信号処理回路の
構成例を示す図である。同図に示されるCCD32a乃至32d
のそれぞれの出力信号はアンプ39a乃至39dのそれぞれに
より増幅され、A/Dコンバータ40a乃至40dのそれぞれに
よりデジタル変換されて出力される。
構成例を示す図である。同図に示されるCCD32a乃至32d
のそれぞれの出力信号はアンプ39a乃至39dのそれぞれに
より増幅され、A/Dコンバータ40a乃至40dのそれぞれに
よりデジタル変換されて出力される。
第５図は第２図のイメージスキャナの信号処理回路の
他の構成例を示す図である。同図に示されるCCD32a乃至
32dのそれぞれの出力信号はゲート信号G1乃至G4により
逐次オンオフされるアナログスイッチ41a乃至41dを介し
てアンプ42に入力され、ここで増幅され、A/Dコンバー
タ43によりデジタル変換されて出力される。
他の構成例を示す図である。同図に示されるCCD32a乃至
32dのそれぞれの出力信号はゲート信号G1乃至G4により
逐次オンオフされるアナログスイッチ41a乃至41dを介し
てアンプ42に入力され、ここで増幅され、A/Dコンバー
タ43によりデジタル変換されて出力される。
しかしながら、第４図のイメージスキャナはアンプ及
びA/DコンバータのそれぞれをCCDセンサと同数備えなけ
ればならず、また、第５図のイメージスキャナはCCDセ
ンサと同数のアナログスイッチを備えなければならず、
いずれのイメージスキャナについても回路構成が複雑に
なる問題があった。
びA/DコンバータのそれぞれをCCDセンサと同数備えなけ
ればならず、また、第５図のイメージスキャナはCCDセ
ンサと同数のアナログスイッチを備えなければならず、
いずれのイメージスキャナについても回路構成が複雑に
なる問題があった。
さらに、第４図のイメージスキャナでは、アンプやA/
Dコンバータの特性のばらつきにより、また、第５図の
イメージスキャナでは、アナログスイッチの特性のばら
つきにより出力信号が影響を受ける問題があった。
Dコンバータの特性のばらつきにより、また、第５図の
イメージスキャナでは、アナログスイッチの特性のばら
つきにより出力信号が影響を受ける問題があった。
そこで、本発明は上記したような従来技術の課題を解
決するためになされたもので、その目的とするところ
は、回路規模の簡略化が図れ、しかも、処理回路の特性
の影響を受けにくいイメージスキャナを提供することに
ある。
決するためになされたもので、その目的とするところ
は、回路規模の簡略化が図れ、しかも、処理回路の特性
の影響を受けにくいイメージスキャナを提供することに
ある。
本発明に係るイメージスキャナは、光を受けることに
より電荷蓄積する複数の受光素子からなるホトセルアレ
イと、上記ホトセルアレイに蓄積された電荷を検出信号
として転送させる転送ゲートと、上記転送ゲートを介し
て転送される検出信号を格納するアナログレジスタとを
有するCCDセンサチップが複数台配列されたものであっ
て、それぞれのCCDセンサチップのアナログレジスタ
は、外部からの検出信号を転送するための入力端子と外
部に検出信号を転送するための出力端子とを備えている
イメージスキャナにおいて、上記CCDセンサチップのア
ナログレジスタの出力端子を、このCCDセンサチップに
隣接する他のCCDセンサチップのアナログレジスタの入
力端子に接続して、上記複数台のCCDセンサチップをカ
スケード接続する接続線と、上記複数台のCCDセンサチ
ップの動作を制御して、画素毎にサンプリングされた画
像読取り信号を出力する制御手段と、上記複数台のCCD
センサチップのうち最終段のアナログレジスタの出力端
子から出力される画像読取り信号を処理する信号処理手
段とを備えたことにより構成される。
より電荷蓄積する複数の受光素子からなるホトセルアレ
イと、上記ホトセルアレイに蓄積された電荷を検出信号
として転送させる転送ゲートと、上記転送ゲートを介し
て転送される検出信号を格納するアナログレジスタとを
有するCCDセンサチップが複数台配列されたものであっ
て、それぞれのCCDセンサチップのアナログレジスタ
は、外部からの検出信号を転送するための入力端子と外
部に検出信号を転送するための出力端子とを備えている
イメージスキャナにおいて、上記CCDセンサチップのア
ナログレジスタの出力端子を、このCCDセンサチップに
隣接する他のCCDセンサチップのアナログレジスタの入
力端子に接続して、上記複数台のCCDセンサチップをカ
スケード接続する接続線と、上記複数台のCCDセンサチ
ップの動作を制御して、画素毎にサンプリングされた画
像読取り信号を出力する制御手段と、上記複数台のCCD
センサチップのうち最終段のアナログレジスタの出力端
子から出力される画像読取り信号を処理する信号処理手
段とを備えたことにより構成される。
本発明においては、CCDセンサチップのアナログレジ
スタのそれぞれに、外部からの検出信号を転送するため
の入力端子と外部に検出信号を転送するための出力端子
とを備え、接続線によりCCDセンサチップの出力端子を
このチップに隣接する他のCCDセンサチップの入力端子
に接続して、複数台のCCDセンサチップをカスケード接
続している。このようにして、CCDセンサチップをカス
ケード接続したので、複数台のCCDセンサを１台のセン
サと同様に制御できる。
スタのそれぞれに、外部からの検出信号を転送するため
の入力端子と外部に検出信号を転送するための出力端子
とを備え、接続線によりCCDセンサチップの出力端子を
このチップに隣接する他のCCDセンサチップの入力端子
に接続して、複数台のCCDセンサチップをカスケード接
続している。このようにして、CCDセンサチップをカス
ケード接続したので、複数台のCCDセンサを１台のセン
サと同様に制御できる。
以下に、本発明を図示の実施例に基づいて説明する。
第１図は本発明に係るイメージスキャナの一実施例の
構成を示すブロック図である。同図に示されるように、
本実施例においては、４個のCCDセンサチップ2a乃至2d
によりイメージスキャナが構成されている場合を説明す
る。
構成を示すブロック図である。同図に示されるように、
本実施例においては、４個のCCDセンサチップ2a乃至2d
によりイメージスキャナが構成されている場合を説明す
る。
CCDセンサチップ2a乃至2dのそれぞれには、光を受け
ることにより電荷を蓄積する複数の受光素子（ホトセ
ル）を備えたホトセルアレイ3a乃至3dと、閉状態でホト
セルに電荷を蓄積させ開状態でホトセルの電荷を検出信
号として転送させる転送ゲート4a乃至4dと、この転送ゲ
ートを介して転送される検出信号を保持するアナログレ
ジスタ5a乃至5dとが備えられている。
ることにより電荷を蓄積する複数の受光素子（ホトセ
ル）を備えたホトセルアレイ3a乃至3dと、閉状態でホト
セルに電荷を蓄積させ開状態でホトセルの電荷を検出信
号として転送させる転送ゲート4a乃至4dと、この転送ゲ
ートを介して転送される検出信号を保持するアナログレ
ジスタ5a乃至5dとが備えられている。
また、CCDセンサチップ2a乃至2dのそれぞれには、ク
ロックパルスＣによりアナログレジスタ5a乃至5dの出力
をシリアル転送させることができる出力ゲート6a乃至6d
と、リセット信号Ｒを受けて出力信号を画素毎にサンプ
リングすることができるリセット回路7a乃至7dと、読取
信号を補償出力信号として外部に出力することができる
出力回路8a乃至8dとが備えられている。尚、本実施例で
は、CCDセンサチップ2dの出力ゲート6d、リセット回路7
d、及び出力回路8dのみを用いる場合を示す。
ロックパルスＣによりアナログレジスタ5a乃至5dの出力
をシリアル転送させることができる出力ゲート6a乃至6d
と、リセット信号Ｒを受けて出力信号を画素毎にサンプ
リングすることができるリセット回路7a乃至7dと、読取
信号を補償出力信号として外部に出力することができる
出力回路8a乃至8dとが備えられている。尚、本実施例で
は、CCDセンサチップ2dの出力ゲート6d、リセット回路7
d、及び出力回路8dのみを用いる場合を示す。
さらに、本実施例には、それぞれのCCDセンサチップ
のアナログレジスタ5a乃至5dに、外部からの検出信号を
転送するための入力端子9b乃至9d（入力端子9aは図示せ
ず）と外部に検出信号を転送するための出力端子10a乃
至10c（出力端子10dは図示せず）とが備えられている。
そして、アナログレジスタ5a,5b,5cの出力端子10a,10b,
10cのそれぞれを隣接する他のCCDセンサチップのアナロ
グレジスタ5b,5c,5dの入力端子9b,pc,9dに接続線11によ
り接続して（実際には、CCDセンサチップを搭載してい
る基板の端子同士をワイヤボンディングにより接続して
いる）、複数台のCCDセンサチップをカスケード接続し
ている。
のアナログレジスタ5a乃至5dに、外部からの検出信号を
転送するための入力端子9b乃至9d（入力端子9aは図示せ
ず）と外部に検出信号を転送するための出力端子10a乃
至10c（出力端子10dは図示せず）とが備えられている。
そして、アナログレジスタ5a,5b,5cの出力端子10a,10b,
10cのそれぞれを隣接する他のCCDセンサチップのアナロ
グレジスタ5b,5c,5dの入力端子9b,pc,9dに接続線11によ
り接続して（実際には、CCDセンサチップを搭載してい
る基板の端子同士をワイヤボンディングにより接続して
いる）、複数台のCCDセンサチップをカスケード接続し
ている。
また、図には示されていないが、本実施例のイメージ
スキャナには所定のタイミングでCCDセンサチップ2a乃
至2dに転送ゲート入力信号Ｇ、クロックパルスＣ、リセ
ット信号Ｒを入力して、それぞれのCCDセンサチップ2a
乃至2dの動作を制御する制御回路が備えられている。
スキャナには所定のタイミングでCCDセンサチップ2a乃
至2dに転送ゲート入力信号Ｇ、クロックパルスＣ、リセ
ット信号Ｒを入力して、それぞれのCCDセンサチップ2a
乃至2dの動作を制御する制御回路が備えられている。
上記構成を有するイメージスキャナにおいては、転送
ゲート4a乃至4dの閉状態の際に入射した光によりホトセ
ルアレイ3a乃至3dに電荷が蓄積され、転送ゲート入力信
号Ｇにより転送ゲート4a乃至4dが開常態になった際に蓄
積された受光データの全てを一斉にアナログレジスタ5a
乃至5dに転送させる。そして、各CCDセンサチップ2a乃
至2dの各アナログレジスタ5a乃至5dにおいては、クロッ
クパルスＣによりアナログレジスタ5a乃至5d内で、及び
接続線11を介して隣接するアナログレジスタ5a乃至5d間
で画像読取り信号がシリアル転送される。最終段のCCD
センサチップ2dではアナログレジスタ5dの出力は出力ゲ
ート6dが開放されたときにリセット回路7dに入力され、
ここでリセット信号Ｒにより画素毎にサンプリングされ
た画像読取り信号を、出力回路8dから補償出力信号とし
て出力する。
ゲート4a乃至4dの閉状態の際に入射した光によりホトセ
ルアレイ3a乃至3dに電荷が蓄積され、転送ゲート入力信
号Ｇにより転送ゲート4a乃至4dが開常態になった際に蓄
積された受光データの全てを一斉にアナログレジスタ5a
乃至5dに転送させる。そして、各CCDセンサチップ2a乃
至2dの各アナログレジスタ5a乃至5dにおいては、クロッ
クパルスＣによりアナログレジスタ5a乃至5d内で、及び
接続線11を介して隣接するアナログレジスタ5a乃至5d間
で画像読取り信号がシリアル転送される。最終段のCCD
センサチップ2dではアナログレジスタ5dの出力は出力ゲ
ート6dが開放されたときにリセット回路7dに入力され、
ここでリセット信号Ｒにより画素毎にサンプリングされ
た画像読取り信号を、出力回路8dから補償出力信号とし
て出力する。
第６図は第１図のイメージスキャナの信号処理回路の
構成例を示す図である。CCD基板１上には、複数（本実
施例では４）のCCDセンサチップ2a乃至2dが取り付けら
れ、それぞれのアナログレジスタが接続線11によりカス
ケード接続されている。最終段のCCDセンサチップから
のCCD出力信号はアンプ12に入力されて増幅され、この
増幅された出力信号（画像読取り信号）は、A/Dコンバ
ータ13に入力され、デジタル変換されて出力される。
構成例を示す図である。CCD基板１上には、複数（本実
施例では４）のCCDセンサチップ2a乃至2dが取り付けら
れ、それぞれのアナログレジスタが接続線11によりカス
ケード接続されている。最終段のCCDセンサチップから
のCCD出力信号はアンプ12に入力されて増幅され、この
増幅された出力信号（画像読取り信号）は、A/Dコンバ
ータ13に入力され、デジタル変換されて出力される。
以上に説明したように、本実施例においては、CCDセ
ンサチップのアナログレジスタのそれぞれに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、接続線によりCCD
センサチップの出力端子をこのチップに隣接する他のCC
Dセンサチップの入力端子に接続してカスケード接続し
ている。このようにして、カスケード接続されたCCDセ
ンサチップはあたかも１台のCCDセンサであるかのよう
に制御できるので、第６図に示されるように、信号処理
回路を１台のアンプ12とA/Dコンバータ13で構成でき
る。従って、本実施例によれば構成を簡略にでき、ま
た、第４図及び第５図の従来例のようにアンプやアナロ
グスイッチの特性ばらつきによる影響を受けることはな
い。
ンサチップのアナログレジスタのそれぞれに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、接続線によりCCD
センサチップの出力端子をこのチップに隣接する他のCC
Dセンサチップの入力端子に接続してカスケード接続し
ている。このようにして、カスケード接続されたCCDセ
ンサチップはあたかも１台のCCDセンサであるかのよう
に制御できるので、第６図に示されるように、信号処理
回路を１台のアンプ12とA/Dコンバータ13で構成でき
る。従って、本実施例によれば構成を簡略にでき、ま
た、第４図及び第５図の従来例のようにアンプやアナロ
グスイッチの特性ばらつきによる影響を受けることはな
い。
尚、上記実施例においては、CCDセンサチップを４個
搭載した場合について説明したが、本発明はこれには限
定されず、CCDセンサチップの数は何個であってもよ
い。
搭載した場合について説明したが、本発明はこれには限
定されず、CCDセンサチップの数は何個であってもよ
い。
以上説明したように、本発明によれば、複数のCCDセ
ンサをカスケードに接続したので、複数のCCDセンサ
を、あたかも長尺のCCDセンサそのものであるかのよう
に制御でき、そのための制御回路や信号処理回路の構成
を簡単なものにでき、また、信号処理回路が一系統であ
るため回路部品の特性ばらつきによる影響がなくなり、
読取り画像の品質の向上を図ることができる。
ンサをカスケードに接続したので、複数のCCDセンサ
を、あたかも長尺のCCDセンサそのものであるかのよう
に制御でき、そのための制御回路や信号処理回路の構成
を簡単なものにでき、また、信号処理回路が一系統であ
るため回路部品の特性ばらつきによる影響がなくなり、
読取り画像の品質の向上を図ることができる。
第１図は本発明に係るイメージスキャナの一実施例の構
成を示すブロック図、 第２図は従来の密着形イメージスキャナの一構成例を概
略的に示す外観斜視図、 第３図は第２図の１個のCCDセンサチップの構成を示す
ブロック図、 第４図は第２図のイメージスキャナの信号処理回路の構
成例を示す図、 第５図は第２図のイメージスキャナの信号処理回路の他
の構成例を示す図、 第６図は本実施例において複数個のCCDセンサ出力信号
を処理するための回路例を示す図である。 １……基板 2a乃至2d……CCDセンサチップ 3a乃至3d……ホトセルアレイ 4a乃至4d……転送ゲート 5a乃至5d……アナログレジスタ 6a乃至6d……出力ゲート 7a乃至7d……リセット回路 8a乃至8d……出力回路 9b乃至9d……入力端子 10a乃至10c……出力端子 11……接続線 12……アンプ 13……A/Dコンバータ
成を示すブロック図、 第２図は従来の密着形イメージスキャナの一構成例を概
略的に示す外観斜視図、 第３図は第２図の１個のCCDセンサチップの構成を示す
ブロック図、 第４図は第２図のイメージスキャナの信号処理回路の構
成例を示す図、 第５図は第２図のイメージスキャナの信号処理回路の他
の構成例を示す図、 第６図は本実施例において複数個のCCDセンサ出力信号
を処理するための回路例を示す図である。 １……基板 2a乃至2d……CCDセンサチップ 3a乃至3d……ホトセルアレイ 4a乃至4d……転送ゲート 5a乃至5d……アナログレジスタ 6a乃至6d……出力ゲート 7a乃至7d……リセット回路 8a乃至8d……出力回路 9b乃至9d……入力端子 10a乃至10c……出力端子 11……接続線 12……アンプ 13……A/Dコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂井 俊二 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭55−154877（ＪＰ，Ａ) 特開 平２−134081（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/024 - 1/036 H04N 5/335
Claims (1)
- 【請求項１】光を受けることにより電荷を蓄積する複数
の受光素子からなるホトセルアレイと、上記ホトセルア
レイに蓄積された電荷を検出信号として転送させる転送
ゲートと、上記転送ゲートを介して転送される検出信号
を格納するアナログレジスタとを有するCCDセンサチッ
プが複数台配列されたものであって、 それぞれのCCDセンサチップのアナログレジスタは、外
部からの検出信号を転送するための入力端子と外部に検
出信号を転送するための出力端子とを備えているイメー
ジスキャナにおいて、 上記CCDセンサチップのアナログレジスタの出力端子
を、このCCDセンサチップに隣接する他のCCDセンサチッ
プのアナログレジスタの入力端子に接続して、上記複数
台のCCDセンサチップをスケード接続する接続線と、 上記複数台のCCDセンサチップの動作を制御して、画素
毎にサンプリングされた画像読取り信号を出力する制御
手段と、 上記複数台のCCDセンサチップのうち最終段のアナログ
レジスタの出力端子から出力される画像読取り信号を処
理する信号処理手段と を備えたことを特徴とするイメージスキャナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117998A JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117998A JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414364A JPH0414364A (ja) | 1992-01-20 |
| JP2874953B2 true JP2874953B2 (ja) | 1999-03-24 |
Family
ID=14725514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117998A Expired - Fee Related JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874953B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154877A (en) * | 1979-05-23 | 1980-12-02 | Canon Inc | Picture signal processing system |
| JPH02134081A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | イメージセンサ |
-
1990
- 1990-05-07 JP JP2117998A patent/JP2874953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414364A (ja) | 1992-01-20 |
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