JPH04225686A - 撮像装置 - Google Patents

撮像装置

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JPH04225686A
JPH04225686A JP2408026A JP40802690A JPH04225686A JP H04225686 A JPH04225686 A JP H04225686A JP 2408026 A JP2408026 A JP 2408026A JP 40802690 A JP40802690 A JP 40802690A JP H04225686 A JPH04225686 A JP H04225686A
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/745—Circuitry for generating timing or clock signals
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は撮像装置に関する。詳し
くは、１画素毎に撮像信号電荷を蓄積してその後に信号
読出しを行なう、蓄積形の赤外線撮像素子を用いた赤外
線撮像装置に関する。
【０００２】近年、赤外線撮像素子は画素数の増加を要
求されており、全体の素子形成領域を変えずに画素数を
多くするには、素子の微細化が行なわれ、かつ、素子ピ
ッチを小にする。これに伴い、１画素の面積は小さくな
り、蓄積形の赤外線撮像素子では１画素毎の蓄積可能電
荷量が減少し、感度、及び撮像可能な赤外光強度範囲（
ダイナミックレンジ）が低下する。そこで、多画素化し
た場合でも感度及びダイナミックレンジを大きくとり得
るための改善が必要である。
【０００３】
【従来の技術】図５は従来の一例の構成図を示す。実際
には多数の素子を設けられているが、ここでは図面を簡
略化するために３６素子のみを、更にその一部を省略し
て示す。同図中、１は垂直走査用シフトレジスタ、２は
水平読出し回路で、これらの間に３６個のフォトダイオ
ード３１１〜３６６がマトリクス状に設けられている。 入力ゲート（ＩＧ）ライン４及び蓄積ゲート（ＳＧ）ラ
イン５にはＤＣバイアスが印加されている。
【０００４】ここで、図６に示すタイミングチャートと
併せてその動作を説明する。図５において、移送ゲート
（ＴＧ）ライン６に移送パルスφＴＧ（図６（Ａ））が
印加されると、フォトダイオード３１１〜３６６の信号
電荷が同時に蓄積ゲートＳＧに蓄積される。続いて、垂
直走査用シフトレジスタ１からラインアドレス信号φＶ
１　（図６（Ｂ）），φＶ２　（図６（Ｃ）），…，φ
Ｖ６　（図６（Ｄ））が出力され、これにより、アドレ
ススイッチ用ゲートＳＷ１　，ＳＷ２　…が順次オンさ
れ、蓄積ゲートＳＧに蓄積されていた信号電荷がアドレ
ススイッチ用ゲートＳＷ１　，…を介して水平読出し回
路２に供給され、ここから出力アンプ８を介して各ライ
ン毎に出力信号（図６（Ｅ））として出力される。以上
の動作が１フレームであり、　　以下、同様の動作が各
フレーム毎に繰返される。
【０００５】
【発明が解決しようとする課題】一般に、蓄積形の赤外
線撮像素子では、全体の素子形成領域を変えずに多画素
化するためには一画素当りの面積を小さく構成しなけれ
ばならず、このためには蓄積ゲートＳＧの面積を小に形
成しなければならない。この場合、１画素につき、蓄積
ゲートＳＧ以外にも入力ゲートＩＧ，移送ゲートＴＧ，
アドレススイッチ用ゲートＳＷを持つが、これらのゲー
トは微細化に限界があるのである程度以上はその面積を
縮小できず、蓄積ゲートＳＧの面積を小にせざるを得な
い。そこで、蓄積ゲートＳＧの面積を小に形成するのに
伴って蓄積時間Ｔｉｎｔ（図６（Ａ）に示す移送パルス
幅）を短くしなければならない。
【０００６】従来例は、１画素当りに一つの蓄積ゲート
ＳＧが割当てられている構成であるので、一画素当りの
蓄積ゲートＳＧの面積をそれ程大きくとることができず
、この面積に伴って蓄積時間も設定しなければならない
ので、多画素化した場合には蓄積時間が短くなり、感度
（ＳＮ比）が悪化する問題点があった。蓄積ゲートＳＧ
の面積を小に構成するにも拘わらず蓄積時間を短く設定
しない場合は、高温の撮像対象からの赤外光によって蓄
積ゲートＳＧにおいて信号電荷があふれてしまい、撮像
可能な赤外光強度（温度）範囲、つまりダイナミックレ
ンジが制限されてしまう問題点があった。
【０００７】本発明は、多画素化した場合でも感度を高
く、又、ダイナミックレンジを大きくとり得る撮像装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図を示す。本発明は同図に示す如く、垂直方向に隣接す
る２画素３１１と３２１、３３１と３４１、…につき１
個の蓄積ゲートＳＧを設けて該２画素を該蓄積ゲートＳ
Ｇを介して１つのアドレス伝送ラインに共通に接続し、
かつ、該２画素夫々に奇フィールド及び偶フィールド交
互に蓄積動作を制御する移送ゲートＴＧ１　，ＴＧ２　
ラインを接続し、奇フィールド期間において奇ラインの
画素３１１〜３１４，３３１〜３３４の電荷蓄積及び読
出し、偶フィールド期間において偶ラインの画素３２１
〜３２４，３４１〜３４４の電荷蓄積及び呼出しを行な
う構成とする。又、各画素３１１〜３４４の読出しライ
ンン７ａ〜７ｄの一端に、該読出しラインに残った信号
電荷を読出し毎に排出するためのスイッチング素子１４
を設けた構成とする。
【０００９】
【作用】奇フィールド期間において、移送ゲートＴＧ１
　ラインに移送パルスφＴＧ１　が印加されると、奇ラ
インの画素３１１〜３１４，３３１〜３３４の信号電荷
が同時に蓄積ゲートＳＧに蓄積される。続いて、アドレ
ス伝送ラインに順次ラインアドレス信号φＶ１　，φＶ
２　が印加されると、蓄積ゲートＳＧに蓄積されていた
信号電荷が読出し回路に供給され、ここから画素奇ライ
ン毎に出力信号として出力される。次に、偶フィールド
期間において、移送ゲートＴＧ２　ラインに移送パルス
φＴＧ２　が印加されると、偶ラインの画素３２１〜３
２４，３４１〜３４４の信号電荷が蓄積ゲートＳＧに蓄
積され、続いて、アドレス信号φＶ１　，φＶ２　が印
加されると、蓄積ゲートＳＧに蓄積されていた信号電荷
が読出し回路を介して画素偶ライン毎に出力される。
【００１０】本発明では、画素２個につき１つの蓄積ゲ
ートＳＧを設けた構成とされているので、蓄積ゲートＳ
Ｇの面積を、画素１個につき１つの蓄積ゲートを設けた
構成の従来例の２倍に増大でき、これに伴って蓄積時間
を長くでき、従来例に比して感度を高くでき、又、ダイ
ナミックレンジも大きくとり得る。
【００１１】又、ラインアドレス信号φＶ１　，φＶ２
　が出力される直前にスイッチング素子１４がオンされ
る。 これにより、読出しライン７ａ〜７ｄに残った信号電荷
が読出し毎に排出され、ライン間の画素のクロストーク
を軽減できる。
【００１２】
【実施例】図２は本発明の一実施例の構成図を示し、同
図中、図４と同一構成部分には同一番号を付す。このも
のも、実際には多数の素子を設けられているが、図面を
簡略化するために３６素子のみを、さらにその一部を省
略して示す。図２中、１０は垂直走査用シフトレジスタ
で、アドレス伝送ラインにラインアドレス信号φＶ１　
〜φＶ３　を順次出力するもので、同じ画素数であれば
、アドレス伝送ラインは従来例の１／２の数でよい。こ
れに伴い、蓄積ゲートＳＧ，アドレススイッチ用ゲート
ＳＷも夫々従来例の１／２の数でよい。１１は水平読出
し回路で、各ライン毎に順次信号電荷の読出しを行なう
。１２１　，１２２　は移送ゲートラインで、移送パル
スφＴＧ１　，φＴＧ２　が奇フィールド及び偶フィー
ルドで交互に繰返し出力される。つまり、本発明は１フ
レームの撮像を奇フィールドと偶フィールドとに分ける
インターレス動作によって行なっている。１３はリセッ
トパルスラインで、１ライン分の信号読出し毎にリセッ
トパルスφＲを出力してアドレススイッチ用ゲートＳＷ
に蓄積されている電荷を除去する。
【００１３】次に、本発明の動作を図３に示すタイミン
グチャートと併せて説明する。先ず、奇フィールドにお
いて、移送ゲートライン１２，に移送パルスφＴＧ１　
（図３（Ａ））が印加されると、奇ラインのフォトダイ
オード３１１〜３１６，３３１〜３３６，３５１〜３５
６の信号電荷が同時に蓄積ゲートＳＧに蓄積される。続
いて、垂直走査用シフトレジスタ１０からラインアドレ
ス信号φＶ１　（図３（Ｃ）），φＶ２　（図３（Ｄ）
），φＶ３　（図３（Ｅ））が出力され、これにより、
アドレススイッチ用ゲートＳＷ１　，ＳＷ２　，ＳＷ３
　が順次オンとされ、蓄積ゲートＳＧに蓄積されていた
信号電荷がアドレススイッチ用ゲートＳＷ１　〜ＳＷ３
　を介して水平読出し回路１１に供給され、ここから出
力アンプ８を介してフォトダイオード奇ライン毎に出力
信号（図３（Ｆ））として出力される。
【００１４】このとき、ラインアドレス信号φＶ１　，
φＶ２　，φＶ３　が出力される直前にリセットパルス
φＲ（図３（Ｇ））が出力され、これにより、リセット
用トランジスタ１４がオンとされ、アドレススイッチ用
ゲートＳＷ１　〜ＳＷ３　に残る信号電荷がリセット用
トランジスタ１４を介して電源＋Ｖ方向に排出され、ラ
イン間の画素のクロストークを軽減できる。次に、偶フ
ィールドにおいて、移送ゲートライン１２２　に移送パ
ルスφＴＧ２　（図３（Ｂ））が印加されると、偶ライ
ンのフォトダイオード３２１〜３３６，３４１〜３４６
，３６１〜３６６の信号電荷が同時に蓄積ゲートＳＧに
蓄積される。奇フィールドの場合と同様に、垂直走査用
シフトレジスタ１０からラインアドレス信号φＶ１　〜
φＶ３　が出力され、蓄積ゲートＳＧに蓄積されていた
電荷が水平読出し回路１１に供給され、ここからフォト
ダイオード偶ライン毎に出力信号（図３（Ｆ））として
出力される。
【００１５】以上の奇フィールド及び偶フィールドの動
作が１フレームであり、以下、同様の動作が各フレーム
毎に繰返される。
【００１６】このように本発明では、フォトダイオード
２個（２画素）につき１つの蓄積ゲートＳＧを設けた構
成とされているので、蓄積ゲートＳＧの面積を、１画素
当り１つの蓄積ゲートＳＧを設けた構成の従来例の２倍
に増大でき、これに伴って蓄積時間Ｔｉｎｔ（図３（Ａ
））を長くでき、従来例に比して感度を高くでき、又、
ダイナミックレンジも大きくとり得る。従って、多画素
化するために蓄積ゲートＳＧの面積を小に形成しなけれ
ばならない場合でも従来例に比してその影響が少なく、
従来例に比して感度を高くできる。又、本発明では、前
記のようにアドレス伝送ラインの数が従来の１／２であ
るので、アドレススイッチ用ゲートＳＷの数を従来の１
／２にでき、アドレス伝送ライン及びアドレススイッチ
用ゲートＳＷの面積減少分だけ蓄積ゲートＳＧの面積を
更に増大でき、この点からも感度を高く、及びダイナミ
ックレンジを大きくとり得る。
【００１７】なお、、図２に示す実施例では、水平読出
し回路を全画素に対して１個設けた構成であるが、本発
明はこれに限定されるものではなく、画素数が非常に多
い場合では水平読出し回路を１つのみで構成すると読出
しクロック周波数を高くとらなければならないので、全
画素を上下２分割して２系列とし、水平読出し回路を２
系列設けて夫々をあまり高くない読出しクロック周波数
で読出すようにしてもよい。
【００１８】この場合、図４（Ａ）に示す如く、上半分
の画素からの信号電荷を読出す水平読出し回路１１ａ及
び出力アンプ８ａと、下半分の画素からの信号電荷を読
出す水平読出し回路１１ｂ及び出力アンプ８ｂとを設け
、水平読出し回路１１ａの転送方向と水平読出し回路１
１ｂとの転送方向とを互いに逆向きにする。このように
両者の転送方向を逆向きに構成する理由は、もし図４（
Ｂ）に示すように両者の転送方向は同方向にすると夫々
の間隔が広がり、垂直ライン形成領域の水平方向長さｌ
２　が図４（Ａ）に示す水平方向長さｌ１　に比して長
くなり、全体の面積が大になる等好ましくないからであ
る。
【００１９】
【発明の効果】本発明によれば、２画素につき１つの蓄
積ゲートを設けたので、蓄積ゲートの面積を従来例の２
倍に増大でき、これに伴って蓄積時間を長くでき、多画
素化した場合でも従来例に比して感度を高くでき、又、
ダイナミックレンジを大きくとり得る。又、読出しライ
ンの一端にスイッチング素子を設けたので、ライン間の
クロストークを軽減できる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成図である。
【図３】本発明の動作タイミングチャートである。
【図４】本発明の他の実施例を説明する図である。
【図５】従来の一例の構成図である。
【図６】従来の動作タイミングチャートである。
【符号の説明】
３１１〜３６６　　フォトトランジスタ（画素）５　　
蓄積ゲートライン ８，８ａ，８ｂ　　出力アンプ １０　　垂直走査用シフトレジスタ １１，１１ａ，１１ｂ　　水平読出し回路１２１　，１
２２　　　移送ゲートライン１３　　リセットパルスラ
イン １４　　リセット用トランジスタ（スイッチング素子）
ＳＧ　　蓄積ゲート ＴＧ１　，ＴＧ２　　　移送ゲート ＩＧ　　入力ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　二次元に配列された各画素（３１１〜
    ３４４）毎に設けられた蓄積ゲート（ＳＧ）下の蓄積電
    荷を、垂直方向の複数のアドレス伝送ラインのうちの１
    ラインを選択して読出す構成の撮像装置において、垂直
    方向に隣接する２画素（３１１と３２１、３３１と３４
    １、…）につき１個の蓄積ゲート（ＳＧ）下を設けて該
    ２画素を該蓄積ゲート（ＳＧ）を介して１つのアドレス
    伝送ラインに共通に接続し、かつ、該２画素夫々に奇フ
    ィールド及び偶フィールド交互に蓄積動作を制御する移
    送ゲート（ＴＧ１　，ＴＧ２　）ラインを接続してなり
    、奇フィールド期間において奇ラインの画素（３１１〜
    ３１４，３３１〜３３４）の電荷蓄積及び読出し、偶フ
    ィールド期間において偶ラインの画素（３２１〜３２４
    ，３４１〜３４４）の電荷蓄積及び読出しを行なう構成
    としてなることを特徴とする撮像装置。
  2. 【請求項２】　　上記各画素（３１１〜３４４）の読出
    しライン（７ａ〜７ｄ）の一端に、該読出しラインに残
    った信号電荷を読出し毎に排出するためのスイッチング
    素子（１４）を設けてなることを特徴とする請求項１の
    撮像装置。
  3. 【請求項３】　　上記各画素（３１１〜３４４）を上下
    ２分割して２系列とし、該２系列毎に読出し回路（１１
    ａ，１１ｂ）を設けてなることを特徴とする請求項１の
    撮像装置。
  4. 【請求項４】　　該２系列の読出し回路（１１ａ，１１
    ｂ）は、左右に並設し、読出し転送方向を互いに逆方向
    にしたことを特徴とする請求項３の撮像装置。
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