JPS63194360A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63194360A JPS63194360A JP62028428A JP2842887A JPS63194360A JP S63194360 A JPS63194360 A JP S63194360A JP 62028428 A JP62028428 A JP 62028428A JP 2842887 A JP2842887 A JP 2842887A JP S63194360 A JPS63194360 A JP S63194360A
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- JP
- Japan
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- gates
- diodes
- gate
- ccd
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000009825 accumulation Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、特にハイブリッド型のＩＲＣＣＤ （Ｉｎ
ｆｒａｒｅｄ Ｃｈａｙｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅｓの略）において、多画素化による転送能力の低
下を防止するため、Ｉ ＲＣＣＤの１ビツトに対し、少
なくとも４画素を対応させ、入力ゲートによるアドレス
により、高性能の多画素化を実現したものである。
ｆｒａｒｅｄ Ｃｈａｙｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅｓの略）において、多画素化による転送能力の低
下を防止するため、Ｉ ＲＣＣＤの１ビツトに対し、少
なくとも４画素を対応させ、入力ゲートによるアドレス
により、高性能の多画素化を実現したものである。
本発明は赤外線２次元センサ用の半導体装置に関するも
のである。
のである。
赤外線２次元センサとして、ハイブリッド型ＩＲＣＣＤ
は有望であるが、多画素化（大規模化）されるにつれ、
１ビツト当たりのセル容量が減少し、性能が劣化する（
セル容量が減少すると、入力信号を有効に受は入れるこ
とができなくなり、入力信号中の多くの部分が放出され
てしまう）問題がある。
は有望であるが、多画素化（大規模化）されるにつれ、
１ビツト当たりのセル容量が減少し、性能が劣化する（
セル容量が減少すると、入力信号を有効に受は入れるこ
とができなくなり、入力信号中の多くの部分が放出され
てしまう）問題がある。
このため、セル容量を低下させることなく、多画素化す
る方法が必要となる。
る方法が必要となる。
第３図は従来のＩＲＣＣＤの単位セルの構成図であって
、１０は４つの転送電極φ１．φ２．φ３．φ４より成
る１ビツトのＣＣＤ 、１１は蓄積ゲート、１２は入力
ゲート、１３は入力ダイオード、１４はオーバーフロー
ゲート、１５はオーバーフロードレイン、１６は移送ゲ
ートをそれぞれ示す。
、１０は４つの転送電極φ１．φ２．φ３．φ４より成
る１ビツトのＣＣＤ 、１１は蓄積ゲート、１２は入力
ゲート、１３は入力ダイオード、１４はオーバーフロー
ゲート、１５はオーバーフロードレイン、１６は移送ゲ
ートをそれぞれ示す。
従来の単位セルは第３図に示すように、単一の蓄積ゲー
ト１１に対して入力ゲート１２と入力ダイオード１３を
各１個宛対応させた構成になっている。
ト１１に対して入力ゲート１２と入力ダイオード１３を
各１個宛対応させた構成になっている。
しかして例えばｔ１ｇｃｄＴｅ結晶等からなる赤外線検
知素子２０によって検出された赤外線は、信号化されて
入力ダイオード１３に入力され、人力ゲート１２を介し
て蓄積ゲート１１に入力される。そして蓄積ゲート１１
に入力された赤外線信号は、移送ゲート１６からＣＣＤ
１０の転送電極φ３に入力され、図示しないＣＣＵの
出力部から取り出される。
知素子２０によって検出された赤外線は、信号化されて
入力ダイオード１３に入力され、人力ゲート１２を介し
て蓄積ゲート１１に入力される。そして蓄積ゲート１１
に入力された赤外線信号は、移送ゲート１６からＣＣＤ
１０の転送電極φ３に入力され、図示しないＣＣＵの
出力部から取り出される。
しかしながら上記半導体装置は、多画素化のために単位
セルの寸法を微細化すると、セル容量が低下して転送能
力が劣化するなどの問題点があった。
セルの寸法を微細化すると、セル容量が低下して転送能
力が劣化するなどの問題点があった。
本発明の半導体装置は、第１図の実施例図に示すように
、単一の蓄積ゲート１１に、４個の第１の入力ゲート２
ａ、 ２Ｂ、 ２ｃ、 ２ｄおよび２個の第２の入力ゲ
ート２Ａ、 ２Ｂを介して４個の入力ダイオード３ａ。
、単一の蓄積ゲート１１に、４個の第１の入力ゲート２
ａ、 ２Ｂ、 ２ｃ、 ２ｄおよび２個の第２の入力ゲ
ート２Ａ、 ２Ｂを介して４個の入力ダイオード３ａ。
３ｂ、 ３ｃ、 ３ｄを接続し、該入力ダイオード３ａ
〜３ｄが前記第１および第２の入力ゲートによって時分
割的に選択される構成になっている。
〜３ｄが前記第１および第２の入力ゲートによって時分
割的に選択される構成になっている。
なお、１４Ａ、１４Ｂはオーバーフローゲート、１５Ａ
、１５Ｂはオーバーフロードレイン、１０はＣＣＤを示
している。
、１５Ｂはオーバーフロードレイン、１０はＣＣＤを示
している。
このように構成された半導体装置は、入力ゲートをアド
レスすることによって４個の入力ダイオードの内の１つ
を選択し、その出力信号をＣＣＤに入力することで、時
分割的に、１ビツトのＣＣＤで４画素を読み出すことが
できる。この場合、積分時間は通常の動作の１／４にな
るが、光電変換効率が高い場合は全く問題とはならない
。
レスすることによって４個の入力ダイオードの内の１つ
を選択し、その出力信号をＣＣＤに入力することで、時
分割的に、１ビツトのＣＣＤで４画素を読み出すことが
できる。この場合、積分時間は通常の動作の１／４にな
るが、光電変換効率が高い場合は全く問題とはならない
。
以下実施例図に基づいて本発明の詳細な説明する。
第１図は本発明の一実施例を示す模式図であるが、前記
第３図と同一部分には同一符号を付している。
第３図と同一部分には同一符号を付している。
第１図に示すように、本発明にかかる単位セルは、蓄積
ゲート１１を挟む形で配置された４個の入力ダイオード
３ａ、 ３ｂ、 ３ｃ、 ３ｄと、８亥入力ダイオード
と前記単一の蓄積ゲート１１との間に配置された４個の
第１の入力ゲート２ａ、 ２ｂ、 ２ｃ、 ２ｄと、２
個の第２の人カゲーｔ−２Ａ、 ２Ｂと、それを挟む形
で配置された各１対のオーバーフローゲー）１４Ａ 、
１４Ｂおよびオーバーフロードレイン１５Ａ 、 １
５Ｂと、１ビツトのＣＣＤ １０とによって構成され、
前記４個の第１の入カゲー）２ａ、 ２ｃおよび２ｂ、
２ｄは、母線ＸＩ、 Ｘ２によって、また第２の入力
ゲート２＾、 ２Ｂは、母線Ｙｌ、 Ｙ２によって時分
割的に制御される。
ゲート１１を挟む形で配置された４個の入力ダイオード
３ａ、 ３ｂ、 ３ｃ、 ３ｄと、８亥入力ダイオード
と前記単一の蓄積ゲート１１との間に配置された４個の
第１の入力ゲート２ａ、 ２ｂ、 ２ｃ、 ２ｄと、２
個の第２の人カゲーｔ−２Ａ、 ２Ｂと、それを挟む形
で配置された各１対のオーバーフローゲー）１４Ａ 、
１４Ｂおよびオーバーフロードレイン１５Ａ 、 １
５Ｂと、１ビツトのＣＣＤ １０とによって構成され、
前記４個の第１の入カゲー）２ａ、 ２ｃおよび２ｂ、
２ｄは、母線ＸＩ、 Ｘ２によって、また第２の入力
ゲート２＾、 ２Ｂは、母線Ｙｌ、 Ｙ２によって時分
割的に制御される。
なお、図中の■〜■は赤外線検知素子を示している。ま
た１個の入力ダイオードが選択されている時は他の３個
の入力ダイオードはオーバーフローゲートを介してオー
バーフロードレインに電気的に接続されるよう制御され
る。
た１個の入力ダイオードが選択されている時は他の３個
の入力ダイオードはオーバーフローゲートを介してオー
バーフロードレインに電気的に接続されるよう制御され
る。
このように構成された半導体装置によれば、前記入力ダ
イオード３ａ、 ３ｂ、 ３ｃ、 ３ｄからの入力を４
つに鋳分割してＣＣＤ １０に転送することができるた
め信号が重複せず、信号の溢れ現象が無（なって半導体
装置の効率化を実現できる。
イオード３ａ、 ３ｂ、 ３ｃ、 ３ｄからの入力を４
つに鋳分割してＣＣＤ １０に転送することができるた
め信号が重複せず、信号の溢れ現象が無（なって半導体
装置の効率化を実現できる。
第２図（ａｌと（ｂｌは本発明の一応用例を示す結線図
・と信号形態の一例を示す図である。
・と信号形態の一例を示す図である。
第２図Ｔａ）に示すようにこの応用例は、３×３の９ビ
ツト構成になっている。図中、点線内はＣＣＤを示し、
２点鎖線内はＣＣＤを除く入力部分を示している。
ツト構成になっている。図中、点線内はＣＣＤを示し、
２点鎖線内はＣＣＤを除く入力部分を示している。
また丸印で示す符号１〜４は第１図に示した第１の入力
ゲート２ａ〜２ｄに対応し、丸印５，６は第２の入力ゲ
ート２Ａ、 ２Ｂに対応している。第１の入力ゲート２
ａ〜２ｄは母線Ｘｉ、 Ｘ２に、第２の入カゲー）２Ａ
、 ２Ｂは母線Ｙｌ、 Ｙ２に接続されている。
ゲート２ａ〜２ｄに対応し、丸印５，６は第２の入力ゲ
ート２Ａ、 ２Ｂに対応している。第１の入力ゲート２
ａ〜２ｄは母線Ｘｉ、 Ｘ２に、第２の入カゲー）２Ａ
、 ２Ｂは母線Ｙｌ、 Ｙ２に接続されている。
母線ＸＩ、 Ｘ２およびＹｌ、 Ｙ２に第２図（ｂ）に
示すパルスを印加すれば、４つの入力ダイオード３ａ〜
３ｄからの入力電荷が時分割で順次蓄積ゲート１１下へ
注入され、移送ゲート１６とＣＣＤ １０内を転送され
て図示しない出力部から出力される。
示すパルスを印加すれば、４つの入力ダイオード３ａ〜
３ｄからの入力電荷が時分割で順次蓄積ゲート１１下へ
注入され、移送ゲート１６とＣＣＤ １０内を転送され
て図示しない出力部から出力される。
なお、本実施例では４画素を２重構造の入力ゲートで選
択するようにしたが、３重以上のゲート数にして、より
多くの画素を時分割で選択できることは勿論である。
択するようにしたが、３重以上のゲート数にして、より
多くの画素を時分割で選択できることは勿論である。
本発明によれば、少ないビット数のＣＣＤで多数の画素
からの信号を読み出せることから、セル容量の増大とあ
いまって、高性能、多画素化が容易に実現できる。
からの信号を読み出せることから、セル容量の増大とあ
いまって、高性能、多画素化が容易に実現できる。
第１図は本発明の一実施例を示す模式図、第２図（ａ）
と（ｂ）は本発明の一応用例を示す結線図と信号形態の
一例を示す図、 第３図は従来の単位セルの構成を示す模式図である。 図中、２ａ、 ２ｂ、 ２ｃ、 ２ｄは第１の入力ゲー
ト、加、 ２Ｂは第２の入力ゲート、 ３ａ、３ｂ＋ ３ｃ、 ３ｄは入力ダイオード、１０は
ＣＣＤ 。 １１は蓄積ゲート、 １４Ａ、１４Ｂはオーバーフローゲート、１５Ａ、１５
Ｂはオーバーフロードレイン、１６は移送ゲート、 をそれぞれ示す。 千秒恥一定府剥図 第１図 ＋Ｑ） Ｙｒ Ｙ２２
ト泡日胛−ｆこ、ｆｆ１ｆＰＪ図 第２図
と（ｂ）は本発明の一応用例を示す結線図と信号形態の
一例を示す図、 第３図は従来の単位セルの構成を示す模式図である。 図中、２ａ、 ２ｂ、 ２ｃ、 ２ｄは第１の入力ゲー
ト、加、 ２Ｂは第２の入力ゲート、 ３ａ、３ｂ＋ ３ｃ、 ３ｄは入力ダイオード、１０は
ＣＣＤ 。 １１は蓄積ゲート、 １４Ａ、１４Ｂはオーバーフローゲート、１５Ａ、１５
Ｂはオーバーフロードレイン、１６は移送ゲート、 をそれぞれ示す。 千秒恥一定府剥図 第１図 ＋Ｑ） Ｙｒ Ｙ２２
ト泡日胛−ｆこ、ｆｆ１ｆＰＪ図 第２図
Claims (1)
- 【特許請求の範囲】 入力ダイオードから蓄積ゲート下に入力される信号電荷
を入力ゲートによって制御し、かつ前記蓄積ゲート下の
電荷を移送ゲートを介してＣＣＤへ入力する構成の半導
体装置において、 単一の蓄積ゲート（１１）に、複数の入力ゲート（２ａ
，２ｂ，２ｃ，２ｄ，２Ａ，２Ｂ）を介して少なくとも
４個以上の入力ダイオード（３ａ，３ｂ，３ｃ，３ｄ）
を接続し、該入力ダイオード（３ａ〜３ｄ）が前記入力
ゲート（２ａ〜２ｄ，２Ａ，２Ｂ）へのバイアスの有無
によって時分割的に選択される構成にしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028428A JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028428A JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194360A true JPS63194360A (ja) | 1988-08-11 |
| JPH0831586B2 JPH0831586B2 (ja) | 1996-03-27 |
Family
ID=12248387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028428A Expired - Lifetime JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831586B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225686A (ja) * | 1990-12-27 | 1992-08-14 | Fujitsu Ltd | 撮像装置 |
-
1987
- 1987-02-09 JP JP62028428A patent/JPH0831586B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225686A (ja) * | 1990-12-27 | 1992-08-14 | Fujitsu Ltd | 撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831586B2 (ja) | 1996-03-27 |
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