WO2022085467A1 - センサ装置、センシングモジュール - Google Patents

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wiring layer
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sensor device
semiconductor substrate
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恭平 水田
肇 山岸
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a sensor device having pixels that transfer the electric charge accumulated in the photoelectric conversion element to different charge holding units by two transfer transistors, and a sensing module, and particularly to reduce power consumption. Regarding the technical field.
  • ToF Time Of Flight
  • ToF method there are a direct ToF (direct ToF) method and an indirect ToF (indirect ToF) method.
  • the light emitted from the light source is reflected by the object, and the reflected light from the object is photoelectrically converted by a photoelectric conversion element such as a photodiode. Then, the signal charge obtained by this photoelectric conversion is distributed to two FDs (floating diffusion: floating diffusion region) by a pair of transfer transistors driven alternately.
  • a photoelectric conversion element such as a photodiode
  • Patent Document 1 discloses a technique of a distance measuring module that measures a distance by an indirect ToF method.
  • the above-mentioned pair of transfer transistors is driven at high speed so as to repeat on / off in a short cycle of, for example, 10 MHz (megahertz) to 200 MHz, so that there is a problem that power consumption increases.
  • This technique was made in view of the above circumstances, and is configured to transfer the charge accumulated in the photoelectric conversion element to separate charge holding units by two transfer transistors, for example, as in an indirect ToF type sensor device.
  • the purpose is to reduce the power consumption of the sensor device.
  • the sensor device includes a semiconductor substrate, a wiring layer portion formed on the semiconductor substrate and having a plurality of wiring layers, a photoelectric conversion element for performing photoelectric conversion, and a photoelectric conversion element stored in the photoelectric conversion element.
  • the first charge holding unit and the second charge holding unit that hold the charge, the first transfer transistor that transfers the charge to the first charge holding unit, and the second transfer transistor that transfers the charge to the second charge holding unit.
  • a pixel having a transfer transistor is formed in a laminated structure consisting of the semiconductor substrate and the wiring layer portion, and each of the first and second transfer transistors extending in the thickness direction in the wiring layer portion.
  • a shield portion surrounding each of the gate wirings is formed. The shield portion makes it possible to reduce the capacitance load from the peripheral wiring with respect to the gate wiring.
  • the shield portion is formed so as to straddle the plurality of the wiring layers. As a result, the range in which the shield portion covers the gate wiring in the stacking direction of the wiring layer portion becomes wider.
  • the gate wiring has a wiring extending in the in-plane direction inside the shield portion.
  • the via is formed for one layer after forming the (dummy) wiring in each wiring layer in the outer region of the shield portion. It is possible to apply the same process as the wiring forming process.
  • the gate wiring has a configuration formed by penetrating vias penetrating the plurality of wiring layers.
  • penetrating via it is not necessary to form the wiring in the in-plane direction in the gate wiring, so that the gate wiring can be formed thin.
  • the interpixel wiring to which the gate wiring is connected is formed in the most remote wiring layer, which is the wiring layer most distant from the semiconductor substrate in the wiring layer portion. It is conceivable that the shield portion has a configuration extending from the adjacent wiring layer of the farthest wiring layer in the wiring layer portion toward the semiconductor substrate side. This makes it possible to maximize the range in which the shield portion covers the gate wiring in the stacking direction of the wiring layer portion when the shield portion is formed by digging a trench in the wiring layer portion.
  • the shield portion has an annular cross-sectional shape in the in-plane direction. As a result, when the shield portion is formed by digging a trench in the wiring layer portion, it becomes easy to make the depth of the shield portion uniform.
  • the shield portion is formed of an insulating material different from the interlayer insulating material in the wiring layer portion. This makes it possible to form the shield portion with a material having higher insulating properties than the interlayer insulating material.
  • the shield portion is formed of a Low-k material. This enhances the insulation of the shield portion.
  • the shield portion has a hollow portion. This makes it possible to eliminate the need for the step of filling the trench with the insulating material when the shield portion is formed by digging the trench into the wiring layer portion.
  • the sensor device is configured as a sensor device for distance measurement by the indirect ToF method.
  • the indirect ToF since the first and second transfer transistors are driven at high speed, the power consumption tends to increase.
  • the sensing module includes a light emitting unit that emits light for distance measurement and a sensor unit that receives light emitted from the light emitting unit and reflected by an object, and the sensor unit is a semiconductor substrate.
  • a photoelectric conversion element that is formed on the semiconductor substrate and has a plurality of wiring layers to perform photoelectric conversion, a first charge holding unit that holds the charge accumulated in the photoelectric conversion element, and a first charge holding unit.
  • the semiconductor substrate is a pixel having two charge holding portions, a first transfer transistor that transfers the charge to the first charge holding portion, and a second transfer transistor that transfers the charge to the second charge holding portion.
  • Such a sensing module according to the present technology can also obtain the same operation as the above-mentioned sensor device according to the present technology.
  • First Embodiment> (1-1. Configuration of distance measuring device) (1-2. Circuit configuration of sensor section) (1-3. Pixel circuit configuration) (1-4. Pixel structure example) (1-5. About the shield part) ⁇ 2.
  • Second embodiment> ⁇ 3.
  • Modification example> ⁇ 4. Summary of embodiments> ⁇ 5. This technology>
  • FIG. 1 is a block diagram for explaining a configuration example of a distance measuring device 10 including a sensor device as a first embodiment according to the present technology.
  • the distance measuring device 10 includes a sensor unit 1 corresponding to the sensor device as the first embodiment, a light emitting unit 2, a control unit 3, a distance image processing unit 4, and a memory 5.
  • the sensor unit 1, the light emitting unit 2, and the control unit 3 are formed on the same substrate and are configured as a sensing module 6.
  • the distance measuring device 10 is a device that measures a distance by a ToF (Time of Flight) method. Specifically, the distance measuring device 10 of this example performs distance measuring by an indirect ToF (indirect ToF) method.
  • the indirect ToF method is a distance measuring method that calculates the distance to the object Ob based on the phase difference between the irradiation light Li for the object Ob and the reflected light Lr obtained by reflecting the irradiation light Li by the object Ob. be.
  • the light emitting unit 2 has one or a plurality of light emitting elements as a light source, and emits irradiation light Li for an object Ob.
  • the light emitting unit 2 emits infrared light having a wavelength in the range of, for example, 780 nm to 1000 nm as the irradiation light Li.
  • the control unit 3 controls the light emission operation of the irradiation light Li by the light emitting unit 2.
  • the irradiation light Li light whose intensity is modulated so that the intensity changes in a predetermined cycle is used.
  • the irradiation light Li pulsed light is repeatedly emitted at a predetermined cycle.
  • emission cycle Cl the emission cycle of such pulsed light
  • the period between the emission start timings of the pulsed light when the pulsed light is repeatedly emitted by the emission cycle Cl is referred to as "1 modulation period Pm" or simply "modulation period Pm".
  • the control unit 3 controls the light emitting operation of the light emitting unit 2 so as to emit the irradiation light Li only for a predetermined light emitting period for each modulation period Pm.
  • the emission period Cl is relatively high, for example, from several tens of MHz (megahertz) to several hundreds of MHz.
  • the sensor unit 1 receives the reflected light Lr and outputs distance measurement information by the indirect ToF method based on the phase difference between the reflected light Lr and the irradiation light Li.
  • the sensor unit 1 of this example includes a photoelectric conversion element (photodiode PD in this example), a first transfer transistor for transferring the accumulated charge of the photoelectric conversion element (for example, transfer transistor TG1), and a first transfer transistor. It has a pixel array unit 11 in which a plurality of pixels Px configured including a two transfer transistor (for example, a transfer transistor TG2) are arranged in two dimensions, and distance measurement information by an indirect ToF method is obtained for each pixel Px. ..
  • the information representing the distance measurement information (distance information) for each pixel Px is referred to as a “distance image”.
  • the signal charges accumulated in the photoelectric conversion element in the pixel Px are alternately turned on by two floating diffusions (FD: floating diffusion) by the first transfer transistor and the second transfer transistor. Area).
  • FD floating diffusion
  • the period in which the first transfer transistor and the second transfer transistor are alternately turned on is the same as the light emission cycle Cl of the light emitting unit 2. That is, the first transfer transistor and the second transfer transistor are turned on once every modulation period Pm, and the distribution of the signal charge to the two floating diffusions as described above is repeated every modulation period Pm. Will be done.
  • the first transfer transistor (transfer transistor TG1) is turned on during the emission period of the irradiation light Li in the modulation period Pm
  • the second transfer transistor (transfer transistor TG2) is the non-illumination light Li in the modulation period Pm. It is turned on during the light emission period.
  • the emission period Cl is relatively high, the signal charge accumulated in each floating diffusion by one distribution using the first and second transfer transistors as described above is relatively small. It becomes a thing. Therefore, in the indirect ToF method, the emission of the irradiation light Li is repeated several thousand to tens of thousands of times for each distance measurement (that is, for obtaining a distance image for one image), and the sensor unit 1 is described in this way. While the irradiation light Li is repeatedly emitted, the signal charge is repeatedly distributed to each floating diffusion using the first and second transfer transistors as described above.
  • the control unit 3 controls the light receiving operation by the sensor unit 1 and the light emitting operation by the light emitting unit 2 based on the common clock CLK.
  • the distance image processing unit 4 inputs the distance image obtained by the sensor unit 1, performs predetermined signal processing such as compression coding, and outputs the distance image to the memory 5.
  • the memory 5 is, for example, a storage device such as a flash memory, an SSD (Solid State Drive), or an HDD (Hard Disk Drive), and stores a distance image processed by the distance image processing unit 4.
  • FIG. 2 is a block diagram showing an example of an internal circuit configuration of the sensor unit 1.
  • the sensor unit 1 includes a pixel array unit 11, a transfer gate drive unit 12, a vertical drive unit 13, a system control unit 14, a column processing unit 15, a horizontal drive unit 16, a signal processing unit 17, and a data storage unit 18. It is equipped with.
  • the pixel array unit 11 has a configuration in which a plurality of pixels Px are two-dimensionally arranged in a matrix in the row direction and the column direction.
  • Each pixel Px has a photodiode PD, which will be described later, as a photoelectric conversion element.
  • the row direction means the arrangement direction of the pixels Px in the horizontal direction
  • the column direction means the arrangement direction of the pixels Px in the vertical direction.
  • the row direction is the horizontal direction and the column direction is the vertical direction.
  • the row direction may be referred to as "X direction”
  • the column direction may be referred to as "Y direction”.
  • the direction orthogonal to the XY plane that is, the thickness direction of the sensor unit 1 may be referred to as "Z direction".
  • the row drive lines 20 are wired along the row direction for each pixel row with respect to the matrix-shaped pixel array, and two gate drive lines 21 and two vertical signals are provided in each pixel row.
  • Each of the wires 22 is wired along the column direction.
  • the row drive line 20 transmits a drive signal for driving when reading a signal from the pixel Px.
  • the row drive line 20 is shown as one wiring, but the wiring is not limited to one.
  • One end of the row drive line 20 is connected to the output end corresponding to each row of the vertical drive unit 13.
  • the system control unit 14 is configured by a timing generator or the like that generates various timing signals, and the transfer gate drive unit 12, the vertical drive unit 13, and the column processing unit 15 are based on the various timing signals generated by the timing generator. , And drive control of the horizontal drive unit 16 and the like.
  • the transfer gate drive unit 12 drives two transfer transistors provided for each pixel Px through the gate drive lines 21 provided for each pixel row as described above. As described above, the two transfer transistors are assumed to be turned on alternately every modulation period Pm. Therefore, the system control unit 14 supplies the clock CLK input from the control unit 3 shown in FIG. 1 to the transfer gate drive unit 12, and the transfer gate drive unit 12 supplies two clock CLKs based on the clock CLK. Drive the transfer transistor.
  • the vertical drive unit 13 is composed of a shift register, an address decoder, and the like, and drives the pixels Px of the pixel array unit 11 simultaneously for all pixels or in line units. That is, the vertical drive unit 13 constitutes a drive control unit that controls the operation of each pixel Px of the pixel array unit 11 together with the system control unit 14 that controls the vertical drive unit 13.
  • the corresponding signal is input to the column processing unit 15 through the corresponding vertical signal line 22.
  • the column processing unit 15 performs predetermined signal processing on the detection signal read from each pixel Px through the vertical signal line 22, and temporarily holds the detection signal after the signal processing. Specifically, the column processing unit 15 performs noise reduction processing, A / D (Analog to Digital) conversion processing, and the like as signal processing.
  • the reading of the two detection signals (detection signals for each floating diffusion) from each pixel Px is performed for each repeated emission of the irradiation light Li for a predetermined number of times (every thousands to tens of thousands of repeated emissions described above). It is done once. Therefore, the system control unit 14 controls the vertical drive unit 13 based on the clock CLK, and the reading timing of the detection signal from each pixel Px is set to the timing for each repeated emission of the irradiation light Li for a predetermined number of times. Control to be.
  • the horizontal drive unit 16 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 15. By the selective scanning by the horizontal drive unit 16, the detection signals signal-processed for each unit circuit in the column processing unit 15 are sequentially output.
  • the signal processing unit 17 has at least an arithmetic processing function, and performs various signal processing such as distance calculation processing corresponding to the indirect ToF method based on the detection signal output from the column processing unit 15.
  • a known method can be used for calculating the distance information by the indirect ToF method based on two types of detection signals (detection signals for each floating diffusion) for each pixel Px, and the description thereof is omitted here. ..
  • the data storage unit 18 temporarily stores the data necessary for the signal processing in the signal processing unit 17.
  • the sensor unit 1 configured as described above outputs a distance image showing the distance to the object Ob for each pixel Px.
  • the distance measuring device 10 having such a sensor unit 1 is mounted on a vehicle, for example, an in-vehicle system that measures the distance to an object Ob outside the vehicle, or a distance to an object such as a user's hand. Can be applied to a device for gesturing recognition that recognizes a user's gesture based on the measurement result.
  • FIG. 3 shows an equivalent circuit of pixels Px two-dimensionally arranged in the pixel array unit 11.
  • the pixel Px has one photodiode PD as a photoelectric conversion element and one charge discharge transistor OFG. Further, the pixel Px has two transfer transistors TG, two floating diffusion FDs, a reset transistor RST, a switching transistor FDG, an additional capacitance FDL, an amplification transistor AMP, and a selection transistor SEL as transfer gate elements.
  • transfer transistors TG1 and TG2 floating diffusion FD1 and FD2, switching transistors FDG1 and FDG2, additional capacitance FDL1 and FDL2, reset transistors RST1 and RST2, amplification transistors AMP1 and AMP2, and selection transistors SEL1 and SEL2.
  • the charge discharge transistor OFG, the transfer transistor TG, the reset transistor RST, the switching transistor FDG, the amplification transistor AMP, and the selection transistor SEL are composed of, for example, an N-type MOS transistor.
  • the charge discharge transistor OFG is in a conductive state when the charge discharge signal SOFG supplied to the gate is turned on.
  • the charge discharge transistor OFG becomes conductive, the photodiode PD is clamped to a predetermined reference potential VDD and the accumulated charge is reset.
  • the charge discharge signal SOFG is supplied from, for example, the vertical drive unit 13.
  • the transfer transistor TG1 becomes conductive when the transfer drive signal STG1 supplied to the gate is turned on, and transfers the signal charge stored in the photodiode PD to the floating diffusion FD1.
  • the transfer transistor TG2 becomes conductive when the transfer drive signal STG2 supplied to the gate is turned on, and transfers the electric charge stored in the photodiode PD to the floating diffusion FD2.
  • the transfer drive signals STG1 and STG2 are supplied from the transfer gate drive unit 12 through the gate drive lines 21-1 and 21-2 provided as one of the gate drive lines 21 shown in FIG. 2, respectively.
  • Floating diffusion FD1 and FD2 are charge holding units that temporarily hold the charge transferred from the photodiode PD.
  • the switching transistor FDG1 When the FD drive signal SFDG1 supplied to the gate electrode is turned on, the switching transistor FDG1 becomes conductive in response to the FD drive signal SFDG1, thereby connecting the additional capacitance FDL1 to the floating diffusion FD1.
  • the switching transistor FDG2 When the FD drive signal SFDG2 supplied to the gate electrode is turned on, the switching transistor FDG2 goes into a conduction state in response to the FD drive signal SFDG2, thereby connecting the additional capacitance FDL2 to the floating diffusion FD2.
  • the additional capacitance FDL1 and FDL2 are formed by the capacitance generation unit 52 of FIG. 5, which will be described later.
  • the reset transistor RST1 becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD1 to the reference potential VDD.
  • the reset transistor RST2 becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD2 to the reference potential VDD.
  • the switching transistors FDG1 and FDG2 are also in the conductive state at the same time, and the additional capacitance FDL1 and FDL2 are also reset.
  • the reset signal SRST is supplied from, for example, the vertical drive unit 13.
  • the vertical drive unit 13 connects the floating diffusion FD1 and the additional capacitance FDL1 with the switching transistors FDG1 and FDG2 in a conductive state, and also connects the floating diffusion FD2 and the additional capacitance. Connect FDL2. This makes it possible to accumulate a larger amount of transfer charge from the photodiode PD in high illuminance.
  • the vertical drive unit 13 puts the switching transistors FDG1 and FDG2 in a non-conducting state and separates the additional capacitance FDL1 and FDL2 from the floating diffusion FD1 and FD2, respectively. This makes it possible to increase the conversion efficiency.
  • the additional capacitance FDL1 and FDL2 and the switching transistors FDG1 and FDG2 that control the connection thereof may be omitted, but the additional capacitance FDL is provided and used properly according to the amount of incident light to increase the dynamic range. Can be planned.
  • the source is connected to the vertical signal line 22-1 via the selection transistor SEL1, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the source is connected to the vertical signal line 22-2 via the selection transistor SEL2, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the vertical signal lines 22-1 and 22-2 are provided as one of the vertical signal lines 22 shown in FIG. 2, respectively.
  • the selection transistor SEL1 is connected between the source of the amplification transistor AMP1 and the vertical signal line 22-1, and becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the charge held in the floating diffusion FD1. Is output to the vertical signal line 22-1 via the amplification transistor AMP1.
  • the selection transistor SEL2 is connected between the source of the amplification transistor AMP2 and the vertical signal line 22-2, becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the charge held in the floating diffusion FD2. Is output to the vertical signal line 22-2 via the amplification transistor AMP1.
  • the selection signal SSEL is supplied from the vertical drive unit 13 via the row drive line 20.
  • a reset operation for resetting the charge of the pixel Px is performed on all the pixels. That is, for example, the charge discharge transistor OFG, each reset transistor RST, each switching transistor FDG, and each transfer transistor TG are turned on (conducting state), and the stored charge of the photodiode PD, each floating diffusion FD, and each additional capacitance FDL is reset. Will be done.
  • the light receiving operation referred to here means a light receiving operation performed for one distance measurement. That is, during the light receiving operation, the operation of alternately turning on the transfer transistors TG1 and TG2 is repeated a predetermined number of times (in this example, about several thousand to tens of thousands of times).
  • the period of the light receiving operation performed for such one distance measurement is referred to as "light receiving period Pr".
  • the non-emission period of the irradiation light Li is a period in which the transfer transistor TG2 is on (that is, a period in which the transfer transistor TG1 is off). That is, in the light receiving period Pr, the operation of distributing the charge of the photodiode PD to the floating diffusion FD1 and FD2 within one modulation period Pm is repeated a predetermined number of times.
  • each pixel Px of the pixel array unit 11 is sequentially selected in a line sequence.
  • the selection transistors SEL1 and SEL2 are turned on.
  • the electric charge accumulated in the floating diffusion FD1 is output to the column processing unit 15 via the vertical signal line 22-1.
  • the electric charge accumulated in the floating diffusion FD2 is output to the column processing unit 15 via the vertical signal line 22-2.
  • the reflected light received by the pixel Px is delayed according to the distance from the timing at which the light emitting unit 2 emits the irradiation light Li to the object Ob. Since the distribution ratio of the electric charge accumulated in the two floating diffusion FD1 and FD2 changes depending on the delay time according to the distance to the object Ob, the distribution ratio of the electric charge accumulated in these two floating diffusion FD1 and FD2 is used. , The distance to the object Ob can be obtained.
  • FIG. 4 is a plan view for explaining the schematic structure of the pixel Px.
  • the horizontal direction in FIG. 4 corresponds to the row direction (X direction) in FIG. 1, and the vertical direction corresponds to the column direction (Y direction) in FIG.
  • the pixel Px has a rectangular shape in the plan view shown in FIG.
  • the photodiode PD is arranged substantially in the center of the pixel Px in the semiconductor substrate (semiconductor substrate 31 described later).
  • the photodiode PD is formed in an N-type semiconductor region 42.
  • a P-type semiconductor region 41 is formed around the photodiode PD as the N-type semiconductor region 42.
  • the transfer transistor TG1, the switching transistor FDG1, the reset transistor RST1, the amplification transistor AMP1, and the selection transistor SEL1 are arranged linearly side by side along a predetermined side of four sides of the pixel Px on the outside of the photodiode PD.
  • a transfer transistor TG2, a switching transistor FDG2, a reset transistor RST2, an amplification transistor AMP2, and a selection transistor SEL2 are linearly arranged along the other side of the four sides of the pixel Px.
  • a charge discharge transistor OFG is arranged in the vicinity of a side different from the two sides of the pixel Px on which the transfer transistor TG, the switching transistor FDG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are formed. ..
  • each part of the pixel Px shown in FIG. 4 is not limited to this example, and may be another arrangement.
  • FIG. 5 is a cross-sectional view for explaining the schematic structure of the pixel Px.
  • the sensor unit 1 of this example is a so-called back-illuminated sensor device that receives incident light from the back surface Sb side (upper side in the figure) of the semiconductor substrate 31 in which the photodiode PD is formed in pixel units. It is configured.
  • the sensor unit 1 includes a semiconductor substrate 31 and a wiring layer unit 32 formed on the surface Ss side thereof.
  • the semiconductor substrate 31 is made of, for example, silicon (Si), and is formed with a thickness of, for example, about 1 ⁇ m to 6 ⁇ m.
  • the photodiode PD is formed in pixel units by forming the N-type (second conductive type) semiconductor region 42 in pixel units in the P-type (first conductive type) semiconductor region 41. It is formed.
  • the P-type semiconductor region 41 provided on both the front and back sides of the semiconductor substrate 31 also serves as a hole charge storage region for suppressing dark current.
  • the back surface Sb of the semiconductor substrate 31 is a light incident surface on which light is incident.
  • An antireflection film 33 is formed on the back surface Sb of the semiconductor substrate 31.
  • the antireflection film 33 has, for example, a laminated structure in which a fixed charge film and an oxide film are laminated, and for example, an insulating thin film having a high dielectric constant (High—k) by an ALD (Atomic Layer Deposition) method can be used. Specifically, hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), STO (Strontium Titan Oxide) and the like can be used.
  • the antireflection film 33 is configured by laminating a hafnium oxide film 43, an aluminum oxide film 44, and a silicon oxide film 45.
  • an interpixel light-shielding film 35 for preventing incident light from being incident on adjacent pixels is formed on the boundary portion 34 of adjacent pixels Px (hereinafter, also referred to as “pixel boundary portion 34”).
  • the inter-pixel light-shielding film 35 is formed in a grid pattern so as to open the photodiode PD of each pixel Px.
  • the material of the inter-pixel light-shielding film 35 may be any material that blocks light, and for example, a metal material such as tungsten (W), aluminum (Al), or copper (Cu) can be used.
  • the inter-pixel light-shielding film 35 prevents light that should be incident on only one pixel Px from leaking into the other pixel Px between adjacent pixels Px.
  • the flattening film 36 is formed on the inter-pixel light-shielding film 35 and on the non-formed portion of the inter-pixel light-shielding film 35 in the antireflection film 33, whereby the surface of the semiconductor substrate 31 on the back surface Sb side is flattened.
  • the flattening film 36 can be formed of, for example, an insulating film such as silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), or an organic material such as a resin.
  • An on-chip lens (microlens) 37 is formed for each pixel on the upper surface of the flattening film 36.
  • the on-chip lens 37 is formed of, for example, a resin-based material such as a styrene-based resin, an acrylic-based resin, a styrene-acrylic copolymer resin, or a siloxane-based resin.
  • the light collected by the on-chip lens 37 is efficiently incident on the photodiode PD.
  • a pixel-to-pixel separation portion that electrically separates adjacent pixels Px from the back surface Sb side of the semiconductor substrate 31 to a predetermined depth in the substrate thickness direction. 40 is formed.
  • the bottom surface and the outer peripheral portion including the side wall of the inter-pixel separation portion 40 are covered with a hafnium oxide film 43 which is a part of the antireflection film 33.
  • the inter-pixel separation unit 40 has a function of electrically separating the pixels Px so that the signal charge does not leak between the pixels Px.
  • the inter-pixel separation portion 40 an insulating material (silicon oxide film 45 in this example) is embedded in a trench (groove) formed in the semiconductor substrate 31 so as to surround the formation region of the photodiode PD.
  • a trench isolation can be formed by (so-called trench isolation).
  • the inter-pixel separation unit 40 is, for example, RDTI (Reversed Deep Trench Isolation), RFTI (Reversed Full Trench Isolation), FDTI (Front Deep Trench Isolation: front). It can be configured as deep trench isolation), FFTI (Front Full Trench Isolation), or the like.
  • FIG. 5 illustrates a structure corresponding to RDTI or RFTI in which a trench is formed from the back surface Sb side.
  • the inter-pixel separation portion 40 when a trench is formed with respect to the semiconductor substrate 31, the width of the trench tends to gradually narrow toward the cutting traveling direction side. Therefore, when a trench is formed from the front surface Ss side as in FDTI or FFTI, the inter-pixel separation portion 40 has a feature that the width of the inter-pixel separation portion 40 is narrower on the back surface Sb side than on the front surface Ss side. On the contrary, when the trench is formed from the back surface Sb side as in RDTI and RFTI, the pixel-to-pixel separation portion 40 has a feature that the width is narrower on the front surface Ss side than on the back surface Sb side.
  • Two transfer transistors TG1 and TG2 are formed for one photodiode PD formed in each pixel Px on the surface Ss of the semiconductor substrate 31 on which the wiring layer portion 32 is formed. Further, on the surface Ss side of the semiconductor substrate 31, floating diffusion FD1 and FD2 as charge storage portions for temporarily holding the electric charge transferred from the photodiode PD are provided by a high-concentration N-type semiconductor region (N-type diffusion region). It is formed.
  • the wiring layer portion 32 is composed of a plurality of wiring layers 32a and an interlayer insulating film 32b between them.
  • the wiring layer portion 32 has four wiring layers 32a of the first wiring layer 32a-1, the second wiring layer 32a-2, the third wiring layer 32a-3, and the fourth wiring layer 32a-4. An example is shown.
  • the wiring layer 32a closest to the surface Ss of the semiconductor substrate 31 is referred to as the first wiring layer 32a-1.
  • the first wiring layer 32a-1 (that is, the layer in contact with the surface Ss of the semiconductor substrate 31) includes the above-mentioned transfer transistors TG1 and TG2 and other pixel transistors (the above-mentioned reset transistor RST, selection transistor SEL, etc.).
  • the first wiring layer 32a-1 can be rephrased as an electrode forming layer of a pixel transistor.
  • the second wiring layer 32a-2 is a wiring layer 32a laminated with the first wiring layer 32a-1 via an interlayer insulating film 32b, and the third wiring layer 32a-3 is formed on the second wiring layer 32a-2.
  • the wiring layer 32a is laminated via the interlayer insulating film 32b, and the fourth wiring layer 32a-4 is the wiring layer 32a laminated with respect to the third wiring layer 32a-3 via the interlayer insulating film 32b.
  • the electrodes (gate electrodes) of the transfer transistors TG formed on the first wiring layer 32a-1 are the fourth via the gate wiring 50 extending in the thickness direction (Z direction). It is connected to the inter-pixel wiring (not shown in FIG. 5) for driving the gate formed in the wiring layer 32a-4.
  • This inter-pixel wiring corresponds to the gate drive lines 21 (21-1, 21-2) shown in FIGS. 2 and 3, and in this example, the fourth wiring most separated from the semiconductor substrate 31. It is formed on the layer 32a-4.
  • each transfer transistor TG is driven based on the transfer drive signal STG supplied via the inter-pixel wiring as the gate drive line 21.
  • the gate wiring 50 is formed of wiring formed in the second wiring layer 32a-2 and the third wiring layer 32a-3 and vias (Via) connecting the wiring layers 32a.
  • the wiring formed in each of the second wiring layer 32a-2 and the third wiring layer 32a-3 is a wiring extending in the in-plane direction inside the shield portion 60 described later.
  • the in-plane direction referred to here means the in-plane direction orthogonal to the thickness direction.
  • the second wiring layer 32a-2 overlaps at least a part of the region located below the region where the photodiode PD is formed, in other words, the region where the photodiode PD is formed in plan view.
  • Metal wiring such as copper or aluminum is formed in the region as a light-shielding / reflecting member 51.
  • the light-shielding / reflecting member 51 shields light that has entered the semiconductor substrate 31 from the light incident surface via the on-chip lens 37 and has passed through the semiconductor substrate 31 without being photoelectrically converted in the semiconductor substrate 31. , It is prevented from penetrating to the third wiring layer 32a-3 and the fourth wiring layer 32a-4 below it.
  • the light (infrared light in this example) transmitted through the semiconductor substrate 31 without being photoelectrically converted in the semiconductor substrate 31 is transmitted to the wiring layer 32a below the second wiring layer 32a-2. It is possible to suppress scattering and incident on neighboring pixels. This makes it possible to prevent erroneous detection of light by nearby pixels.
  • the light-shielding / reflecting member 51 enters the semiconductor substrate 31 from the light incident surface via the on-chip lens 37, and transmits the light transmitted through the semiconductor substrate 31 without being photoelectrically converted in the semiconductor substrate 31. It also has a function of being reflected by the light-shielding / reflecting member 51 and re-entering the semiconductor substrate 31. Therefore, it can be said that the light-shielding / reflective member 51 is also a reflective member. With this reflection function, the amount of light photoelectrically converted in the semiconductor substrate 31 can be increased, and the quantum efficiency (QE), that is, the sensitivity of the pixel Px to the light can be improved.
  • QE quantum efficiency
  • the light-shielding / reflective member 51 may be formed with a structure that reflects or shields light from polysilicon, an oxide film, or the like. Further, the light-shielding / reflecting member 51 is not composed of one wiring layer 32a, but is formed in a grid pattern by, for example, the second wiring layer 32a-2 and the third wiring layer 32a-3, and a plurality of wiring layers 32a. It may be configured with.
  • a predetermined wiring layer 32a is formed with a pattern in a comb-teeth shape, for example, to generate a capacity 52. Is formed.
  • the capacity generation unit 52 functions as the above-mentioned additional capacity FDL.
  • the light-shielding / reflecting member 51 and the capacitance generating section 52 may be formed in the same wiring layer 32a, but when they are formed in different wiring layers 32a, the capacitance generating section 52 is a semiconductor rather than the light-shielding / reflecting member 51. It is formed in a layer far from the substrate 31. In other words, the light-shielding / reflecting member 51 is formed closer to the semiconductor substrate 31 than the capacitance generating portion 52.
  • a shield portion 60 is formed for each gate wiring 50 in the wiring layer portion 32 of this example, and the shield portion 60 will be described again.
  • the semiconductor substrate 31 which is a semiconductor layer is arranged between the on-chip lens 37 and the wiring layer unit 32, and the sensor unit 1 is incident from the back surface Sb side where the on-chip lens 37 is formed. It has a back-illuminated structure in which light is incident on the photodiode PD.
  • the paired transfer transistors TG1 and TG2 are turned on / off in a short cycle of about several tens of MHz to several hundreds of MHz (for example, about 10 MHz to 200 MHz). Since it is driven at high speed so as to repeat the above, there is a problem that power consumption increases.
  • the shield unit 60 shown in FIG. 5 is formed in the sensor unit 1 of the present embodiment.
  • FIG. 6 is a plan view for explaining the structure of the shield portion 60, and shows the positional relationship between the transfer transistor TG1, the gate wiring 50, and the shield portion 60 when the wiring layer portion 32 is viewed in a plan view from the semiconductor substrate 31 side.
  • the shield portion 60 is also formed on the transfer transistor TG2 side, but the structure of the shield portion 60 is the same in that case as well, so that the illustration is omitted.
  • the shield portion 60 is formed so as to surround the gate wiring 50 in a plan view.
  • the shield portion 60 in this example is formed in an annular shape in a plan view as shown in the drawing, and surrounds the gate wiring 50.
  • the annular shape in a plan view can be rephrased as having an annular cross-sectional shape in the in-plane direction.
  • the shield portion 60 is formed of an insulating material different from the material of the interlayer insulating film 32b.
  • the shield portion 60 in this case is made of a Low-k material (low dielectric constant material).
  • the Low-k material include SiOF in which fluorine is added to SiO 2 .
  • examples of the Low-k material include a SiOCH-based material in which a hydrocarbon is added to SiO 2 , an organic polymer-based material, a porous silica-based material, and the like.
  • the shield portion 60 of this example is formed by digging a trench in the wiring layer portion 32.
  • the wiring layer portion 32 has a second wiring layer 32a-2 and a third wiring layer 32a while interposing an interlayer insulating film 32b between layers with respect to the surface Ss of the semiconductor substrate 31 on which the electrodes of the pixel transistors are formed.
  • the shield portion 60 is formed by laminating the fourth wiring layer 32a-4, and the shield portion 60 is formed at the stage where the predetermined wiring layer 32a is laminated in the process of forming the wiring layer portion 32. It is formed by digging a trench from the predetermined wiring layer 32a toward the semiconductor substrate 31 side. At this time, the trench is formed by, for example, dry etching.
  • the shield portion 60 is formed by filling the formed trench with an insulating material (Low-k material in this example) as a shield material.
  • the shield portion 60 is formed so as to straddle the plurality of wiring layers 32a.
  • the shield portion 60 in this case is formed so as to straddle the third wiring layer 32a-3 to the first wiring layer 32a-1.
  • the gate drive line 21 (between pixels) to which the gate wiring 50 is connected is connected. Wiring) is formed.
  • FIG. 7 is a cross-sectional view of pixels Px for explaining the gate drive line 21 as wiring between pixels.
  • the cross-sectional view of FIG. 7 shows a cross-sectional view when the pixel Px is cut in a direction different from the cross-sectional view of FIG.
  • the relationship between the transfer transistor TG1, its gate wiring 50, and the gate drive line 21-1 is illustrated, but the relationship between the transfer transistor TG2, its gate wiring 50, and the gate drive line 21-2 is also illustrated. Since it is the same as the figure, the illustration is omitted.
  • the gate drive line 21-1 as the inter-pixel wiring is formed in the fourth wiring layer 32a-4, it is not possible to dig a trench from the fourth wiring layer 32a-4 to form the shield portion 60. If a trench is formed from the fourth wiring layer 32a-4, the space between the gate wiring 50 and the gate drive line 21-1 is blocked by the shield portion 60 in the fourth wiring layer 32a-4, and the space between the two is shielded. This is because it becomes impossible to electrically connect the wires.
  • the shield portion 60 is formed by digging a trench from the third wiring layer 32a-3 adjacent to the fourth wiring layer 32a-4, the shield portion 60 is formed in the stacking direction of the wiring layer portion 32. Can maximize the range covering the gate wiring 50, and can enhance the effect of reducing the wiring capacity Cw.
  • FIG. 8 is a cross-sectional view for explaining the schematic structure of the pixel PxA as the second embodiment.
  • the same parts as those already described will be designated by the same reference numerals and the description thereof will be omitted.
  • the gate wiring of each of the transfer transistors TG1 and TG2 is formed by a penetrating via penetrating between the first wiring layer 32a-1 and the fourth wiring layer 32a-4.
  • Gate wiring 50A is provided.
  • the gate wiring 50A By using the gate wiring 50A with such a through via, it is not necessary to form the wiring in the in-plane direction as in the gate wiring 50 in the first embodiment, so that the gate wiring can be formed thinly. Therefore, the effect of reducing the wiring capacity of the gate wiring can be enhanced.
  • the gate wiring 50 in the first embodiment is formed with in-plane wiring in the second wiring layer 32a-2 and the third wiring layer 32a-3, it is shielded in the process of forming the wiring layer portion 32.
  • the gate wiring in the region inside the portion 60 one layer is formed after forming the (dummy) wiring in each wiring layer 32a of the second wiring layer 32a-2 and the third wiring layer 32a-3. It is possible to apply the same process as the wiring forming step in the outer region of the shield portion 60, which is to form a minute via. Therefore, there is an advantage that the manufacturing efficiency of the sensor device can be improved in order to reduce the wiring capacity of the gate wiring.
  • FIG. 9 is a cross-sectional view of pixels PxA for explaining the gate drive line 21 as wiring between pixels. Similar to the relationship between FIGS. 5 and 7, the cross-sectional view of FIG. 9 shows a cross-sectional view when the pixel PxA is cut in a direction different from the cross-sectional view of FIG. As illustrated in FIG. 9, for the gate wiring 50A by the through via, the gate electrode of the transfer transistor TG and the gate drive line 21 formed in the fourth wiring layer 32a-4 are directly connected to each other. Can also be taken.
  • the embodiment is not limited to the specific examples exemplified above, and configurations as various modifications can be adopted.
  • a shield portion 60B having a hollow portion that is, filled with a gas such as air
  • This makes it possible to eliminate the need for the step of filling the trench with the insulating material when the shield portion is formed by digging the trench into the wiring layer portion 32.
  • a shield portion 60C having a layer of an insulating material such as a Low-k material and a layer of a gas such as air may be provided.
  • the configuration of the shield portion 60C in which the outer edge portion is a layer of Low-k material and the inner portion thereof is an air layer is exemplified.
  • the shape of the shield portion 60 specifically, the cross-sectional shape in the in-plane direction is the rectangular shape exemplified in FIG.
  • Other shapes such as the polygonal shape illustrated in FIG. 13 and the well girder shape illustrated in FIG. 14 can also be adopted.
  • gas during dry etching it is easy for gas during dry etching to enter the corners and intersections when forming a trench, and the trench is dug deeply at those corners and intersections. Can be done.
  • the shielding effect effect of reducing the capacity load from other wiring
  • the effect of reducing the wiring capacity Cw can be enhanced.
  • the shield portion 60 is formed in an annular shape as in the example of FIG. 6, when the shield portion 60 is formed by digging a trench in the wiring layer portion 32, the shield portion 60 is formed. There is an advantage that it becomes easy to make the depth uniform.
  • the point that the shape is not limited to the annular shape is the same not only for the shield portion 60 but also for the shield portions 60B and 60C.
  • the configuration in which the charge of the photodiode PD is transferred to the floating diffusion FD via the transfer transistor TG has been exemplified, but for example, as a configuration corresponding to global readout, the charge of the photodiode PD is transferred to the transfer transistor TG. It is also possible to adopt a configuration in which the electric charge stored in the memory element is transferred to the floating diffusion FD via a separate transfer transistor after being transferred to the memory element via the above. In this case, it can be said that the memory element is a charge holding unit that holds the electric charge accumulated in the photoelectric conversion element.
  • a first charge holding unit and a second charge holding unit that hold charges, a first transfer transistor that transfers charges to the first charge holding unit, and a second transfer transistor that transfers charges to the second charge holding unit It can be widely and suitably applied to a sensor device having a pixel having an electric charge.
  • the sensor device as an embodiment includes a semiconductor substrate (31) and a wiring layer unit (32) formed on the semiconductor substrate and having a plurality of wiring layers.
  • a photoelectric conversion element photodiode PD that performs photoelectric conversion
  • a first charge holding unit that holds the charge accumulated in the photoelectric conversion element
  • a second charge holding unit for example, floating diffusion FD1 and FD2
  • a charge for example, floating diffusion FD1 and FD2
  • a pixel having a first transfer transistor (for example, transfer transistor TG1) for transferring the charge to the first charge holding unit and a second transfer transistor (for example, transfer transistor TG2) for transferring the charge to the second charge holding unit (same as above).
  • Px, PxA, PxB, PxC are formed in a laminated structure consisting of a semiconductor substrate and a wiring layer portion, and each gate wiring of the first and second transfer transistors extending in the thickness direction in the wiring layer portion (Px, PxA, PxB, PxC).
  • a shield portion (60, 60B, 60C) surrounding each of the 50 and 50A) is formed. The shield portion makes it possible to reduce the capacitance load from the peripheral wiring with respect to the gate wiring. Therefore, the wiring capacity of the gate wiring can be reduced, and the power consumption of the sensor device can be reduced.
  • the shield portion is formed so as to straddle a plurality of wiring layers. As a result, the range in which the shield portion covers the gate wiring in the stacking direction of the wiring layer portion becomes wider. Therefore, the effect of reducing the wiring capacity of the gate wiring can be enhanced.
  • the gate wiring (50) has wiring extending in the in-plane direction inside the shield portion.
  • the via is formed for one layer after forming the (dummy) wiring in each wiring layer in the outer region of the shield portion. It is possible to apply the same process as the wiring forming process. Therefore, it is possible to improve the manufacturing efficiency of the sensor device for reducing the wiring capacity of the gate wiring.
  • the gate wiring (50A) is formed of penetrating vias penetrating the plurality of wiring layers.
  • penetrating via it is not necessary to form the wiring in the in-plane direction in the gate wiring, so that the gate wiring can be formed thin. Therefore, the effect of reducing the wiring capacity of the gate wiring can be enhanced.
  • the pixel to which the gate wiring is connected in the most remote wiring layer (for example, the fourth wiring layer 32a-4), which is the wiring layer most distant from the semiconductor substrate in the wiring layer portion.
  • Inter-wiring gate drive line 21
  • the shield portion extends from the adjacent layer (for example, the third wiring layer 32a-3) of the most remote wiring layer in the wiring layer portion toward the semiconductor substrate side. ..
  • the shield portion has an annular cross-sectional shape in the in-plane direction (see FIG. 6).
  • the shield portion is formed of an insulating material different from the interlayer insulating material in the wiring layer portion. This makes it possible to form the shield portion with a material having higher insulating properties than the interlayer insulating material. Therefore, the effect of reducing the wiring capacity of the gate wiring can be enhanced, and the power consumption can be further reduced.
  • the shield portion is formed of a Low-k material. This enhances the insulation of the shield portion. Therefore, the effect of reducing the wiring capacity of the gate wiring can be enhanced, and the power consumption can be further reduced.
  • the shield portion (60B) is a hollow portion (see FIG. 10). This makes it possible to eliminate the need for the step of filling the trench with the insulating material when the shield portion is formed by digging the trench into the wiring layer portion. Therefore, it is possible to improve the manufacturing efficiency of the sensor device in reducing the wiring capacity of the gate wiring.
  • the sensor device as an embodiment is a sensor device for distance measurement by an indirect ToF method.
  • the indirect ToF since the first and second transfer transistors are driven at high speed, the power consumption tends to increase. Therefore, it is preferable to apply the technique as an embodiment.
  • the sensing module (6) as an embodiment has a light emitting unit (2) that emits light for distance measurement and a sensor unit (1) that receives light emitted from the light emitting unit and reflected by an object.
  • the sensor unit includes a semiconductor substrate (31) and a wiring layer unit (32) formed on the semiconductor substrate and having a plurality of wiring layers, and a photoelectric conversion element (photodiode) that performs photoelectric conversion is provided.
  • PD photoelectric conversion element
  • a first charge holding unit that holds the charge stored in the photoelectric conversion element
  • a second charge holding unit for example, floating diffusion FD1 and FD2
  • a pixel (Px, PxA, PxB, PxC) having a transfer transistor (for example, transfer transistor TG1) and a second transfer transistor (for example, transfer transistor TG2) for transferring charge to a second charge holding unit is a semiconductor. It is formed in a laminated structure consisting of a substrate and a wiring layer portion, and is provided for each gate wiring (50, 50A) of the first and second transfer transistors extending in the thickness direction in the wiring layer portion. The surrounding shield portions (60, 60B, 60C) are formed.
  • the sensing module as such an embodiment also has the same operation and effect as the sensor device as the above-described embodiment.
  • a semiconductor substrate and a wiring layer portion formed on the semiconductor substrate and having a plurality of wiring layers are provided.
  • a pixel having a second transfer transistor for transferring the charge to the second charge holding portion is formed in a laminated structure consisting of the semiconductor substrate and the wiring layer portion.
  • a sensor device in which a shield portion surrounding each gate wiring of the first and second transfer transistors extending in the thickness direction in the wiring layer portion is formed.
  • a light emitting part that emits light for distance measurement and A sensor unit that receives light emitted from the light emitting unit and reflected by an object is provided.
  • the sensor unit is A semiconductor substrate and a wiring layer portion formed on the semiconductor substrate and having a plurality of wiring layers are provided.
  • a pixel having a second transfer transistor for transferring the charge to the second charge holding portion is formed in a laminated structure consisting of the semiconductor substrate and the wiring layer portion.
  • a sensing module in which a shield portion surrounding each gate wiring of the first and second transfer transistors extending in the thickness direction in the wiring layer portion is formed.

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Abstract

本技術に係るセンサ装置は、半導体基板と、半導体基板上に形成され複数の配線層を有する配線層部とを備え、光電変換を行う光電変換素子と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、電荷を第一電荷保持部に転送する第一転送トランジスタと、電荷を第二電荷保持部に転送する第二転送トランジスタとを有する画素が、半導体基板と配線層部とによる積層構造体において形成されており、配線層部において厚さ方向に延在する第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成されている。

Description

センサ装置、センシングモジュール
　本技術は、光電変換素子に蓄積された電荷を二つ転送トランジスタにより別々の電荷保持部に転送する画素を備えたセンサ装置、及びセンシングモジュールに関するものであり、特には、消費電力の削減に係る技術分野に関する。
　測距技術として、ＴｏＦ（Time Of Flight）方式による測距を行う技術が提案されている。ＴｏＦ方式としては、直接ＴｏＦ（ダイレクトＴｏＦ）方式と間接ＴｏＦ（インダイレクトＴｏＦ）方式とが存在する。
　間接ＴｏＦ方式では、光源から発せられた光を対象物で反射させ、対象物からの反射光をフォトダイオード等の光電変換素子で光電変換する。そして、この光電変換により得られた信号電荷を、交互に駆動される対の転送トランジスタによって二つのＦＤ（フローティングディフュージョン：浮遊拡散領域）にそれぞれ振り分ける。
　なお、下記特許文献１には、間接ＴｏＦ方式により測距を行う測距モジュールの技術が開示されている。
特開２０２０－１３９０９号公報
　ここで、間接ＴｏＦ方式では、上記した対の転送トランジスタが例えば１０ＭHz（メガヘルツ）から２００ＭHzといった短い周期でオン／オフを繰り返すように高速駆動されるため、消費電力が増大するという課題がある。
　本技術は上記事情に鑑み為されたものであり、例えば間接ＴｏＦ方式のセンサ装置のように、光電変換素子に蓄積された電荷を二つ転送トランジスタにより別々の電荷保持部に転送するように構成されたセンサ装置について、消費電力の削減を図ることを目的とする。
　本技術に係るセンサ装置は、半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部と、を備え、光電変換を行う光電変換素子と、前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成されたものである。
　シールド部により、ゲート配線に対する周囲配線からの容量負荷の低減を図ることが可能となる。
　上記した本技術に係るセンサ装置においては、前記シールド部は、複数の前記配線層に跨がって形成された構成とすることが考えられる。
　これにより、配線層部の積層方向においてシールド部がゲート配線を覆う範囲が広くなる。
　上記した本技術に係るセンサ装置においては、前記ゲート配線は、前記シールド部の内側において面内方向に延在する配線を有する構成とすることが考えられる。
　これにより、シールド部の内側となる領域にゲート配線を形成するにあたり、各配線層で（ダミーとなる）配線を形成してから１層分のビアを形成する、というシールド部の外側領域での配線形成工程と同じ工程を適用することが可能となる。
　上記した本技術に係るセンサ装置においては、前記ゲート配線は、複数の前記配線層を貫通する貫通ビアで形成された構成とすることが考えられる。
　貫通ビアとすることで、ゲート配線において面内方向の配線を形成する必要がなくなるため、ゲート配線を細く形成することが可能となる。
　上記した本技術に係るセンサ装置においては、前記配線層部における前記半導体基板から最も離間した前記配線層である最離配線層において、前記ゲート配線の接続先である画素間配線が形成され、前記シールド部は、前記配線層部における前記最離配線層の隣接配線層から前記半導体基板側に向けて延在している構成とすることが考えられる。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、配線層部の積層方向においてシールド部がゲート配線を覆う範囲を最大化することが可能となる。
　上記した本技術に係るセンサ装置においては、前記シールド部は、面内方向の断面形状が環状とされた構成とすることが考えられる。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、シールド部の深さを均一化し易くなる。
　上記した本技術に係るセンサ装置においては、前記シールド部は、前記配線層部における層間絶縁材料とは異なる絶縁材料で形成された構成とすることが考えられる。
　これにより、シールド部を層間絶縁材料よりも絶縁性の高い材料で形成することが可能となる。
　上記した本技術に係るセンサ装置においては、前記シールド部がＬｏｗ－ｋ材料で形成された構成とすることが考えられる。
　これにより、シールド部の絶縁性が高まる。
　上記した本技術に係るセンサ装置においては、前記シールド部は空洞部とされた構成とすることが考えられる。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、トレンチに対する絶縁材料の充填工程を不要とすることが可能となる。
　上記した本技術に係るセンサ装置においては、間接ＴｏＦ方式による測距用のセンサ装置とされた構成とすることが考えられる。
　間接ＴｏＦにおいては第一、第二転送トランジスタが高速駆動されるため、消費電力が増大する傾向となる。
　本技術に係るセンシングモジュールは、測距用の光を発する発光部と、前記発光部より発せられ対象物で反射された光を受光するセンサ部と、を備え、前記センサ部は、半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部とを備え、光電変換を行う光電変換素子と、前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成されたものである。
　このような本技術に係るセンシングモジュールによっても、上記した本技術に係るセンサ装置と同様の作用が得られる。
本技術に係る第一実施形態としてのセンサ装置を備えた測距装置の構成例を説明するためのブロック図である。 実施形態におけるセンサ装置の内部回路構成例を示したブロック図である。 実施形態におけるセンサ装置が有する画素の等価回路図である。 第一実施形態としての画素の概略構造を説明するための平面図である。 第一実施形態としての画素の概略構造を説明するための断面図である。 第一実施形態としてのシールド部の構造を説明するための平面図である。 ゲート配線の接続先となる画素間配線について説明するための画素の断面図である。 第二実施形態としての画素の概略構造を説明するための断面図である。 第二実施形態におけるゲート配線の接続先となる画素間配線について説明するための画素の断面図である。 シールド部を空洞部とする例を説明するための画素の断面図である。 絶縁材料による層と気体による層とを有するシールド部の例を説明するための画素の断面図である。 シールド部の形状に係る変形例を説明するための平面図である。 シールド部の形状に係る別の変形例を説明するための平面図である。 シールド部の形状に係るさらに別の変形例を説明するための平面図である。
　以下、添付図面を参照し、本技術に係る実施形態を次の順序で説明する。
＜１．第一実施形態＞
（1-1．測距装置の構成）
（1-2．センサ部の回路構成）
（1-3．画素回路構成）
（1-4．画素構造例）
（1-5．シールド部について）
＜２．第二実施形態＞
＜３．変形例＞
＜４．実施形態のまとめ＞
＜５．本技術＞
＜１．第一実施形態＞
（1-1．測距装置の構成）

　図１は、本技術に係る第一実施形態としてのセンサ装置を備えた測距装置１０の構成例を説明するためのブロック図である。
　測距装置１０は、第一実施形態としてのセンサ装置に相当するセンサ部１と、発光部２、制御部３、距離画像処理部４、及びメモリ５を備えている。本例では、センサ部１、発光部２、及び制御部３は同一基板上に形成され、センシングモジュール６として構成される。
　測距装置１０は、ＴｏＦ（Time of Flight：光飛行時間）方式による測距を行う装置とされる。具体的に本例の測距装置１０は、間接ＴｏＦ（インダイレクトＴｏＦ）方式による測距を行う。間接ＴｏＦ方式は、対象物Ｏｂに対する照射光Ｌｉと、照射光Ｌｉが対象物Ｏｂで反射されて得られる反射光Ｌｒとの位相差に基づいて対象物Ｏｂまでの距離を算出する測距方式である。
　発光部２は、光源として一又は複数の発光素子を有し、対象物Ｏｂに対する照射光Ｌｉを発する。本例において、発光部２は、照射光Ｌｉとして例えば波長が７８０nmから１０００nmの範囲の赤外光を発光する。
　制御部３は、発光部２による照射光Ｌｉの発光動作を制御する。間接ＴｏＦ方式の場合、照射光Ｌｉとしては所定の周期で強度が変化するように強度変調された光が用いられる。具体的に、本例では、照射光Ｌｉとして、パルス光を所定周期で繰り返し発光する。以下、このようなパルス光の発光周期のことを「発光周期Ｃｌ」と表記する。また、発光周期Ｃｌによりパルス光が繰り返し発光される際におけるパルス光の発光開始タイミング間の期間のことを「１変調期間Ｐｍ」或いは単に「変調期間Ｐｍ」と表記する。
　制御部３は、変調期間Ｐｍごとに所定の発光期間のみ照射光Ｌｉを発するように発光部２の発光動作を制御する。
　ここで、間接ＴｏＦ方式において、発光周期Ｃｌは、例えば数十ＭHz（メガヘルツ）から数百ＭHz程度と比較的高速とされる。
　センサ部１は、反射光Ｌｒを受光し、反射光Ｌｒと照射光Ｌｉの位相差に基づいて間接ＴｏＦ方式による測距情報を出力する。
　後述もするが、本例のセンサ部１は、光電変換素子（本例ではフォトダイオードＰＤ）と、光電変換素子の蓄積電荷を転送するための第一転送トランジスタ（例えば、転送トランジスタＴＧ１）と第二転送トランジスタ（例えば、転送トランジスタＴＧ２）とを含んで構成された画素Ｐｘが二次元に複数配列された画素アレイ部１１を有しており、画素Ｐｘごとに間接ＴｏＦ方式による測距情報を得る。
　なお以下、このように画素Ｐｘごとの測距情報（距離情報）を表す情報のことを「距離画像」と表記する。
　ここで、公知のように間接ＴｏＦ方式では、画素Ｐｘにおける光電変換素子に蓄積された信号電荷が、交互にオンされる第一転送トランジスタ、第二転送トランジスタによって二つのフローティングディフュージョン（ＦＤ：浮遊拡散領域）に振り分けられる。この際、第一転送トランジスタと第二転送トランジスタを交互にオンする周期は発光部２の発光周期Ｃｌと同周期とされる。すなわち、第一転送トランジスタ、第二転送トランジスタはそれぞれ変調期間Ｐｍごとに１度オンとされるものであり、上記のような信号電荷の二つのフローティングディフュージョンへの振り分けは、変調期間Ｐｍごとに繰り返し行われる。
　本例では、第一転送トランジスタ（転送トランジスタＴＧ１）は、変調期間Ｐｍにおける照射光Ｌｉの発光期間においてオンとされ、第二転送トランジスタ（転送トランジスタＴＧ２）は、変調期間Ｐｍにおける照射光Ｌｉの非発光期間においてオンとされる。
　前述のように、発光周期Ｃｌは比較的高速とされるため、上記のような第一、第二転送トランジスタを用いた１回の振り分けにより各フローティングディフュージョンに蓄積される信号電荷は比較的微量なものとなる。このため間接ＴｏＦ方式では、１回の測距につき（つまり１枚分の距離画像を得るにあたり）、照射光Ｌｉの発光を数千回から数万回程度繰り返し、センサ部１では、このように照射光Ｌｉが繰り返し発光される間、上記のような第一、第二転送トランジスタを用いた各フローティングディフュージョンへの信号電荷の振り分けを繰り返し行う。
　上記説明から理解されるように、センサ部１においては、画素Ｐｘごとに第一転送トランジスタ、第二転送トランジスタを照射光Ｌｉの発光周期に同期したタイミングで駆動することになる。この同期のため、制御部３は、共通のクロックＣＬＫに基づいてセンサ部１による受光動作、発光部２による発光動作の制御を行う。
　距離画像処理部４は、センサ部１で得られた距離画像を入力し、例えば圧縮符号化等の所定の信号処理を施してメモリ５に出力する。
　メモリ５は、例えばフラッシュメモリやＳＳＤ（Solid State Drive）、ＨＤＤ（Hard Disk Drive）などの記憶装置であり、距離画像処理部４で処理された距離画像を記憶する。
（1-2．センサ部の回路構成）

  図２は、センサ部１の内部回路構成例を示したブロック図である。
　図示のようにセンサ部１は、画素アレイ部１１、転送ゲート駆動部１２、垂直駆動部１３、システム制御部１４、カラム処理部１５、水平駆動部１６、信号処理部１７、及びデータ格納部１８を備えている。
　画素アレイ部１１は、複数の画素Ｐｘが行方向及び列方向の行列状に２次元に配列された構成となっている。各画素Ｐｘは、光電変換素子として後述するフォトダイオードＰＤを有する。なお、画素Ｐｘの回路構成の詳細については図３により改めて説明する。
　ここで、行方向とは、水平方向の画素Ｐｘの配列方向を言い、列方向とは、垂直方向の画素Ｐｘの配列方向を言う。図中では、行方向を横方向、列方向を縦方向としている。
　なお以下、行方向については「Ｘ方向」、列方向については「Ｙ方向」と表記することもある。また、Ｘ－Ｙ平面に対して直交する方向（つまりセンサ部１の厚さ方向）については「Ｚ方向」と表記することもある。
　画素アレイ部１１においては、行列状の画素配列に対して、画素行ごとに行駆動線２０が行方向に沿って配線されるとともに、各画素列に二つのゲート駆動線２１、二つの垂直信号線２２がそれぞれ列方向に沿って配線されている。例えば、行駆動線２０は、画素Ｐｘから信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、行駆動線２０について一本の配線として示しているが、１本に限られるものではない。行駆動線２０の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
　システム制御部１４は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、該タイミングジェネレータで生成された各種のタイミング信号を基に、転送ゲート駆動部１２、垂直駆動部１３、カラム処理部１５、及び水平駆動部１６などの駆動制御を行う。
　転送ゲート駆動部１２は、システム制御部１４の制御に基づき、上記のように各画素列に二つ設けられるゲート駆動線２１を通じて、画素Ｐｘごとに二つ設けられた転送トランジスタを駆動する。
　前述のように、二つの転送トランジスタは変調期間Ｐｍごとに交互にオンするものとされる。このため、システム制御部１４は、転送ゲート駆動部１２に対し、図１に示した制御部３より入力されるクロックＣＬＫを供給し、転送ゲート駆動部１２は、このクロックＣＬＫに基づいて二つの転送トランジスタを駆動する。
　垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の画素Ｐｘを全画素同時或いは行単位等で駆動する。すなわち、垂直駆動部１３は、垂直駆動部１３を制御するシステム制御部１４と共に、画素アレイ部１１の各画素Ｐｘの動作を制御する駆動制御部を構成している。
　垂直駆動部１３による駆動制御に応じて画素行の各画素Ｐｘから出力される（読み出される）検出信号、具体的には、画素Ｐｘごとに二つ設けられたフローティングディフュージョンそれぞれに蓄積された信号電荷に応じた信号は、対応する垂直信号線２２を通してカラム処理部１５に入力される。カラム処理部１５は、各画素Ｐｘから垂直信号線２２を通して読み出された検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部１５は、信号処理としてノイズ除去処理やＡ／Ｄ（Analog to Digital）変換処理などを行う。
　ここで、各画素Ｐｘからの二つの検出信号（フローティングディフュージョンごとの検出信号）の読み出しは、照射光Ｌｉの所定回数分の繰り返し発光ごと（前述した数千から数万回の繰り返し発光ごと）に１度行われる。
　従って、システム制御部１４は、クロックＣＬＫに基づき垂直駆動部１３を制御して、各画素Ｐｘからの検出信号の読み出しタイミングが、このように照射光Ｌｉの所定回数分の繰り返し発光ごとのタイミングとなるように制御する。
　水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム処理部１５において単位回路ごとに信号処理された検出信号が順番に出力される。
　信号処理部１７は、少なくとも演算処理機能を有し、カラム処理部１５から出力される検出信号に基づいて、間接ＴｏＦ方式に対応した距離の算出処理等の種々の信号処理を行う。なお、画素Ｐｘごとに二種の検出信号（フローティングディフュージョンごとの検出信号）に基づいて間接ＴｏＦ方式による距離情報を算出する手法については公知の手法を用いることができ、ここでの説明は省略する。
　データ格納部１８は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。
　以上のように構成されるセンサ部１は、画素Ｐｘごとに対象物Ｏｂまでの距離を表す距離画像を出力する。このようなセンサ部１を有する測距装置１０は、例えば、車両に搭載されて、車外にある対象物Ｏｂまでの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用の装置などに適用することが可能である。
（1-3．画素回路構成）

　図３は、画素アレイ部１１に二次元配列された画素Ｐｘの等価回路を示している。
　画素Ｐｘは、光電変換素子としてのフォトダイオードＰＤと電荷排出トランジスタＯＦＧとをそれぞれ１個ずつ有する。また、画素Ｐｘは、転送ゲート素子としての転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、付加容量ＦＤＬ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬをそれぞれ２個ずつ有する。
　ここで、画素Ｐｘにおいて２個ずつ設けられる転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、付加容量ＦＤＬ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬのそれぞれを区別する場合、図３に示されるように、転送トランジスタＴＧ１及びＴＧ２、フローティングディフュージョンＦＤ１及びＦＤ２、切替トランジスタＦＤＧ１及びＦＤＧ２、付加容量ＦＤＬ１及びＦＤＬ２、リセットトランジスタＲＳＴ１及びＲＳＴ２、増幅トランジスタＡＭＰ１及びＡＭＰ２、選択トランジスタＳＥＬ１及びＳＥＬ２と表記する。
　電荷排出トランジスタＯＦＧ、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬは、例えば、Ｎ型のＭＯＳトランジスタで構成される。
　電荷排出トランジスタＯＦＧは、ゲートに供給される電荷排出信号ＳＯＦＧがオンされると導通状態となる。フォトダイオードＰＤは、電荷排出トランジスタＯＦＧが導通状態となると、所定の基準電位ＶＤＤにクランプされて蓄積電荷がリセットされる。
　なお、電荷排出信号ＳＯＦＧは、例えば垂直駆動部１３より供給される。
　転送トランジスタＴＧ１は、ゲートに供給される転送駆動信号ＳＴＧ１がオンされると導通状態となり、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤ１に転送する。転送トランジスタＴＧ２は、ゲートに供給される転送駆動信号ＳＴＧ２がオンされると導通状態となり、フォトダイオードＰＤに蓄積されている電荷をフローティングディフュージョンＦＤ２に転送する。
　転送駆動信号ＳＴＧ１、ＳＴＧ２は、それぞれが図２に示したゲート駆動線２１の一つとして設けられたゲート駆動線２１－１、２１－２を通じて転送ゲート駆動部１２より供給される。
　フローティングディフュージョンＦＤ１及びＦＤ２は、フォトダイオードＰＤから転送された電荷を一時保持する電荷保持部である。
　切替トランジスタＦＤＧ１は、ゲート電極に供給されるＦＤ駆動信号ＳＦＤＧ１がオンされるとこれに応答して導通状態になることで、付加容量ＦＤＬ１を、フローティングディフュージョンＦＤ１に接続させる。切替トランジスタＦＤＧ２は、ゲート電極に供給されるＦＤ駆動信号ＳＦＤＧ２がオンされるとこれに応答して導通状態になることで、付加容量ＦＤＬ２を、フローティングディフュージョンＦＤ２に接続させる。
　本例において、付加容量ＦＤＬ１及びＦＤＬ２は、後述する図５の容量発生部５２によって形成されている。
　リセットトランジスタＲＳＴ１は、ゲートに供給されるリセット信号ＳＲＳＴがオンとされると導通状態となり、フローティングディフュージョンＦＤ１の電位を基準電位ＶＤＤにリセットする。同様に、リセットトランジスタＲＳＴ２はゲートに供給されるリセット信号ＳＲＳＴがオンされることで導通状態となり、フローティングディフュージョンＦＤ２の電位を基準電位ＶＤＤにリセットする。
　なお、リセットトランジスタＲＳＴ１、ＲＳＴ２が導通状態とされるとき、切替トランジスタＦＤＧ１、ＦＤＧ２も同時に導通状態とされ、付加容量ＦＤＬ１、ＦＤＬ２もリセットされることになる。
　リセット信号ＳＲＳＴは、例えば垂直駆動部１３より供給される。
　ここで、垂直駆動部１３は、例えば、入射光の光量が多い高照度のとき、切替トランジスタＦＤＧ１及びＦＤＧ２を導通状態として、フローティングディフュージョンＦＤ１と付加容量ＦＤＬ１を接続すると共に、フローティングディフュージョンＦＤ２と付加容量ＦＤＬ２を接続する。これにより、高照度時においてフォトダイオードＰＤからの転送電荷をより多く蓄積することができる。
　一方、入射光の光量が少ない低照度のときには、垂直駆動部１３は、切替トランジスタＦＤＧ１及びＦＤＧ２を非導通状態として、付加容量ＦＤＬ１及びＦＤＬ２を、それぞれフローティングディフュージョンＦＤ１及びＦＤ２から切り離す。これにより、変換効率を上げることができる。
　なお、画素Ｐｘにおいて、付加容量ＦＤＬ１及びＦＤＬ２と、その接続を制御する切替トランジスタＦＤＧ１及びＦＤＧ２は省略してもよいが、付加容量ＦＤＬを設け、入射光量に応じて使い分けることにより、高ダイナミックレンジ化を図ることができる。
　増幅トランジスタＡＭＰ１は、ソースが選択トランジスタＳＥＬ１を介して垂直信号線２２－１に接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されて、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ２は、ソースが選択トランジスタＳＥＬ２を介して垂直信号線２２－２に接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されてソースフォロワ回路を構成する。
　ここで、垂直信号線２２－１、２２－２は、それぞれ図２に示した垂直信号線２２の一つとして設けられたものである。
　選択トランジスタＳＥＬ１は、増幅トランジスタＡＭＰ１のソースと垂直信号線２２－１との間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ１に保持された電荷を増幅トランジスタＡＭＰ１を介して垂直信号線２２－１に出力する。
　選択トランジスタＳＥＬ２は、増幅トランジスタＡＭＰ２のソースと垂直信号線２２－２との間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ２に保持された電荷を増幅トランジスタＡＭＰ１を介して垂直信号線２２－２に出力する。
　なお、選択信号ＳＳＥＬは、行駆動線２０を介して垂直駆動部１３より供給される。
　画素Ｐｘの動作について簡単に説明する。
　先ず、受光を開始する前に、画素Ｐｘの電荷をリセットするリセット動作が全画素で行われる。すなわち、例えば電荷排出トランジスタＯＦＧ、各リセットトランジスタＲＳＴ、各切替トランジスタＦＤＧ、及び各転送トランジスタＴＧがオン（導通状態）とされ、フォトダイオードＰＤ、各フローティングディフュージョンＦＤ、各付加容量ＦＤＬの蓄積電荷がリセットされる。
　蓄積電荷のリセット後、全画素で測距のための受光動作が開始される。ここで言う受光動作とは、１回の測距のために行われる受光動作を意味する。すなわち、受光動作中では、転送トランジスタＴＧ１とＴＧ２を交互にオンする動作が所定回数（本例では数千回から数万回程度）繰り返される。以下、このような１回の測距のために行われる受光動作の期間を「受光期間Ｐｒ」と表記する。
　受光期間Ｐｒにおいて、発光部２の１変調期間Ｐｍ内では、例えば転送トランジスタＴＧ１がオンの期間（つまり転送トランジスタＴＧ２がオフの期間）が照射光Ｌｉの発光期間にわたって継続された後、残りの期間、つまり照射光Ｌｉの非発光期間は、転送トランジスタＴＧ２がオンの期間（つまり転送トランジスタＴＧ１がオフの期間）とされる。すなわち、受光期間Ｐｒにおいては、１変調期間Ｐｍ内にフォトダイオードＰＤの電荷をフローティングディフュージョンＦＤ１とＦＤ２とに振り分ける動作が所定回数繰り返される。
　そして、受光期間Ｐｒが終了すると、画素アレイ部１１の各画素Ｐｘが、線順次に選択される。選択された画素Ｐｘでは、選択トランジスタＳＥＬ１及びＳＥＬ２がオンされる。これにより、フローティングディフュージョンＦＤ１に蓄積された電荷が垂直信号線２２－１を介してカラム処理部１５に出力される。また、フローティングディフュージョンＦＤ２に蓄積された電荷は垂直信号線２２－２を介してカラム処理部１５に出力される。
　以上で、１回の受光動作が終了し、リセット動作から始まる次の受光動作が実行される。
　ここで、画素Ｐｘが受光する反射光は、発光部２が照射光Ｌｉを発したタイミングから、対象物Ｏｂまでの距離に応じて遅延されている。対象物Ｏｂまでの距離に応じた遅延時間によって、二つのフローティングディフュージョンＦＤ１、ＦＤ２に蓄積される電荷の配分比が変化するため、これら二つのフローティングディフュージョンＦＤ１、ＦＤ２に蓄積される電荷の配分比から、対象物Ｏｂまでの距離を求めることができる。
（1-4．画素構造例）

　図４は、画素Ｐｘの概略構造を説明するための平面図である。
　なお、図４における横方向は、図１の行方向（Ｘ方向）に対応し、縦方向は図１の列方向（Ｙ方向）に対応する。
　画素Ｐｘは、図４に示す平面視で矩形の形状を有する。
　フォトダイオードＰＤは、半導体基板（後述する半導体基板３１）内において画素Ｐｘの略中央に配置されている。フォトダイオードＰＤは、Ｎ型の半導体領域４２で形成されている。平面視において、Ｎ型の半導体領域４２としてのフォトダイオードＰＤの周囲には、Ｐ型の半導体領域４１が形成されている。
　フォトダイオードＰＤの外側であって、画素Ｐｘの四辺の所定の一辺に沿って、転送トランジスタＴＧ１、切替トランジスタＦＤＧ１、リセットトランジスタＲＳＴ１、増幅トランジスタＡＭＰ１、及び選択トランジスタＳＥＬ１が直線的に並んで配置され、画素Ｐｘの四辺の他の一辺に沿って、転送トランジスタＴＧ２、切替トランジスタＦＤＧ２、リセットトランジスタＲＳＴ２、増幅トランジスタＡＭＰ２、及び選択トランジスタＳＥＬ２が直線的に並んで配置されている。
　さらに、転送トランジスタＴＧ、切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが形成されている画素Ｐｘの二辺とは別の辺の近傍に、電荷排出トランジスタＯＦＧが配置されている。
　なお、図４に示した画素Ｐｘの各部の配置はこの例に限定されず、他の配置とすることもできる。
　図５は、画素Ｐｘの概略構造を説明するための断面図である。
　先ず、前提として、本例のセンサ部１は、画素単位でフォトダイオードＰＤが形成された半導体基板３１の裏面Ｓｂ側（図中上側）から入射光を受光する、いわゆる裏面照射型のセンサ装置として構成されている。
　センサ部１は、半導体基板３１と、その表面Ｓｓ側に形成された配線層部３２とを備える。
　半導体基板３１は、例えばシリコン（Ｓｉ）で構成され、例えば１μｍから６μｍ程度の厚さを有して形成されている。半導体基板３１では、例えば、Ｐ型（第１導電型）の半導体領域４１に、Ｎ型（第２導電型）の半導体領域４２が画素単位で形成されることにより、フォトダイオードＰＤが画素単位で形成されている。半導体基板３１の表裏両面側に設けられているＰ型の半導体領域４１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
　図５において、半導体基板３１の裏面Ｓｂは、光が入射される光入射面となる。半導体基板３１の裏面Ｓｂ上には、反射防止膜３３が形成されている。
　反射防止膜３３は、例えば固定電荷膜及び酸化膜が積層された積層構造とされ、例えば、ＡＬＤ（Atomic Layer Deposition）法による高誘電率（Ｈｉｇｈ－ｋ）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ２）や、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。図５の例では、反射防止膜３３は、酸化ハフニウム膜４３、酸化アルミニウム膜４４、及び酸化シリコン膜４５が積層されて構成されている。
　反射防止膜３３上であって、隣接する画素Ｐｘの境界部３４（以下「画素境界部３４」とも表記する）には、入射光の隣接画素への入射を防止する画素間遮光膜３５が形成されている。この画素間遮光膜３５は、各画素ＰｘのフォトダイオードＰＤを開口するように格子状に形成されている。
　画素間遮光膜３５の材料は光を遮光する材料であればよく、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いることができる。
　画素間遮光膜３５により、隣接する画素Ｐｘ間において、一方の画素Ｐｘにのみ入射されるべき光が他方の画素Ｐｘに漏れ込んでしまうことの防止が図られる。
　平坦化膜３６は、画素間遮光膜３５上、及び反射防止膜３３における画素間遮光膜３５の非形成部上に形成され、これにより半導体基板３１の裏面Ｓｂ側の面が平坦とされる。平坦化膜３６は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜、又は樹脂などの有機材料により形成できる。
　平坦化膜３６の上面には、オンチップレンズ（マイクロレンズ）３７が画素ごとに形成されている。オンチップレンズ３７は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、またはシロキサン系樹脂等の樹脂系材料で形成される。オンチップレンズ３７によって集光された光は、フォトダイオードＰＤに効率良く入射される。
　また、半導体基板３１の裏面Ｓｂ側の画素境界部３４には、半導体基板３１の裏面Ｓｂ側から基板厚さ方向に所定の深さまで、隣接する画素Ｐｘ同士を電気的に分離する画素間分離部４０が形成されている。画素間分離部４０の底面及び側壁を含む外周部は、反射防止膜３３の一部である酸化ハフニウム膜４３で覆われている。画素間分離部４０は、画素Ｐｘ間で信号電荷の漏れ込みが生じないように、画素Ｐｘ間を電気的に分離する機能を有する。
　ここで、画素間分離部４０としては、半導体基板３１に対しフォトダイオードＰＤの形成領域を取り囲むように形成したトレンチ（溝）に対して、絶縁材料（本例では酸化シリコン膜４５）を埋め込むことで形成することができる（いわゆるトレンチアイソレーション）。具体的に、画素間分離部４０は、例えばＲＤＴＩ（Reversed Deep Trench Isolation：リバースドディープトレンチアイソレーション）、ＲＦＴＩ（Reversed Full Trench Isolation：リバースドフルトレンチアイソレーション）、ＦＤＴＩ（Front Deep Trench Isolation：フロントディープトレンチアイソレーション）、ＦＦＴＩ（Front Full Trench Isolation：フロントフルトレンチアイソレーション）等として構成することができる。
　ここでの「フロント」「リバースド」は、トレンチを形成するための切削を半導体基板３１の表面Ｓｓ側から行うか裏面Ｓｂ側から行うかの違いを意味する。また、「ディープ」「フル」は、トレンチの深さ（溝深さ）を表すもので、「フル」は半導体基板３１を貫通させることを意味し、「ディープ」は半導体基板３１を貫通させない程度の深さにトレンチを形成することを意味する。
　図５では、トレンチを裏面Ｓｂ側から形成するＲＤＴＩ又はＲＦＴＩに対応した構造を例示している。
　ここで、半導体基板３１に対しトレンチを形成する場合、トレンチの幅は、切削の進行方向側にいくほど徐々に狭まる傾向となる。このため、ＦＤＴＩやＦＦＴＩのように表面Ｓｓ側からトレンチを形成する場合、画素間分離部４０は、表面Ｓｓ側よりも裏面Ｓｂ側の方が幅が狭くなるという特徴を有するものとなる。逆に、ＲＤＴＩやＲＦＴＩのように裏面Ｓｂ側からトレンチを形成する場合、画素間分離部４０は、裏面Ｓｂ側よりも表面Ｓｓ側の方が幅が狭くなるという特徴を有するものとなる。
　配線層部３２が形成された半導体基板３１の表面Ｓｓ上には、各画素Ｐｘに形成された一つのフォトダイオードＰＤに対して、二つの転送トランジスタＴＧ１、ＴＧ２が形成されている。また、半導体基板３１の表面Ｓｓ側には、フォトダイオードＰＤから転送された電荷を一時保持する電荷蓄積部としてのフローティングディフュージョンＦＤ１、ＦＤ２が、高濃度のＮ型半導体領域（Ｎ型拡散領域）により形成されている。
　配線層部３２は、複数の配線層３２ａとその間の層間絶縁膜３２ｂとで構成される。図５では、配線層部３２が第一配線層３２ａ－１、第二配線層３２ａ－２、第三配線層３２ａ－３、及び第四配線層３２ａ－４の四つの配線層３２ａを有している例を示している。
　配線層部３２において、半導体基板３１の表面Ｓｓに最も近い配線層３２ａが第一配線層３２ａ－１とされる。この第一配線層３２ａ－１（つまり半導体基板３１の表面Ｓｓに接する層）には、上述した転送トランジスタＴＧ１、ＴＧ２を始めとした各画素トランジスタ（上述したリセットトランジスタＲＳＴや選択トランジスタＳＥＬ等）の電極が形成されている。この意味で第一配線層３２ａ－１は、画素トランジスタの電極形成層と換言することができる。
　第二配線層３２ａ－２は、第一配線層３２ａ－１に対し層間絶縁膜３２ｂを介して積層された配線層３２ａであり、第三配線層３２ａ－３は第二配線層３２ａ－２に対し層間絶縁膜３２ｂを介して積層された配線層３２ａであり、第四配線層３２ａ－４は第三配線層３２ａ－３に対し層間絶縁膜３２ｂを介して積層された配線層３２ａである。
　配線層部３２において、第一配線層３２ａ－１に形成された各転送トランジスタＴＧの電極（ゲート電極）は、それぞれ厚さ方向（Ｚ方向）に延在するゲート配線５０を介して、第四配線層３２ａ－４に形成されたゲート駆動のための画素間配線（図５では不図示）に接続されている。この画素間配線は、先の図２や図３で示したゲート駆動線２１（２１－１、２１－２）に相当するものであり、本例では半導体基板３１から最も離間された第四配線層３２ａ－４に形成されている。
　上述のように各転送トランジスタＴＧは、ゲート駆動線２１としての画素間配線を介して供給される転送駆動信号ＳＴＧに基づいて駆動される。
　本例では、ゲート配線５０は、第二配線層３２ａ－２及び第三配線層３２ａ－３に形成された配線と、配線層３２ａ間を接続するビア（Ｖｉａ）とで形成されている。ゲート配線５０において、第二配線層３２ａ－２、第三配線層３２ａ－３のそれぞれに形成された配線は、後述するシールド部６０の内側において面内方向に延在する配線とされる。確認のため述べておくと、ここで言う面内方向とは、厚さ方向に直交する面内の方向を意味するものである。
　また、配線層部３２において、第二配線層３２ａ－２には、フォトダイオードＰＤの形成領域の下方に位置する領域、換言すれば、平面視においてフォトダイオードＰＤの形成領域と少なくとも一部が重なる領域に、銅やアルミニウムなどのメタル（金属）配線が遮光・反射部材５１として形成されている。
　この遮光・反射部材５１は、オンチップレンズ３７を介して光入射面から半導体基板３１内に入射し、半導体基板３１内で光電変換されずに半導体基板３１を透過してしまった光を遮光し、それより下方の第三配線層３２ａ－３や第四配線層３２ａ－４へ透過させないようにする。この遮光機能により、半導体基板３１内で光電変換されずに半導体基板３１を透過してしまった光（本例では赤外光）が、第二配線層３２ａ－２よりも下の配線層３２ａで散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことの防止を図ることができる。
　また、遮光・反射部材５１は、オンチップレンズ３７を介して光入射面から半導体基板３１内に入射し、半導体基板３１内で光電変換されずに半導体基板３１を透過してしまった光を、遮光・反射部材５１で反射させて半導体基板３１内へと再度入射させる機能も有する。従って、遮光・反射部材５１は、反射部材でもあるとも言える。この反射機能により、半導体基板３１内で光電変換される光の量をより多くし、量子効率（ＱＥ）、つまり光に対する画素Ｐｘの感度を向上させることができる。
　なお、遮光・反射部材５１は、金属材料の他、ポリシリコンや酸化膜などで反射又は遮光する構造を形成してもよい。
　また、遮光・反射部材５１は、一つの配線層３２ａで構成せずに、例えば第二配線層３２ａ－２と第三配線層３２ａ－３とで格子状に形成する等、複数の配線層３２ａで構成してもよい。
　配線層部３２の複数の配線層３２ａのうち所定の配線層３２ａ、具体的に本例では第三配線層３２ａ－３には、例えば、櫛歯形状にパターン形成することにより、容量発生部５２が形成されている。容量発生部５２は、前述した付加容量ＦＤＬとして機能する。
　なお、遮光・反射部材５１と容量発生部５２は同じ配線層３２ａに形成してもよいが、異なる配線層３２ａに形成する場合には、容量発生部５２が、遮光・反射部材５１よりも半導体基板３１から遠い層に形成される。換言すれば、遮光・反射部材５１が、容量発生部５２よりも半導体基板３１の近くに形成される。
　ここで、本例の配線層部３２には、ゲート配線５０ごとにシールド部６０が形成されているが、このシールド部６０については改めて説明する。
  以上のように、本例のセンサ部１は、オンチップレンズ３７と配線層部３２との間に半導体層である半導体基板３１を配置し、オンチップレンズ３７が形成された裏面Ｓｂ側から入射光をフォトダイオードＰＤに入射させる裏面照射型の構造を有する。
（1-5．シールド部について）

　ここで、先に述べたように間接ＴｏＦ方式のセンサ部１においては、対となる転送トランジスタＴＧ１、ＴＧ２が数十ＭHzから数百ＭHz程度（例えば１０ＭHzから２００ＭHz程度）といった短い周期でオン／オフを繰り返すように高速駆動されるため、消費電力が増大するという課題がある。
　消費電力削減のためには、転送トランジスタＴＧのゲート容量Ｃｇと、ゲート電極に接続された配線（つまりゲート配線５０）の配線容量Ｃｗの何れかを低減することが有効とされる。具体的に、消費電力Ｗは、容量をＣ（ゲート容量Ｃｇ＋配線容量Ｃｗ）、駆動電圧（転送トランジスタのＳｗｉｎｇ幅）をＶとしたとき、
　Ｗ＝１／２＊・（Ｃ・Ｖ）２
　で表される。
　このため、配線容量Ｃｗの低減により消費電力Ｗの削減を図ることができる。
　ゲート配線５０の配線容量Ｃｗの低減のため、本実施形態のセンサ部１においては、図５に示したシールド部６０を形成するものとしている。
　図６は、シールド部６０の構造を説明するための平面図であり、配線層部３２を半導体基板３１側から平面視した際の転送トランジスタＴＧ１、ゲート配線５０、及びシールド部６０の位置関係を例示している。
　ここで、シールド部６０は転送トランジスタＴＧ２側にも形成されるが、その場合もシールド部６０の構造は同様であるため図示は省略する。
　図示のようにシールド部６０は、平面視においてゲート配線５０を取り囲むように形成されている。具体的に、本例におけるシールド部６０は、図示のように平面視で環状に形成され、ゲート配線５０を取り囲んでいる。ここで、平面視で環状であるとは、面内方向の断面形状が環状であると換言できる。
　本例において、シールド部６０は、層間絶縁膜３２ｂの材料とは異なる絶縁材料で形成されている。具体的に、この場合のシールド部６０は、Ｌｏｗ－ｋ材料（低誘電率材料）で形成されている。
　ここで、Ｌｏｗ－ｋ材料としては、例えばＳｉＯ２にフッ素を添加したＳｉＯＦを挙げることができる。或いは、Ｌｏｗ－ｋ材料としては、ＳｉＯ２に炭化水素を添加したＳｉＯＣＨ系の材料や、有機ポリマー系、ポーラスシリカ系の材料等も挙げることができる。
　ゲート配線５０に対し上記のようなシールド部６０を設けることで、ゲート配線５０に対する周囲配線からの容量負荷の低減を図ることができ、ゲート配線５０の配線容量Ｃｗの低減を図ることができる。
　ここで、本例のシールド部６０は、配線層部３２に対してトレンチを堀り込むことで形成されている。
　具体的に、配線層部３２は、画素トランジスタの電極が形成された半導体基板３１の表面Ｓｓに対し、層間絶縁膜３２ｂを層間に介在させながら第二配線層３２ａ－２、第三配線層３２ａ－３、第四配線層３２ａ－４を積層していくことで形成されるが、シールド部６０は、このような配線層部３２の形成過程において、所定の配線層３２ａを積層した段階で、該所定の配線層３２ａから半導体基板３１側に向けてトレンチを掘り込むことで形成される。この際、トレンチの形成は、例えばドライエッチング等で行われる。
　形成したトレンチに対し、シールド材料としての絶縁材料（本例ではＬｏｗ－ｋ材料）を充填することで、シールド部６０が形成される。
　本例において、シールド部６０は、複数の配線層３２ａに跨がって形成されている。具体的に、この場合のシールド部６０は、第三配線層３２ａ－３から第一配線層３２ａ－１に跨がって形成されている。
　このようにシールド部６０を複数の配線層３２ａに跨がって形成することで、配線層部３２の積層方向においてシールド部６０がゲート配線５０を覆う範囲が広くなり、ゲート配線の配線容量低減効果を高めることができる。
　ここで、先に触れたように本例では、半導体基板３１から最も離間した第四配線層３２ａ－４（最離配線層）において、ゲート配線５０の接続先となるゲート駆動線２１（画素間配線）が形成されている。
　図７は、画素間配線としてのゲート駆動線２１について説明するための画素Ｐｘの断面図である。なお、図７の断面図は、図５の断面図とは異なる向きで画素Ｐｘを切断した際の断面を示している。ここでは、転送トランジスタＴＧ１と、そのゲート配線５０と、ゲート駆動線２１－１との関係を例示しているが、転送トランジスタＴＧ２とそのゲート配線５０とゲート駆動線２１－２との関係も本図と同様となるため図示は省略する。
　第四配線層３２ａ－４に画素間配線としてのゲート駆動線２１－１が形成されている場合、第四配線層３２ａ－４からトレンチを掘り込んでシールド部６０を形成することはできない。仮に、第四配線層３２ａ－４からトレンチを形成してしまうと、第四配線層３２ａ－４において、ゲート配線５０とゲート駆動線２１－１との間がシールド部６０により遮られて両者間を電気的に接続することが不能となるためである。
　このため、第四配線層３２ａ－４に隣接する第三配線層３２ａ－３からトレンチを掘り込むことでシールド部６０を形成する本例によれば、配線層部３２の積層方向においてシールド部６０がゲート配線５０を覆う範囲を最大化することが可能となり、配線容量Ｃｗの低減効果を高めることができる。
＜２．第二実施形態＞

　続いて、第二実施形態について説明する。
　第二実施形態は、ゲート配線５０に代えて、貫通ビアによるゲート配線５０Ａを設けるものである。
　図８は、第二実施形態としての画素ＰｘＡの概略構造を説明するための断面図である。
　なお、以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。
　図示のように第二実施形態の画素ＰｘＡにおいては、転送トランジスタＴＧ１、ＴＧ２それぞれのゲート配線として、第一配線層３２ａ－１から第四配線層３２ａ－４の間を貫通する貫通ビアで形成したゲート配線５０Ａが設けられる。
　このような貫通ビアによるゲート配線５０Ａとすることで、第一実施形態におけるゲート配線５０のように面内方向の配線を形成する必要がなくなるため、ゲート配線を細く形成することが可能となる。
　従って、ゲート配線の配線容量低減効果を高めることができる。
　ここで、第一実施形態におけるゲート配線５０は、第二配線層３２ａ－２や第三配線層３２ａ－３において面内方向の配線が形成されているため、配線層部３２の形成工程においてシールド部６０の内側となる領域にゲート配線を形成するにあたり、それら第二配線層３２ａ－２、第三配線層３２ａ－３の各配線層３２ａで（ダミーとなる）配線を形成してから１層分のビアを形成する、というシールド部６０の外側領域での配線形成工程と同じ工程を適用することが可能となる。
　このため、ゲート配線の配線容量低減を図るにあたってのセンサ装置の製造効率向上を図ることができるというメリットがある。
　図９は、画素間配線としてのゲート駆動線２１について説明するための画素ＰｘＡの断面図である。なお、先の図５と図７の関係と同様に、図９の断面図は、図８の断面図とは異なる向きで画素ＰｘＡを切断した際の断面を示している。
　この図９に例示するように、貫通ビアによるゲート配線５０Ａについては、転送トランジスタＴＧのゲート電極と第四配線層３２ａ－４に形成されたゲート駆動線２１との間を直接的に接続する構成を採ることもできる。
＜３．変形例＞

　ここで、実施形態としては、上記で例示した具体例に限定されるものではなく、多様な変形例としての構成を採り得る。
　例えば、図１０に示す画素ＰｘＢの断面図のように、空洞部とした（つまり空気等の気体で満たされた）シールド部６０Ｂを設けた構成を採ることもできる。
　これにより、配線層部３２に対しトレンチを堀り込むことでシールド部を形成する場合において、トレンチに対する絶縁材料の充填工程を不要とすることが可能となる。
　或いは、図１１に示す画素ＰｘＣの断面図のように、Ｌｏｗ－ｋ材料等の絶縁材料の層と空気等の気体の層とを有するシールド部６０Ｃを設けた構成とすることもできる。具体的に、図１１に示す例では、外縁部がＬｏｗ－ｋ材料の層、その内側部が空気層とされたシールド部６０Ｃの構成を例示している。
　また、これまでの説明では、シールド部６０を環状に形成する例を挙げたが、シールド部６０の形状、具体的には、面内方向の断面形状については、図１２に例示する四角形状、図１３に例示する多角形状、図１４に例示する井桁形状など、他の形状を採用することもできる。
　これらの例のうち、四角形状や井桁形状とした場合には、トレンチの形成時において角部や交差部分にドライエッチング時のガスが入り易くなり、それら角部や交差部分においてトレンチを深く掘ることができる。深く掘れた部分でシールド効果（他配線からの容量負荷低減効果）を高めることができ、配線容量Ｃｗの低減効果を高めることができる。
　ここで、先の図６の例のようにシールド部６０を環状に形成する場合には、配線層部３２に対しトレンチを堀り込むことでシールド部６０を形成する場合において、シールド部６０の深さを均一化し易くなるというメリットがある。
　なお、環状の形状に限定されない点については、シールド部６０のみでなくシールド部６０Ｂ、６０Ｃについても同様である。
　また、これまでの説明では、フォトダイオードＰＤの電荷を転送トランジスタＴＧを介してフローティングディフュージョンＦＤに転送する構成を例示したが、例えばグローバル読み出しに対応する構成として、フォトダイオードＰＤの電荷を転送トランジスタＴＧを介してメモリ素子に転送後、該メモリ素子に蓄積された電荷を、別途の転送トランジスタを介してフローティングディフュージョンＦＤに転送する構成を採ることもできる。なお、この場合において、上記のメモリ素子は、光電変換素子に蓄積された電荷を保持する電荷保持部であると言うことができる。
　また、これまでの説明では、センサ部１が間接ＴｏＦ方式による測距のためのセンシングを行う例を挙げたが、本技術は、光電変換を行う光電変換素子と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、電荷を第一電荷保持部に転送する第一転送トランジスタと、電荷を第二電荷保持部に転送する第二転送トランジスタと、を有する画素を備えたセンサ装置に広く好適に適用できるものである。
＜４．実施形態のまとめ＞

　以上で説明したように実施形態としてのセンサ装置（センサ部１）は、半導体基板（同３１）と、半導体基板上に形成され複数の配線層を有する配線層部（同３２）と、を備え、光電変換を行う光電変換素子（フォトダイオードＰＤ）と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部（例えば、フローティングディフュージョンＦＤ１及びＦＤ２）と、電荷を第一電荷保持部に転送する第一転送トランジスタ（例えば、転送トランジスタＴＧ１）と、電荷を第二電荷保持部に転送する第二転送トランジスタ（例えば、転送トランジスタＴＧ２）と、を有する画素（同Ｐｘ、ＰｘＡ、ＰｘＢ、ＰｘＣ）が、半導体基板と配線層部とによる積層構造体において形成されており、配線層部において厚さ方向に延在する第一、第二転送トランジスタの各ゲート配線（同５０、５０Ａ）に対して、それぞれを取り囲むシールド部（同６０、６０Ｂ、６０Ｃ）が形成されたものである。
　シールド部により、ゲート配線に対する周囲配線からの容量負荷の低減を図ることが可能となる。
　従って、ゲート配線の配線容量の低減を図ることができ、センサ装置の消費電力削減を図ることができる。
　また、実施形態としてのセンサ装置においては、シールド部は、複数の配線層に跨がって形成されている。
　これにより、配線層部の積層方向においてシールド部がゲート配線を覆う範囲が広くなる。
　従って、ゲート配線の配線容量低減効果を高めることができる。
　さらに、実施形態としてのセンサ装置においては、ゲート配線（同５０）は、シールド部の内側において面内方向に延在する配線を有している。
　これにより、シールド部の内側となる領域にゲート配線を形成するにあたり、各配線層で（ダミーとなる）配線を形成してから１層分のビアを形成する、というシールド部の外側領域での配線形成工程と同じ工程を適用することが可能となる。
　従って、ゲート配線の配線容量低減を図るにあたってのセンサ装置の製造効率向上を図ることができる。
　さらにまた、実施形態としてのセンサ装置においては、ゲート配線（同５０Ａ）は、複数の配線層を貫通する貫通ビアで形成されている。
　貫通ビアとすることで、ゲート配線において面内方向の配線を形成する必要がなくなるため、ゲート配線を細く形成することが可能となる。
　従って、ゲート配線の配線容量低減効果を高めることができる。
　また、実施形態としてのセンサ装置においては、配線層部における半導体基板から最も離間した配線層である最離配線層（例えば、第四配線層３２ａ－４）において、ゲート配線の接続先である画素間配線（ゲート駆動線２１）が形成され、シールド部は、配線層部における最離配線層の隣接層（例えば、第三配線層３２ａ－３）から半導体基板側に向けて延在している。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、配線層部の積層方向においてシールド部がゲート配線を覆う範囲を最大化することが可能となる。
　従って、ゲート配線の配線容量低減効果を高めることができる。
　さらに、実施形態としてのセンサ装置においては、シールド部は、面内方向の断面形状が環状とされている（図６参照）。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、シールド部の深さを均一化し易くなる。
　従って、シールド部の形成精度を高めることができる。
　さらにまた、実施形態としてのセンサ装置においては、シールド部は、配線層部における層間絶縁材料とは異なる絶縁材料で形成されている。
　これにより、シールド部を層間絶縁材料よりも絶縁性の高い材料で形成することが可能となる。
　従って、ゲート配線の配線容量低減効果を高めることができ、消費電力のさらなる低減を図ることができる。
　また、実施形態としてのセンサ装置においては、シールド部がＬｏｗ－ｋ材料で形成されている。
　これにより、シールド部の絶縁性が高まる。
　従って、ゲート配線の配線容量低減効果を高めることができ、消費電力のさらなる低減を図ることができる。
　さらに、実施形態としてのセンサ装置においては、シールド部（同６０Ｂ）は空洞部とされている（図１０参照）。
　これにより、配線層部に対しトレンチを堀り込むことでシールド部を形成する場合において、トレンチに対する絶縁材料の充填工程を不要とすることが可能となる。
　従って、ゲート配線の配線容量を低減するにあたってのセンサ装置の製造効率向上を図ることができる。
　さらにまた、実施形態としてのセンサ装置は、間接ＴｏＦ方式による測距用のセンサ装置とされている。
　間接ＴｏＦにおいては第一、第二転送トランジスタが高速駆動されるため、消費電力が増大する傾向となる。
　従って、実施形態としての技術を適用することが好適である。
　また、実施形態としてのセンシングモジュール（同６）は、測距用の光を発する発光部（同２）と、発光部より発せられ対象物で反射された光を受光するセンサ部（同１）と、を備え、センサ部は、半導体基板（同３１）と、半導体基板上に形成され複数の配線層を有する配線層部（同３２）とを備え、光電変換を行う光電変換素子（フォトダイオードＰＤ）と、光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部（例えば、フローティングディフュージョンＦＤ１及びＦＤ２）と、電荷を第一電荷保持部に転送する第一転送トランジスタ（例えば、転送トランジスタＴＧ１）と、電荷を第二電荷保持部に転送する第二転送トランジスタ（例えば、転送トランジスタＴＧ２）と、を有する画素（同Ｐｘ、ＰｘＡ、ＰｘＢ、ＰｘＣ）が、半導体基板と配線層部とによる積層構造体において形成されており、配線層部において厚さ方向に延在する第一、第二転送トランジスタの各ゲート配線（同５０、５０Ａ）に対して、それぞれを取り囲むシールド部（同６０、６０Ｂ、６０Ｃ）が形成されたものである。
　このような実施形態としてのセンシングモジュールによっても、上記した実施形態としてのセンサ装置と同様の作用及び効果が得られる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
＜５．本技術＞

　なお本技術は以下のような構成も採ることができる。
（１）
　半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部と、を備え、
　光電変換を行う光電変換素子と、
　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、
　前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成された
　センサ装置。
（２）
　前記シールド部は、複数の前記配線層に跨がって形成された
　前記（１）に記載のセンサ装置。
（３）
　前記ゲート配線は、前記シールド部の内側において面内方向に延在する配線を有する
　前記（１）又は（２）に記載のセンサ装置。
（４）
　前記ゲート配線は、複数の前記配線層を貫通する貫通ビアで形成された
　前記（１）から（３）の何れかに記載のセンサ装置。
（５）
　前記配線層部における前記半導体基板から最も離間した前記配線層である最離配線層において、前記ゲート配線の接続先である画素間配線が形成され、
　前記シールド部は、前記配線層部における前記最離配線層の隣接配線層から前記半導体基板側に向けて延在している
　前記（１）から（４）の何れかに記載のセンサ装置。
（６）
　前記シールド部は、面内方向の断面形状が環状とされた
　前記（１）から（５）の何れかに記載のセンサ装置。
（７）
　前記シールド部は、前記配線層部における層間絶縁材料とは異なる絶縁材料で形成された
　前記（１）から（６）の何れかに記載のセンサ装置。
（８）
　前記シールド部がＬｏｗ－ｋ材料で形成された
　前記（７）に記載のセンサ装置。
（９）
　前記シールド部は空洞部とされた
　前記（１）から（６）の何れかに記載のセンサ装置。
（１０）
　間接ＴｏＦ方式による測距用のセンサ装置とされた
　前記（１）から（９）の何れかに記載のセンサ装置。
（１１）
　測距用の光を発する発光部と、
　前記発光部より発せられ対象物で反射された光を受光するセンサ部と、を備え、
　前記センサ部は、
　半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部とを備え、
　光電変換を行う光電変換素子と、
　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、
　前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成された
　センシングモジュール。
１　センサ部（センサ装置）
２　発光部
６　センシングモジュール
１０　測距装置
Ｏｂ　対象物
Ｌｉ　照射光
Ｌｒ　反射光
１１　画素アレイ部
１２　転送ゲート駆動部
２１、２１－１、２１－２　ゲート駆動線
２２、２２－１、２２－２　垂直信号線
Ｐｘ、ＰｘＡ、ＰｘＢ、ＰｘＣ　画素
ＰＤ　フォトダイオード
ＦＤ、ＦＤ１、ＦＤ２　フローティングディフュージョン
ＴＧ、ＴＧ１、ＴＧ２　転送トランジスタ
ＳＴＧ、ＳＴＧ１、ＳＴＧ２　転送駆動信号
Ｓｓ　表面
Ｓｂ　裏面
３１　半導体基板
３２　配線層部
３２ａ　配線層
３２ａ－１　第一配線層
３２ａ－２　第二配線層
３２ａ－３　第三配線層
３２ａ－４　第四配線層
３２ｂ　層間絶縁膜
３４　境界部（画素境界部）
５０、５０Ａ　ゲート配線
６０、６０Ｂ、６０Ｃ　シールド部

Claims (11)

  1. 　半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部と、を備え、
    　光電変換を行う光電変換素子と、
    　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
    　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
    　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、
    　前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成された
    　センサ装置。
  2. 　前記シールド部は、複数の前記配線層に跨がって形成された
    　請求項１に記載のセンサ装置。
  3. 　前記ゲート配線は、前記シールド部の内側において面内方向に延在する配線を有する
    　請求項１に記載のセンサ装置。
  4. 　前記ゲート配線は、複数の前記配線層を貫通する貫通ビアで形成された
    　請求項１に記載のセンサ装置。
  5. 　前記配線層部における前記半導体基板から最も離間した前記配線層である最離配線層において、前記ゲート配線の接続先である画素間配線が形成され、
    　前記シールド部は、前記配線層部における前記最離配線層の隣接配線層から前記半導体基板側に向けて延在している
    　請求項１に記載のセンサ装置。
  6. 　前記シールド部は、面内方向の断面形状が環状とされた
    　請求項１に記載のセンサ装置。
  7. 　前記シールド部は、前記配線層部における層間絶縁材料とは異なる絶縁材料で形成された
    　請求項１に記載のセンサ装置。
  8. 　前記シールド部がＬｏｗ－ｋ材料で形成された
    　請求項７に記載のセンサ装置。
  9. 　前記シールド部は空洞部とされた
    　請求項１に記載のセンサ装置。
  10. 　間接ＴｏＦ方式による測距用のセンサ装置とされた
    　請求項１に記載のセンサ装置。
  11. 　測距用の光を発する発光部と、
    　前記発光部より発せられ対象物で反射された光を受光するセンサ部と、を備え、
    　前記センサ部は、
    　半導体基板と、前記半導体基板上に形成され複数の配線層を有する配線層部とを備え、
    　光電変換を行う光電変換素子と、
    　前記光電変換素子に蓄積された電荷を保持する第一電荷保持部、及び第二電荷保持部と、
    　前記電荷を前記第一電荷保持部に転送する第一転送トランジスタと、
    　前記電荷を前記第二電荷保持部に転送する第二転送トランジスタと、を有する画素が、前記半導体基板と前記配線層部とによる積層構造体において形成されており、
    　前記配線層部において厚さ方向に延在する前記第一、第二転送トランジスタの各ゲート配線に対して、それぞれを取り囲むシールド部が形成された
    　センシングモジュール。
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