KR102632469B1 - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

패드 영역의 전기적 신호의 경로를 단축하여 성능이 향상된 이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는, 센서 어레이 영역 및 센서 어레이 영역 주변에 배치되는 패드 영역을 포함하는 기판으로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제2 면 상에, 제2 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체, 제1 절연 구조체 내에, 복수의 제1 도전층들 및 복수의 제1 비아들을 포함하는 제1 배선 구조체, 패드 영역 내의 기판을 관통하여, 제1 배선 구조체와 접속되는 관통 비아, 제1 절연 구조체의 제4 면으로부터 노출되고, 제1 배선 구조체와 접속되는 제1 접속 패턴, 제1 절연 구조체의 제4 면 상의 제2 절연 구조체, 및 제2 절연 구조체의 표면으로부터 노출되고, 제1 접속 패턴과 접속되는 제2 접속 패턴을 포함하고, 복수의 제1 도전층들은, 제1 배선 및 기판으로부터 제1 배선보다 이격되는 제2 배선을 포함하고, 관통 비아는 제2 배선과 접촉한다.

Description

이미지 센서 및 그 제조 방법{IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 패드 영역을 포함하는 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기적 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
최근에는 이미지 센서에 형성되는 픽셀들이 향상된 수광 효율 및 광 감도(sensitivity)를 가지도록 반도체 기판의 후면을 통하여 입사광이 조사되는 후면 조사형(BSI; backside illumination) 이미지 센서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 패드 영역의 전기적 신호의 경로를 단축하여 성능이 향상된 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 패드 영역의 전기적 신호의 경로를 단축하여 성능이 향상된 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 센서 어레이 영역 및 센서 어레이 영역 주변에 배치되는 패드 영역을 포함하는 기판으로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제2 면 상에, 제2 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체, 제1 절연 구조체 내에, 복수의 제1 도전층들 및 복수의 제1 비아들을 포함하는 제1 배선 구조체, 패드 영역 내의 기판을 관통하여, 제1 배선 구조체와 접속되는 관통 비아, 제1 절연 구조체의 제4 면으로부터 노출되고, 제1 배선 구조체와 접속되는 제1 접속 패턴, 제1 절연 구조체의 제4 면 상의 제2 절연 구조체, 및 제2 절연 구조체의 표면으로부터 노출되고, 제1 접속 패턴과 접속되는 제2 접속 패턴을 포함하고, 복수의 제1 도전층들은, 제1 배선 및 기판으로부터 제1 배선보다 이격되는 제2 배선을 포함하고, 관통 비아는 제2 배선과 접촉한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 광전 변환층을 포함하는 기판으로, 광이 입사되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 기판, 기판의 제1 면 상의 도전 패드, 기판의 제2 면 상에, 제2 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체, 제1 절연 구조체 내에, 제1 개구를 포함하는 제1 배선, 제1 절연 구조체 내에, 기판으로부터 제1 배선보다 이격되는 제2 배선, 기판 및 제1 개구를 관통하여, 도전 패드와 제2 배선을 연결하는 관통 비아, 제1 절연 구조체의 제4 면으로부터 노출되고, 제2 배선과 접속되는 제1 접속 패턴, 제1 절연 구조체의 제4 면 상의 제2 절연 구조체, 및 제2 절연 구조체의 표면으로부터 노출되고, 제1 접속 패턴과 접속되는 제2 접속 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 센서 어레이 영역 및 센서 어레이 영역 주변에 배치되는 패드 영역을 포함하는 제1 기판으로, 광이 입사되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 제1 기판, 센서 어레이 영역 내의 제1 기판의 제1 면 상에 배치되는 컬러 필터, 컬러 필터 상의 마이크로 렌즈, 패드 영역 내의 제1 기판의 제1 면 상에 배치되는 도전 패드, 제1 기판의 제2 면 상에, 제2 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체, 제1 절연 구조체 내에, 복수의 제1 도전층들 및 복수의 제1 비아들을 포함하는 제1 배선 구조체, 패드 영역 내의 제1 기판을 관통하여, 도전 패드와 제1 배선 구조체를 연결하는 제1 관통 비아, 제1 절연 구조체의 제4 면으로부터 노출되고, 제1 배선 구조체와 접속되는 제1 접속 패턴, 제1 절연 구조체의 제4 면 상의 제2 절연 구조체, 제2 절연 구조체 내에, 복수의 제2 도전층 및 복수의 제2 비아를 포함하는 제2 배선 구조체, 및 제2 절연 구조체의 표면으로부터 노출되고, 제1 접속 패턴과 제2 배선 구조체를 연결하는 제2 접속 패턴을 포함하고, 제1 관통 비아는, 복수의 제1 도전층들 중 제1 기판에 가장 인접하는 제1 배선과 비접촉한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 블록도이다.
도 2는 몇몇 실시예에 따른 이미지 센서의 레이아웃을 설명하기 위한 개략적인 도면이다.
도 3은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다.
도 4는 도 3의 S1 영역을 확대한 부분 확대도이다.
도 5는 도 4의 단위 픽셀을 설명하기 위한 예시적인 회로도이다.
도 6 내지 도 8은 도 3의 S2 영역을 확대한 다양한 부분 확대도들이다.
도 9는 도 6 내지 도 8의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다.
도 10 내지 도 16은 몇몇 실시예에 따른 이미지 센서의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 다양한 도면들이다.
도 17은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다.
도 18은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다.
도 19은 도 18의 S3 영역을 확대한 부분 확대도이다.
도 20는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다.
도 21은 도 20의 S4 영역을 확대한 부분 확대도이다.
도 22은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다.
도 23 내지 도 27은 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 22을 참조하여, 몇몇 실시예에 따른 이미지 센서를 설명한다.
도 1은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; APS, active pixel sensor array), 행 디코더(20; Row Decoder), 행 드라이버(30; Row Driver), 열 디코더(40; Column Cecoder), 타이밍 발생기(50; Timing Generator), 상관 이중 샘플러(60; CDS, correlated double sampler), 아날로그 디지털 컨버터(70; ADS, analog to digital converter) 및 입출력 버퍼(80; I/O Buffer)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 복수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀들이 행렬(matrix) 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기적 신호를 수신하여 유지(hold) 및 샘플링(sampling)할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2는 몇몇 실시예에 따른 이미지 센서의 레이아웃을 설명하기 위한 개략적인 도면이다.
도 2를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 적층 구조체(100) 및 제2 적층 구조체(200)를 포함한다.
제1 적층 구조체(100)는 제2 적층 구조체(200) 상에 적층될 수 있다. 몇몇 실시예에서, 제1 적층 구조체(100)는 센서 어레이 영역(SAR), 제1 연결 영역(CR1) 및 제1 패드 영역(PR1)을 포함할 수 있다.
센서 어레이 영역(SAR)은 도 1의 액티브 픽셀 센서 어레이(APS)에 대응되는 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(SAR) 내에는 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬(matrix) 형태로) 배열된 복수의 단위 픽셀들을 포함할 수 있다. 각각의 단위 픽셀은 광전 변환층을 포함할 수 있다. 이에 관하여는, 도 3 내지 도 5에 관한 설명에서 구체적으로 후술한다.
제1 연결 영역(CR1)은 센서 어레이 영역(SAR) 주변에 배치될 수 있다. 제1 연결 영역(CR1)은 제1 적층 구조체(100)의 센서 어레이 영역(SAR)과 제2 적층 구조체(200)를 전기적으로 연결할 수 있다. 이에 관하여는, 도 3에 관한 설명에서 구체적으로 후술한다.
제1 패드 영역(PR1)은 센서 어레이 영역(SAR) 주변에 배치될 수 있다. 제1 패드 영역(PR1) 내에는 도전 패드(conductive pad)가 형성될 수 있다. 도전 패드는 외부 장치 등과 접속되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신하도록 구성될 수 있다. 이에 관하여는, 도 3, 도 6 내지 도 9에 관한 설명에서 구체적으로 후술한다.
도 2에서, 제1 연결 영역(CR1) 및 제1 패드 영역(PR1)의 배치는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 적층 구조체(200)는 로직 회로 영역(LR), 제2 연결 영역(CR2) 및 제2 패드 영역(PR2)을 포함할 수 있다.
로직 회로 영역(LR) 내에는 복수의 전자 소자들이 형성될 수 있다. 전자 소자는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 로직 회로 영역(LR)은 센서 어레이 영역(SAR)과 전기적으로 연결되어, 센서 어레이 영역(SAR)의 각각의 단위 픽셀과 전기적 신호를 송수신할 수 있다. 예를 들어, 로직 회로 영역(LR)은 도 1의 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 및 입출력 버퍼(80)에 대응되는 영역을 포함할 수 있다.
제2 연결 영역(CR2)은 로직 회로 영역(LR) 주변에 배치될 수 있다. 제2 연결 영역(CR2)은 제2 적층 구조체(200)의 로직 회로 영역(LR)과 제1 적층 구조체(100)를 전기적으로 연결할 수 있다. 이에 따라, 센서 어레이 영역(SAR)은 로직 회로 영역(LR)과 전기적으로 연결되어 전기적 신호를 송수신할 수 있다. 제2 연결 영역(CR2)은 제1 연결 영역(CR1)에 대응되는 제2 적층 구조체(200)의 영역에 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 패드 영역(PR2)은 로직 회로 영역(LR) 주변에 배치될 수 있다. 제2 패드 영역(PR2)은 제1 패드 영역(PR1)과 전기적으로 연결될 수 있다. 제2 패드 영역(PR2)은 제1 패드 영역(PR1)에 대응되는 제2 적층 구조체(200)의 영역에 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 3은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다. 도 4는 도 3의 S1 영역을 확대한 부분 확대도이다. 도 5는 도 4의 단위 픽셀을 설명하기 위한 예시적인 회로도이다. 도 6 내지 도 8은 도 3의 S2 영역을 확대한 다양한 부분 확대도들이다. 도 9는 도 6 내지 도 8의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 내지 도 9를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 기판(110), 제1 절연 구조체(130), 제1 배선 구조체(IS1), 제1 접속 패턴(140), 제1 관통 비아(160), 도전 패드(170), 제2 기판(210), 제2 절연 구조체(230), 제2 배선 구조체(IS2) 및 제2 접속 패턴(240)을 포함한다.
몇몇 실시예에서, 제1 기판(110) 및 제1 절연 구조체(130)는 제1 적층 구조체(100)를 구성할 수 있고, 제2 기판(210) 및 제2 절연 구조체(230)는 제2 적층 구조체(200)를 구성할 수 있다. 제1 적층 구조체(100)의 센서 어레이 영역(SAR)은 도 2의 센서 어레이 영역(SAR)에 대응될 수 있다. 제1 적층 구조체(100) 및 제2 적층 구조체(200)의 연결 영역(CR)은 도 2의 제1 연결 영역(CR1) 및 제2 연결 영역(CR2)에 대응될 수 있다. 제1 적층 구조체(100) 및 제2 적층 구조체(200)의 패드 영역(PR)은 도 2의 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)에 대응될 수 있다.
제1 기판(110)은 서로 반대되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 몇몇 실시예에서, 제1 기판(110)의 제1 면(110a)은 광이 입사되는 수광면일 수 있다. 제1 기판(110)은 반도체 기판일 수 있다. 예를 들어, 제1 기판(110)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제1 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제1 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
센서 어레이 영역(SAR) 내의 제1 기판(110)은 복수의 단위 픽셀들을 구성할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 각각의 단위 픽셀은 광전 변환층(PD), 활성 영역(112), 제1 트랜지스터(TR1), 제1 소자 분리막(114), 제2 소자 분리막(116), 제1 평탄화층(120), 컬러 필터(124), 그리드 패턴(122), 제2 평탄화층(126), 마이크로 렌즈(128)를 포함할 수 있다.
광전 변환층(PD)은 센서 어레이 영역(SAR) 내의 제1 기판(110) 내에 형성될 수 있다. 광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다.
광전 변환층(PD)은 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode), 유기 포토 다이오드(organic photo diode), 퀀텀닷(quantum dot) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
활성 영역(112)은 제2 면(110b) 아래의 제1 기판(110) 내에 형성될 수 있다. 활성 영역(112)은 예를 들어, 제1 기판(110) 내에 불순물이 도핑되어 형성될 수 있다. 활성 영역(112)은 각각의 단위 픽셀의 다양한 활성 영역들을 구성할 수 있다. 예를 들어, 활성 영역(112)은 후술되는 도 5의 플로팅 확산 영역(FD), 또는 도 5의 다양한 트랜지스터들(TG, RG, SF, SEL)의 소오스/드레인 영역을 구성할 수 있다.
제1 트랜지스터(TR1)는 제1 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 제1 트랜지스터(TR1)는 광전 변환층(PD)과 연결되어 전기적 신호를 처리하기 위한 다양한 트랜지스터들을 구성할 수 있다. 예를 들어, 제1 트랜지스터(TR1)는 후술되는 도 5의 다양한 트랜지스터들(TG, RG, SF, SEL)을 구성할 수 있다.
몇몇 실시예에서, 제1 트랜지스터(TR1)는 MOS 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(TR1)는 게이트 전극(TR1a), 게이트 유전막(TR1b) 및 게이트 스페이서(TR1c)를 포함할 수 있다. 게이트 유전막(TR1b)은 게이트 전극(TR1a)과 제1 기판(110) 사이에 개재될 수 있다. 게이트 스페이서(TR1c)는 게이트 전극(TR1a)의 측면을 따라 연장될 수 있다.
제1 소자 분리막(114)은 센서 어레이 영역(SAR) 내의 각각의 단위 픽셀을 정의할 수 있다. 예를 들어, 제1 소자 분리막(114)은 각각의 단위 픽셀을 둘러싸도록 형성될 수 있다. 제1 소자 분리막(114)은 제1 기판(110)이 패터닝되어 형성된 깊은 트렌치(deep trench) 내에 절연 물질이 매립되어 형성될 수 있다. 예를 들어, 제1 소자 분리막(114)은 제1 면(110a)으로부터 제2 면(110b)까지 연장될 수 있다. 패터닝 공정에 따라, 제1 소자 분리막(114)은 제1 면(110a)으로부터 제2 면(110b)을 향하는 방향(예를 들어, 제3 방향(Z))에서 그 폭이 달라지는 형상을 가질 수도 있다.
몇몇 실시예에서, 제1 소자 분리막(114)은 제1 기판(110)보다 굴절률이 낮은 절연 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)이 실리콘으로 형성된 경우에, 제1 소자 분리막(114)은 실리콘 산화막, 실리콘 질화막, 도핑되지 않은 폴리실리콘막(undoped polysilicon layer), 에어(air), 및 이들의 조합을 포함할 수 있다. 이에 따라, 제1 소자 분리막(114)은 광전 변환층(PD)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 또한, 제1 소자 분리막(114)은 입사광에 의해 특정 단위 픽셀에서 생성된 전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역으로 이동하는 것을 방지할 수 있다. 즉, 제1 소자 분리막(114)은 광전 변환층(PD)의 수광률을 향상시켜 이미지 데이터의 품질을 향상시킬 수 있다.
제2 소자 분리막(116)은 각각의 단위 픽셀 내의 활성 영역(112)을 정의할 수 있다. 예를 들어, 제2 소자 분리막(116)은 제2 면(110b) 아래의 제1 기판(110) 내에 형성될 수 있다. 제2 소자 분리막(116)은 제2 소자 분리막(116)이 형성되지 않은 영역을 활성 영역(112)으로 정의할 수 있다.
제2 소자 분리막(116)은 제1 기판(110)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에, 절연 물질이 매립되어 형성될 수 있다. 예를 들어, 제2 소자 분리막(116)이 형성되는 깊이는 제1 소자 분리막(114)이 형성되는 깊이보다 얕을 수 있다.
제1 평탄화층(120)은 제1 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 제1 평탄화층(120)은 제1 기판(110)의 제1 면(110a)을 덮을 수 있다. 제1 평탄화층(120)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 평탄화층(120)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
컬러 필터(124)는 센서 어레이 영역(SAR) 내의 제1 평탄화층(120) 상에 형성될 수 있다. 컬러 필터(124)는 각각의 단위 픽셀에 대응되도록 배열될 수 있다. 예를 들어, 컬러 필터(124)는 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬(matrix) 형태로) 배열될 수 있다.
컬러 필터(124)는 단위 픽셀에 따라 적색(red), 녹색(green), 또는 청색(blue)의 컬러 필터를 포함할 수 있다. 또한, 컬러 필터(124)는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수도 있다. 또한, 컬러 필터(124)는 화이트 필터(white filter)를 더 포함할 수도 있다.
그리드 패턴(122)은 제1 기판(110)의 제1 면(110a) 상에서 격자 모양으로 형성될 수 있다. 예를 들어, 그리드 패턴(122)은 제1 평탄화층(120) 상에 형성되고, 컬러 필터(124)들 사이에 개재될 수 있다. 그리드 패턴(122)은 제1 기판(110) 상에 비스듬히 입사되는 입사광을 반사시켜 광전 변환층(PD)에 보다 많은 입사광을 제공할 수 있다.
제2 평탄화층(126)은 컬러 필터(124) 상에 형성될 수 있다. 제2 평탄화층(126)은 컬러 필터(124)를 덮을 수 있다. 제2 평탄화층(126)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 평탄화층(126)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
마이크로 렌즈(128)는 제2 평탄화층(126) 상에 배치될 수 있다. 마이크로 렌즈(128)는 각각의 단위 픽셀에 대응되도록 배열될 수 있다. 예를 들어, 마이크로 렌즈(128)는 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬(matrix) 형태로) 배열될 수 있다.
마이크로 렌즈(128)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(128)는 광전 변환층(PD)에 입사광을 집광시킬 수 있다. 마이크로 렌즈(128)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
센서 어레이 영역(SAR) 내의 각각의 단위 픽셀은 광을 제공받아 광 신호를 전기적 신호로 변환할 수 있다. 예를 들어, 도 5에 도시된 것처럼, 센서 어레이 영역(SAR) 내의 각각의 단위 픽셀은 광전 변환층(PD), 전송 트랜지스터(TG), 플로팅 확산 영역(FD; Floating Diffusion region), 리셋 트랜지스터(RG), 소스 팔로워 트랜지스터(SF) 및 선택 트랜지스터(SEL)를 포함할 수 있다.
광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(PD)은 생성되어 축적된 전하를 플로팅 확산 영역(FD)으로 전송하는 전송 트랜지스터(TG)와 커플링될 수 있다. 플로팅 확산 영역(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
전송 트랜지스터(TG)의 일단은 광전 변환층(PD)과 연결되고, 전송 트랜지스터(TG)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 전송 트랜지스터(TG)는 소정의 바이어스(예를 들어, 전송 신호(TX))에 의해 구동되는 트랜지스터로 형성될 수 있다. 즉, 전송 트랜지스터(TG)는, 광전 변환층(PD)으로부터 생성된 전하를 전송 신호(TX)에 따라 플로팅 확산 영역(FD)으로 전송할 수 있다.
소스 팔로워 트랜지스터(SF)는, 광전 변환층(PD)으로부터 전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력할 수 있다. 소스 팔로워 트랜지스터(SF)가 턴온(turn-on)되면, 소스 팔로워 트랜지스터(SF)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 선택 트랜지스터(SEL)의 드레인 영역으로 전달될 수 있다.
선택 트랜지스터(SEL)는 행 단위로 읽어낼 단위 픽셀을 선택할 수 있다. 선택 트랜지스터(SEL)는 소정의 바이어스(예를 들어, 행 선택 신호(SX))를 인가하는 선택 라인에 의해 구동되는 트랜지스터로 이루어질 수 있다.
리셋 트랜지스터(RG)는 플로팅 확산 영역(FD)을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RG)는 소정의 바이어스(예를 들어, 리셋 신호(RX))를 인가하는 리셋 라인에 의해 구동되는 트랜지스터로 이루어질 수 있다. 리셋 신호(RX)에 의해 리셋 트랜지스터(RG)가 턴온되면, 리셋 트랜지스터(RG)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달될 수 있다.
다시 도 3을 참조하면, 제1 절연 구조체(130)는 제1 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 제1 절연 구조체(130)는 제1 기판(110)의 제2 면(110b)을 덮을 수 있다. 예를 들어, 제1 절연 구조체(130)는 서로 반대되는 제3 면(130a) 및 제4 면(130b)을 포함할 수 있다. 이 때, 제1 절연 구조체(130)의 제3 면(130a)은 제1 기판(110)의 제2 면(110b)과 대향될 수 있다. 제1 절연 구조체(130)는 하나 또는 복수의 층들로 구성될 수 있다.
제1 절연 구조체(130)는 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 구조체(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 구조체(IS1)는 제1 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 예를 들어, 제1 배선 구조체(IS1)는 제1 절연 구조체(130) 내에 형성될 수 있다. 제1 배선 구조체(IS1)는 복수의 제1 도전층(132)들 및 복수의 제1 비아(134)들을 포함할 수 있다. 도 3에서, 제1 도전층(132)들의 층 수 및 그 배치, 제1 비아(134)들의 개수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다.
복수의 제1 도전층(132)들은 다층 구조로 형성될 수 있다. 각각의 제1 도전층(132)은 예를 들어, 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면을 따라 연장될 수 있다.
예를 들어, 도 6에 도시된 것처럼, 복수의 제1 도전층(132)들은 제1 기판(110)의 제2 면(110b)으로부터 차례로 적층되는 제1 내지 제5 배선(M1~M5)을 포함할 수 있다. 즉, 제1 내지 제5 배선(M1~M5)은 그 순서대로 제1 기판(110)으로부터 점점 이격될 수 있다. 이하의 설명에서, 예시적으로, 제1 배선(M1)은 복수의 제1 도전층(132)들 중 제1 기판(110)에 가장 인접하는 도전층이고, 제5 배선(M5)은 복수의 제1 도전층(132)들 중 제1 기판(110)으로부터 가장 멀리 이격되는 도전층인 것으로 설명한다.
복수의 제1 비아(134)들은 복수의 제1 도전층(132)들을 서로 연결할 수 있다. 각각의 제1 비아(134)는 예를 들어, 제3 방향(Z)을 따라 연장되어 제1 도전층(132)들을 전기적으로 연결할 수 있다. 제1 비아(134)는 예를 들어, 원기둥형, 원뿔대형, 다각기둥형 및 다각뿔대형 등 다양한 기둥 형상을 가질 수 있다.
제1 도전층(132) 및 제1 비아(134)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전층(132) 및 제1 비아(134)는 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 센서 어레이 영역(SAR) 내의 복수의 픽셀 영역들은 센서 어레이 영역(SAR) 내의 제1 배선 구조체(IS1)와 전기적으로 연결될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 활성 영역(112) 및/또는 제1 트랜지스터(TR1)는 제1 비아(134)를 통해 제1 도전층(132)과 접속될 수 있다. 제1 비아(134)는 예를 들어, 활성 영역(112) 또는 제1 트랜지스터(TR1)의 게이트 전극(TR1a)과 접촉할 수 있다.
제1 접속 패턴(140)은 제1 배선 구조체(IS1)와 접속될 수 있다. 예를 들어, 제1 접속 패턴(140)은 제1 도전층(132)의 바닥면과 접속될 수 있다. 제1 접속 패턴(140)은 제1 절연 구조체(130)의 표면으로부터 노출될 수 있다. 예를 들어, 제1 접속 패턴(140)은 제3 방향(Z)을 따라 연장되어 제1 절연 구조체(130)의 제4 면(130b)으로부터 노출될 수 있다. 제1 접속 패턴(140)은 예를 들어, 원기둥형, 원뿔대형, 다각기둥형 및 다각뿔대형 등 다양한 기둥 형상을 가질 수 있다.
제1 접속 패턴(140)은 도전 물질을 포함할 수 있다. 제1 접속 패턴(140)은 예를 들어, 구리(Cu)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 접속 패턴(140)은 복수의 제1 도전층(132)들 중 제1 기판(110)으로부터 가장 멀리 이격되는 도전층과 접촉할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 접속 패턴(140)은 제5 배선(M5)과 접촉할 수 있다.
제1 관통 비아(160)는 패드 영역(PR) 내에 형성될 수 있다. 제1 관통 비아(160)는 패드 영역(PR) 내의 제1 기판(110)을 관통하여 제1 배선 구조체(IS1)와 접속될 수 있다. 예를 들어, 제1 관통 비아(160)는 제3 방향(Z)을 따라 연장되어 제1 도전층(132)의 상면과 접속될 수 있다. 제1 관통 비아(160)는 예를 들어, 원기둥형, 원뿔대형, 다각기둥형 및 다각뿔대형 등 다양한 기둥 형상을 가질 수 있다.
제1 관통 비아(160)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 관통 비아(160)는 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 관통 비아(160)는, 복수의 제1 도전층(132)들 중 제1 기판(110)에 가장 인접하는 도전층보다 제1 기판(110)으로부터 이격되는 도전층과 접촉할 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 관통 비아(160)는 제1 기판(110)으로부터 제1 배선(M1)보다 이격되는 제2 배선(M2)과 접촉할 수 있다. 이하에서, 제1 관통 비아(160)와 접촉하는 제1 도전층(132)은 "랜딩 패드(landing pad)"로 지칭될 수 있다. 예를 들어, 도 6에서, 제2 배선(M2)은 랜딩 패드일 수 있다.
몇몇 실시예에서, 제1 배선(M1)은 평면적 관점에서 제1 도전층(132)을 둘러쌀 수 있다. 예를 들어, 도 6 및 도 9에 도시된 것처럼, 제1 배선(M1)은 제1 개구(M1o)를 포함할 수 있다. 제1 관통 비아(160)는 제1 개구(M1o)를 관통하여 제2 배선(M2)과 접촉할 수 있다. 도 9에서, 제1 개구(M1o)는 사각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 개구(M1o)는 원형 또는 다른 다각형일 수도 있음은 물론이다.
몇몇 실시예에서, 제1 배선(M1)과 제2 배선(M2)을 연결하는 제1 비아(134)는 제1 도전층(132)을 둘러쌀 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제1 비아(134)는 제1 배선(M1)과 유사한 형태로 제1 관통 비아(160)의 측면을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)는 제1 배선(M1)과 접촉하지 않을 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 관통 비아(160)의 폭(W11)은 제1 개구(M1o)의 폭(W21)보다 작을 수 있다. 여기서, 폭이란, 제1 방향(X, 또는 제2 방향(Y))으로의 폭을 의미한다. 이에 따라, 제1 관통 비아(160)는 제1 배선(M1)을 관통하여 제2 배선(M2)과 접촉할 수 있다.
몇몇 실시예에서, 제1 기판(110) 내의 제1 소자 분리막(114)은 제1 관통 비아(160)의 측면 상에 형성될 수 있다. 예를 들어, 패드 영역(PR) 내에 형성되는 제1 소자 분리막(114)은 제1 관통 비아(160)의 측면을 둘러쌀 수 있다. 몇몇 실시예에서, 패드 영역(PR) 내에 형성되는 제1 소자 분리막(114)은 제1 관통 비아(160)의 측면으로부터 이격될 수 있다. 제1 소자 분리막(114)은 제1 기판(110) 내에서 제1 관통 비아(160)를 전기적으로 고립시킬 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)는 제2 배선(M2)보다 제1 기판(110)으로부터 이격되는 도전층과 접촉할 수 있다. 예를 들어, 도 7에 도시된 것처럼, 제1 관통 비아(160)는 제3 배선(M3)과 접촉할 수 있다. 즉, 도 7에서, 제3 배선(M3)은 랜딩 패드일 수 있다.
몇몇 실시예에서, 제2 배선(M2)은 평면적 관점에서 제1 도전층(132)을 둘러쌀 수 있다. 예를 들어, 도 7 및 도 9에 도시된 것처럼, 제2 배선(M2)은 제2 개구(M2o)를 포함할 수 있다. 제1 관통 비아(160)는 제1 개구(M1o) 및 제2 개구(M2o)를 관통하여 제3 배선(M3)과 접촉할 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)는 복수의 제1 도전층(132)들 중 제1 기판(110)으로부터 가장 멀리 이격되는 도전층과 접촉할 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제1 관통 비아(160)는 제5 배선(M5)과 접촉할 수 있다. 즉, 도 8에서, 제5 배선(M5)은 랜딩 패드일 수 있다.
몇몇 실시예에서, 제1 내지 제4 배선(M1~M4)은 평면적 관점에서 제1 도전층(132)을 둘러쌀 수 있다. 예를 들어, 도 7 및 도 9에 도시된 것처럼, 제3 배선(M3)은 제3 개구(M3o)를 포함할 수 있고, 제4 배선(M4)은 제4 개구(M4o)를 포함할 수 있다. 제1 관통 비아(160)는 제1 내지 제4 개구(M1o~M4o)를 관통하여 제5 배선(M5)과 접촉할 수 있다.
다시 도 3을 참조하면, 도전 패드(170)는 패드 영역(PR) 내에 형성될 수 있다. 또한, 도전 패드(170)는 제1 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 예를 들어, 도전 패드(170)는 제1 평탄화층(120) 상에 형성되어 노출될 수 있다. 도전 패드(170)는 제1 관통 비아(160)와 접속될 수 있다. 예를 들어, 제1 관통 비아(160)는 제1 기판(110) 및 제1 평탄화층(120)을 관통하여 도전 패드(170)의 바닥면과 접속될 수 있다.
도전 패드(170)는 도전 물질을 포함할 수 있다. 도전 패드(170)는 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 도전 패드(170)는 외부 장치 등과 접속되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신하도록 구성될 수 있다.
제2 기판(210)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제2 기판(210)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제2 기판(210)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제2 기판(210) 상에는 복수의 전자 소자들이 형성될 수 있다. 예를 들어, 제2 기판(210) 상에는 제2 트랜지스터(TR2)가 형성될 수 있다. 제2 트랜지스터(TR2)는 예를 들어, 도 2의 로직 회로 영역(LR)을 구성할 수 있다.
제2 절연 구조체(230)는 제2 기판(210) 상에 형성될 수 있다. 제2 절연 구조체(230)는 제2 기판(210)을 덮을 수 있다. 제2 절연 구조체(230)는 제1 절연 구조체(130)에 부착될 수 있다. 예를 들어, 제2 절연 구조체(230)는 제1 절연 구조체(130)의 제4 면(130b) 상에 형성되어 부착될 수 있다. 제2 절연 구조체(230)는 하나 또는 복수의 층들로 구성될 수 있다.
제2 절연 구조체(230)는 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연 구조체(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 절연 구조체(230)는 제1 절연 구조체(130)와 동일한 물질을 포함할 수도 있다.
제2 배선 구조체(IS2)는 제1 절연 구조체(130)의 제4 면(130b) 상에 형성될 수 있다. 예를 들어, 제2 배선 구조체(IS2)는 제2 절연 구조체(230) 내에 형성될 수 있다. 제2 배선 구조체(IS2)는 복수의 제2 도전층(232)들 및 복수의 제2 비아(234)들을 포함할 수 있다. 도 3에서, 제2 도전층(232)들의 층 수 및 그 배치, 제2 비아(234)들의 개수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다.
복수의 제2 도전층(232)들은 다층 구조로 형성될 수 있다. 각각의 제2 도전층(232)은 예를 들어, 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면을 따라 연장될 수 있다.
복수의 제2 비아(234)들은 복수의 제2 도전층(232)들을 서로 연결할 수 있다. 각각의 제2 비아(234)는 예를 들어, 제3 방향(Z)을 따라 연장되어 제2 도전층(232)들을 전기적으로 연결할 수 있다. 제2 비아(234)는 예를 들어, 원기둥형, 원뿔대형, 다각기둥형 및 다각뿔대형 등 다양한 기둥 형상을 가질 수 있다.
제2 도전층(232) 및 제2 비아(234)는 도전 물질을 포함할 수 있다. 예를 들어, 제2 도전층(232) 및 제2 비아(234)는 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 트랜지스터(TR2)는 제2 배선 구조체(IS2)와 전기적으로 연결될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 제2 트랜지스터(TR2)는 제2 비아(234)를 통해 제2 도전층(232)과 접속될 수 있다.
몇몇 실시예에서, 센서 어레이 영역(SAR) 내의 제1 배선 구조체(IS1)는 연결 영역(CR) 내의 제2 배선 구조체(IS2)와 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 센서 어레이 영역(SAR) 내의 제1 배선 구조체(IS1)는 제2 관통 비아(150)를 통해 연결 영역(CR) 내의 제2 배선 구조체(IS2)와 접속될 수 있다.
제2 관통 비아(150)는 연결 영역(CR) 내에 형성될 수 있다. 제2 관통 비아(150)는 연결 영역(CR) 내의 제1 기판(110)을 관통하여 제1 배선 구조체(IS1)와 제2 배선 구조체(IS2)를 연결할 수 있다. 예를 들어, 제2 관통 비아(150)는 제3 방향(Z)을 따라 연장되어 연결 영역(CR) 내의 제1 도전층(132)과 연결 영역(CR) 내의 제2 도전층(232)을 연결할 수 있다. 이에 따라, 제2 트랜지스터(TR2)는 센서 어레이 영역(SAR)과 전기적으로 연결되어, 센서 어레이 영역(SAR)의 각각의 단위 픽셀과 전기적 신호를 송수신할 수 있다.
제2 관통 비아(150)는 컨포멀하게 연장되는 형상을 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 관통 비아(150)는 제1 관통 비아(160)와 같이 기둥 형상을 가질 수도 있다.
몇몇 실시에에서, 연결 영역(CR) 내에 형성되는 제1 소자 분리막(114)은 제2 관통 비아(150)의 측면을 둘러쌀 수 있다. 몇몇 실시예에서, 연결 영역(CR) 내에 형성되는 제1 소자 분리막(114)은 제2 관통 비아(150)의 측면으로부터 이격될 수 있다. 제1 소자 분리막(114)은 제1 기판(110) 내에서 제2 관통 비아(150)를 전기적으로 고립시킬 수 있다.
제2 접속 패턴(240)은 제2 배선 구조체(IS2)와 접속될 수 있다. 예를 들어, 제2 접속 패턴(240)은 제2 도전층(232)의 상면과 접속될 수 있다. 제2 접속 패턴(240)은 제2 절연 구조체(230)의 표면으로부터 노출될 수 있다. 제2 접속 패턴(240)은 예를 들어, 원기둥형, 원뿔대형, 다각기둥형 및 다각뿔대형 등 다양한 기둥 형상을 가질 수 있다.
또한, 제2 접속 패턴(240)은 제1 접속 패턴(140)과 접속될 수 있다. 예를 들어, 제1 절연 구조체(130)로부터 노출되는 제1 접속 패턴(140)의 표면과 제2 절연 구조체(230)로부터 노출되는 제2 접속 패턴(240)의 표면은 접촉할 수 있다. 즉, 제2 접속 패턴(240)은 제1 접속 패턴(140)과 제2 배선 구조체(IS2)를 전기적으로 연결할 수 있다. 이에 따라, 제2 배선 구조체(IS2)는 패드 영역(PR) 내의 도전 패드(170)와 전기적으로 연결되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신할 수 있다.
제2 접속 패턴(240)은 도전 물질을 포함할 수 있다. 제2 접속 패턴(240)은 예를 들어, 구리(Cu)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 접속 패턴(240)은 제1 접속 패턴(140)과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제2 접속 패턴(240)은 복수의 제2 도전층(232)들 중 제2 기판(210)으로부터 가장 멀리 이격되는 도전층과 접촉할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 접속 패턴(240)은 제6 배선(M6)과 접촉할 수 있다.
이미지 센서가 점점 고집적화됨에 따라, 단위 픽셀의 면적이 점점 감소하고 있다. 감소되는 단위 픽셀의 면적을 보상하여 이미지 센서의 감도를 향상시키기 위해, 광전 변환층을 포함하는 기판의 두께 및 광전 변환층으로부터 생성되는 전기적 신호를 전달하기 위한 배선 구조의 두께가 증대되고 있다. 그러나, 배선 구조의 두께가 증대됨에 따라, 전기적 신호가 전달되는 경로가 증대되어 IR 드롭(drop) 등에 의해 데이터 신호 또는 파워 신호가 손실되는 문제가 있다.
그러나, 몇몇 실시예에 따른 이미지 센서는 제1 관통 비아(160)를 이용하여 전기적 신호가 전달되는 경로를 단축시킴으로써, 성능이 향상된 이미지 센서를 제공할 수 있다. 예를 들어, 상술한 것처럼, 제1 관통 비아(160)는 제1 기판(110)에 가장 인접하는 제1 배선(M1)보다 제1 기판(110)으로부터 이격되는 도전층(예를 들어, 제2 배선(M2))과 접촉할 수 있다. 이에 따라, 도전 패드(170)로부터 제2 배선 구조체(IS2)에 이르는 전기적 신호의 경로가 단축될 수 있고, 패드 영역(PR)의 전기적 신호가 안정적으로 전달될 수 있다.
도 10 내지 도 16은 몇몇 실시예에 따른 이미지 센서의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 다양한 도면들이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 도 10 내지 도 16에서, 랜딩 패드는 제2 배선(M2)인 것을 중심으로 설명되지만, 경우에 따라 랜딩 패드는 제3 내지 제5 배선(M3~M5)일 수도 있음은 당업자에게 자명하다.
도 3 및 도 10을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 패드 영역(PR)은 제1 영역(I) 및 제2 영역(II)을 포함한다.
제1 영역(I) 및 제2 영역(II)은 서로 인접한 영역일 수도 있고, 서로 이격되는 영역일 수도 있다. 몇몇 실시예에서, 제1 영역(I) 내에 형성되는 제1 관통 비아(160)와 제2 영역(II) 내에 형성되는 제1 관통 비아(160)는 서로 다른 도전층과 접촉할 수 있다. 즉, 제1 영역(I)의 랜딩 패드와 제2 영역(II)의 랜딩 패드는 서로 다를 수 있다.
예를 들어, 제1 영역(I) 내에 형성되는 제1 관통 비아(160)는 제2 배선(M2)과 접촉할 수 있고, 제2 영역(II) 내에 형성되는 제1 관통 비아(160)는 제3 배선(M3)과 접촉할 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 관통 비아(160)는 복수의 제1 도전층(132)들과 접촉한다. 참고적으로, 도 11b는 도 11a의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다.
예를 들어, 제1 관통 비아(160)는 제2 배선(M2) 및 제3 배선(M3)과 접촉할 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)는 제2 배선(M2)과 접촉할 수 있고, 제2 배선(M2)은 제2 개구(M2o)를 포함할 수 있다. 제1 관통 비아(160)는 제2 배선(M2)의 제2 개구(M2o)를 관통하여 제3 배선(M3)과 접촉할 수 있다. 도 11b에서, 제2 개구(M2o)는 사각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 개구(M2o)는 원형 또는 다른 다각형일 수도 있음은 물론이다.
몇몇 실시예에서, 제2 배선(M2)의 상면과 접촉하는 제1 관통 비아(160)의 폭(W11)은, 제3 배선(M3)의 상면과 접촉하는 제1 관통 비아(160)의 폭(W12)보다 클 수 있다. 또한, 몇몇 실시예에서, 제3 배선(M3)의 상면과 접촉하는 제1 관통 비아(160)의 폭(W12)은, 제2 개구(M2o)의 폭(W22)과 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 관통 비아(160)가 복수의 제1 도전층(132)들과 접촉함에 따라, 제1 관통 비아(160)와 제1 배선 구조체(IS1) 간의 전기 저항이 감소되어 몇몇 실시예에 따른 이미지 센서의 성능이 향상될 수 있다.
도 3, 도 12a 및 도 12b를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 복수의 제1 관통 비아(160)들이 제1 도전층(132)과 접속된다. 참고적으로, 도 12b는 도 12a의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다.
예를 들어, 서로 이격되는 복수의 제1 관통 비아(160)들이 제2 배선(M2)과 접촉할 수 있다. 도 12a 및 도 12b에서, 제1 관통 비아(160)들의 개수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 제1 관통 비아(160)들은 일렬로 배열될 수 있다. 예를 들어, 도시된 것처럼, 복수의 제1 관통 비아(160)들은 제1 방향(X)을 따라 배열될 수 있다.
복수의 제1 관통 비아(160)들이 제1 도전층(132)과 접촉함에 따라, 제1 관통 비아(160)와 제1 배선 구조체(IS1) 간의 전기 저항이 감소되어 몇몇 실시예에 따른 이미지 센서의 성능이 향상될 수 있다.
도 3, 도 13a 및 도 13b를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 랜딩 패드는 복수의 개구를 포함한다. 참고적으로, 도 13b는 도 13a의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다.
예를 들어, 복수의 제1 관통 비아(160)들은 제2 배선(M2)과 접촉할 수 있다. 즉, 제2 배선(M2)은 랜딩 패드일 수 있다. 이 때, 제2 배선(M2)은 복수의 제2 개구(M2o)들을 포함할 수 있다.
몇몇 실시예에서, 복수의 제2 개구(M2o)들은 평면적 관점에서 제1 관통 비아(160)와 중첩되지 않을 수 있다. 예를 들어, 도 13b에 도시된 것처럼, 각각의 제2 개구(M2o)는 제1 관통 비아(160)들 사이에 개재될 수 있다.
랜딩 패드가 복수의 개구를 포함함에 따라, 제1 관통 비아(160)와 제1 배선 구조체(IS1) 간의 열팽창 계수 차이에 따른 휨(warpage) 현상이 개선되어 몇몇 실시예에 따른 이미지 센서의 신뢰성이 향상될 수 있다.
도 3, 도 14a 및 도 14b를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 랜딩 패드가 아닌 제1 도전층(132)들 중 적어도 일부는 복수의 개구를 포함한다. 참고적으로, 도 14b는 도 14a의 제1 배선 구조체 및 제1 관통 비아를 설명하기 위한 레이아웃도이다.
예를 들어, 복수의 제1 관통 비아(160)들은 제2 배선(M2)과 접촉할 수 있고, 제3 배선(M3) 및 제4 배선(M4)과 접촉하지 않을 수 있다. 즉, 제2 배선(M2)은 랜딩 패드일 수 있고, 제3 배선(M3) 및 제4 배선(M4)은 랜딩 패드가 아닐 수 있다. 이 때, 제3 배선(M3)은 복수의 제3 개구(M3o)들을 포함할 수 있고, 제4 배선(M4)은 복수의 제4 개구(M4o)들을 포함할 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)와 접촉하는 제2 배선(M2) 및 제1 접속 패턴(140)과 접촉하는 제5 배선(M5)은 개구를 포함하지 않을 수 있다.
랜딩 패드가 아닌 제1 도전층(132)들 중 적어도 일부가 복수의 개구를 포함함에 따라, 제1 관통 비아(160)와 제1 배선 구조체(IS1) 간의 열팽창 계수 차이에 따른 휨(warpage) 현상이 개선되어 몇몇 실시예에 따른 이미지 센서의 신뢰성이 향상될 수 있다.
도 3 및 도 15를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 복수의 개구들은 행렬 형태로 배열된다.
예를 들어, 제2 배선(M2)은 복수의 제2 개구(M2o)들을 포함할 수 있다. 복수의 제2 개구(M2o)들은 예를 들어, 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 행렬 형태로 배열될 수 있다. 이에 따라, 제2 배선(M2)은 평면적 관점에서 격자 형태를 가질 수 있다. 몇몇 실시예에서, 제2 배선(M2)은 랜딩 패드일 수 있다.
몇몇 실시예에서, 각각의 제2 개구(M2o)의 적어도 일부는 평면적 관점에서 제1 관통 비아(160)와 중첩될 수 있다. 예를 들어, 도 15b에 도시된 것처럼, 각각의 제2 개구(M2o)의 적어도 일부는 제1 관통 비아(160)와 중첩될 수 있다.
도 3 및 도 16을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 복수의 개구들은 슬릿(slit) 형태를 갖는다.
예를 들어, 제2 배선(M2)은 복수의 제2 개구(M2o)들을 포함할 수 있다. 각각의 제2 개구(M2o)는 예를 들어, 제1 방향(X)으로 연장될 수 있다.
몇몇 실시예에서, 각각의 제2 개구(M2o)는 복수의 제1 관통 비아(160)들이 배열되는 방향(예를 들어, 제1 방향(X))과 동일한 방향으로 연장될 수 있다.
도 17은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 이미지 센서는 절연 스페이서(162)를 더 포함한다.
절연 스페이서(162)는 제1 관통 비아(160)의 측면 상에 형성될 수 있다. 예를 들어, 절연 스페이서(162)는 제1 관통 비아(160)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 절연 스페이서(162)는 제1 관통 비아(160)의 측면과 접촉할 수 있다. 절연 스페이서(162)는 제1 기판(110)으로부터 제1 관통 비아(160)를 전기적으로 절연할 수 있다.
몇몇 실시예에서, 절연 스페이서(162)는 제2 관통 비아(150)의 측면 상에 형성될 수도 있다. 예를 들어, 절연 스페이서(162)는 제2 관통 비아(150)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 절연 스페이서(162)는 제2 관통 비아(150)의 측면과 접촉할 수 있다. 절연 스페이서(162)는 제1 기판(110)으로부터 제2 관통 비아(150)를 전기적으로 절연할 수 있다.
절연 스페이서(162)는 절연 물질을 포함할 수 있다. 예를 들어, 절연 스페이서(162)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 18은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다. 도 19은 도 18의 S3 영역을 확대한 부분 확대도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 랜딩 패드와 제1 기판(110) 사이에 랜딩 패드와 접속되는 도전층이 형성되지 않는다.
예를 들어, 제1 관통 비아(160)는 제2 배선(M2)과 접촉할 수 있다. 즉, 제2 배선(M2)은 랜딩 패드일 수 있다. 이 때, 제2 배선(M2)과 제1 기판(110) 사이에, 제2 배선(M2)과 접속되는 도전층이 형성되지 않을 수 있다. 예를 들어, 도 19에 도시된 것처럼, 도 6의 제1 배선(M1)은 생략될 수 있다.
도 20는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다. 도 21은 도 20의 S4 영역을 확대한 부분 확대도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20 및 도 21을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 복수의 제1 도전층(132)들 중 제1 기판(110)으로부터 가장 멀리 이격되는 도전층은, 다른 도전층보다 크게 형성될 수 있다.
예를 들어, 제5 배선(M5)은 제1 내지 제4 배선(M1~M4)보다 크게 형성될 수 있다. 예를 들어, 도 21에 도시된 것처럼, 제5 배선(M5)의 폭(W32)은 제4 배선(M4)의 폭(W31)보다 클 수 있다. 여기서, 폭이란, 제1 방향(X, 또는 제2 방향(Y))으로의 폭을 의미한다.
몇몇 실시예에서, 복수의 제1 접속 패턴(140)들이 제1 도전층(132)과 접속될 수 있다. 예를 들어, 서로 이격되는 복수의 제1 접속 패턴(140)들이 제5 배선(M5)과 접촉할 수 있다.
몇몇 실시예에서, 복수의 제2 도전층(232)들 중 제2 기판(210)으로부터 가장 멀리 이격되는 도전층은, 다른 도전층보다 크게 형성될 수 있다. 예를 들어, 제6 배선(M6)의 폭(W41)은 다른 제2 도전층(232)들의 폭보다 클 수 있다.
몇몇 실시예에서, 복수의 제2 접속 패턴(240)들이 제2 도전층(232)과 접속될 수 있다. 예를 들어, 서로 이격되는 복수의 제2 접속 패턴(240)들이 제6 배선(M6)과 접촉할 수 있다.
도 20 및 도 21에서, 제1 접속 패턴(140)들 및 제2 접속 패턴(240)들의 개수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다.
도 22은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 접속 패턴(140) 및 제2 접속 패턴(240)은 센서 어레이 영역(SAR) 내의 제1 배선 구조체(IS1)와 제2 배선 구조체(IS2)를 연결한다.
예를 들어, 복수의 제1 접속 패턴(140)들 중 적어도 일부는 센서 어레이 영역(SAR) 내의 제1 절연 구조체(130) 내에 형성될 수 있다. 또한, 복수의 제2 접속 패턴(240)들 중 적어도 일부는 센서 어레이 영역(SAR) 내의 제1 접속 패턴(140)들과 접속될 수 있다.
몇몇 실시예에서, 제1 접속 패턴(140) 및 제2 접속 패턴(240)은 연결 영역(CR) 내의 제1 배선 구조체(IS1)와 제2 배선 구조체(IS2)를 연결할 수도 있다.
예를 들어, 복수의 제1 접속 패턴(140)들 중 적어도 일부는 연결 영역(CR) 내의 제1 절연 구조체(130) 내에 형성될 수 있다. 또한, 복수의 제2 접속 패턴(240)들 중 적어도 일부는 연결 영역(CR) 내의 제1 접속 패턴(140)들과 접속될 수 있다.
이하에서, 도 23 내지 도 27을 참조하여, 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명한다.
도 23 내지 도 27은 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23를 참조하면, 제1 기판(110) 상에 제1 절연 구조체(130)를 형성한다. 제1 기판(110) 및 제1 절연 구조체(130)는 제1 적층 구조체(100)를 구성할 수 있다.
제1 기판(110) 내에는 광전 변환층(PD), 활성 영역(112) 및 제1 소자 분리막(114)이 형성될 수 있다. 또한, 제1 기판(110) 상에 제1 트랜지스터(TR1)가 형성될 수 있다.
이어서, 제1 기판(110) 상에 제1 절연 구조체(130)를 형성할 수 있다. 몇몇 실시예에서, 제1 절연 구조체(130)는 제1 기판(110)의 전면(front side; 예를 들어, 도 4의 제2 면(110b)) 상에 형성될 수 있다.
제1 절연 구조체(130) 내에는 제1 배선 구조체(IS1) 및 제1 접속 패턴(140)이 형성될 수 있다. 제1 배선 구조체(IS1)는 복수의 제1 도전층(132)들 및 제1 비아(134)들을 포함할 수 있다. 제1 접속 패턴(140)은 제1 배선 구조체(IS1)와 접속될 수 있고, 제1 절연 구조체(130)로부터 노출될 수 있다.
도 24을 참조하면, 제2 기판(210) 상에 제2 절연 구조체(230)를 형성한다. 제2 기판(210) 및 제2 절연 구조체(230)는 제2 적층 구조체(200)를 구성할 수 있다.
제2 기판(210) 상에는 제2 트랜지스터(TR2)가 형성될 수 있다.
이어서, 제2 기판(210) 상에 제2 절연 구조체(230)를 형성할 수 있다. 제2 절연 구조체(230) 내에는 제2 배선 구조체(IS2) 및 제2 접속 패턴(240)이 형성될 수 있다. 제2 배선 구조체(IS2)는 복수의 제2 도전층(232)들 및 제2 비아(234)들을 포함할 수 있다. 제2 접속 패턴(240)은 제2 배선 구조체(IS2)와 접속될 수 있고, 제2 절연 구조체(230)로부터 노출될 수 있다.
도 25를 참조하면, 제1 절연 구조체(130)와 제2 절연 구조체(230)를 부착한다.
예를 들어, 도 23의 제1 절연 구조체(130)의 상면과 도 24의 제2 절연 구조체(230)의 상면이 부착될 수 있다. 이에 따라, 제1 절연 구조체(130)로부터 노출되는 제1 접속 패턴(140)과 제2 절연 구조체(230)로부터 노출되는 제2 접속 패턴(240)이 접속될 수 있다. 또한, 제1 배선 구조체(IS1)와 제2 배선 구조체(IS2)가 전기적으로 연결될 수 있다.
도 26를 참조하면, 제1 기판(110) 상에 제1 평탄화층(120), 컬러 필터(124), 그리드 패턴(122), 제2 평탄화층(126) 및 마이크로 렌즈(128)를 차례로 형성한다.
몇몇 실시예에서, 제1 평탄화층(120), 컬러 필터(124), 그리드 패턴(122), 제2 평탄화층(126) 및 마이크로 렌즈(128)는 제1 기판(110)의 후면(back side; 예를 들어, 도 4의 제1 면(110a)) 상에 형성될 수 있다.
도 27을 참조하면, 제1 홀(H1) 및 제2 홀(H2)을 형성한다.
제1 홀(H1)은 패드 영역(PR) 내에 형성될 수 있다. 제1 홀(H1)은 패드 영역(PR) 내의 제1 기판(110)을 관통할 수 있다. 몇몇 실시예에서, 제1 홀(H1)은 패드 영역(PR) 내의 제1 도전층(132)을 노출시킬 수 있다. 몇몇 실시예에서, 제1 홀(H1)은, 복수의 제1 도전층(132)들 중 제1 기판(110)에 가장 인접하는 도전층(예를 들어, 도 6의 제1 배선(M1))보다 제1 기판(110)으로부터 이격되는 도전층(예를 들어, 도 6의 제2 배선(M2))을 노출시킬 수 있다.
몇몇 실시예에서, 제1 홀(H1)은 패드 영역(PR) 내에 형성되는 제1 소자 분리막(114)으로부터 둘러싸이도록 형성될 수 있다.
제2 홀(H2)은 연결 영역(CR) 내에 형성될 수 있다. 제2 홀(H2)은 연결 영역(CR) 내의 제1 기판(110)을 관통할 수 있다. 몇몇 실시예에서, 제2 홀(H2)은 연결 영역(CR) 내의 제1 도전층(132) 및 연결 영역(CR) 내의 제2 도전층(232)을 노출시킬 수 있다.
몇몇 실시예에서, 제2 홀(H2)은 제1 홀(H1)과 동일 레벨에서 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 홀(H1)은 제2 홀(H2)을 형성하기 전 또는 후에 형성될 수도 있음은 물론이다.
이어서, 도 3을 참조하면, 제1 관통 비아(160) 및 제2 관통 비아(150)를 형성한다.
제1 관통 비아(160)는 도 27의 제1 홀(H1)을 채우도록 형성될 수 있다. 이어서, 제1 관통 비아(160) 상에 도전 패드(170)를 형성할 수 있다. 이에 따라, 제2 배선 구조체(IS2)는 패드 영역(PR) 내의 도전 패드(170)와 전기적으로 연결되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신할 수 있다.
몇몇 실시예에서, 제1 관통 비아(160)는 도 27의 제1 홀(H1)을 완전히 채우도록 형성될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 제1 관통 비아(160)는 도 27의 제1 홀(H1)의 프로파일을 따라 연장될 수도 있다.
제2 관통 비아(150)는 도 27의 제2 홀(H2)을 채우도록 형성될 수 있다. 이에 따라, 제2 트랜지스터(TR2)는 센서 어레이 영역(SAR)과 전기적으로 연결되어, 센서 어레이 영역(SAR)의 각각의 단위 픽셀과 전기적 신호를 송수신할 수 있다.
몇몇 실시예에서, 제2 관통 비아(150)는 도 27의 제2 홀(H2)의 프로파일을 따라 연장될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 제2 관통 비아(150)는 도 27의 제2 홀(H2)을 완전히 채우도록 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 적층 구조체 110: 제1 기판
112: 활성 영역 114: 제1 소자 분리막
120: 제1 평탄화층 122: 그리드 패턴
124: 컬러 필터 126: 제2 평탄화층
128: 마이크로 렌즈 130: 제1 절연 구조체
132: 제1 도전층 134: 제1 비아
140: 제1 접속 패턴 150: 제2 관통 비아
160: 제1 관통 비아 170: 도전 패드
200: 제2 적층 구조체 210: 제2 기판
230: 제2 절연 구조체 232: 제2 도전층
234: 제2 비아 240: 제2 접속 패턴
IS1: 제1 배선 구조체 IS2: 제2 배선 구조체
PD: 광전 변환층 TR1: 제1 트랜지스터
TR2: 제2 트랜지스터

Claims (10)

  1. 센서 어레이 영역 및 상기 센서 어레이 영역 주변에 배치되는 패드 영역을 포함하는 기판으로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제2 면 상에, 상기 제2 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체;
    상기 제1 절연 구조체 내에, 복수의 제1 도전층들 및 복수의 제1 비아들을 포함하는 제1 배선 구조체;
    상기 패드 영역 내의 상기 기판을 관통하여, 상기 제1 배선 구조체와 접속되는 관통 비아;
    상기 제1 절연 구조체의 상기 제4 면으로부터 노출되고, 상기 제1 배선 구조체와 접속되는 제1 접속 패턴;
    상기 제1 절연 구조체의 상기 제4 면 상의 제2 절연 구조체; 및
    상기 제2 절연 구조체의 표면으로부터 노출되고, 상기 제1 접속 패턴과 접속되는 제2 접속 패턴을 포함하고,
    상기 복수의 제1 도전층들은, 제1 개구를 포함하는 제1 배선 및 상기 기판으로부터 상기 제1 배선보다 이격되는 제2 배선을 포함하고,
    상기 관통 비아는 상기 제2 배선과 접촉하고,
    상기 관통 비아가 연장되는 수직 방향을 기준으로, 상기 제1 개구와 상기 제1 및 제2 접속 패턴이 적어도 일부 중첩되는 이미지 센서.
  2. 제 1항에 있어서,
    상기 제1 배선은, 상기 복수의 제1 도전층들 중 상기 기판에 가장 인접하는 도전층인 이미지 센서.
  3. 제 1항에 있어서,
    상기 제2 배선은 상기 제1 접속 패턴과 접촉하는 이미지 센서.
  4. 제 1항에 있어서,
    상기 패드 영역 내의 상기 기판의 상기 제1 면 상에, 상기 관통 비아와 접속되는 도전 패드를 더 포함하는 이미지 센서.
  5. 제 1항에 있어서,
    평면적 관점에서, 상기 제1 배선은 상기 관통 비아를 둘러싸는 이미지 센서.
  6. 광전 변환층을 포함하는 기판으로, 광이 입사되는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상의 도전 패드;
    상기 기판의 상기 제2 면 상에, 상기 제2 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체;
    상기 제1 절연 구조체 내에, 제1 개구를 포함하는 제1 배선;
    상기 제1 절연 구조체 내에, 상기 기판으로부터 상기 제1 배선보다 이격되는 제2 배선;
    상기 기판 및 상기 제1 개구를 관통하여, 상기 도전 패드와 상기 제2 배선을 연결하는 관통 비아;
    상기 제1 절연 구조체의 상기 제4 면으로부터 노출되고, 상기 제2 배선과 접속되는 제1 접속 패턴;
    상기 제1 절연 구조체의 상기 제4 면 상의 제2 절연 구조체; 및
    상기 제2 절연 구조체의 표면으로부터 노출되고, 상기 제1 접속 패턴과 접속되는 제2 접속 패턴을 포함하고,
    상기 관통 비아가 연장되는 수직 방향을 기준으로, 상기 제1 개구와 상기 제1 및 제2 접속 패턴이 적어도 일부 중첩되는 이미지 센서.
  7. 제 6항에 있어서,
    상기 관통 비아의 폭은 상기 제1 개구의 폭보다 작은 이미지 센서.
  8. 제 6항에 있어서,
    상기 기판을 관통하는 상기 관통 비아의 제1 폭은 상기 제1 개구의 폭보다 크고,
    상기 제1 개구를 관통하는 상기 관통 비아의 제2 폭은 상기 제1 개구의 폭과 동일한 이미지 센서.
  9. 제 6항에 있어서,
    상기 제2 배선은 제2 개구를 포함하고,
    상기 관통 비아는 상기 제2 배선의 적어도 일부와 접촉하는 이미지 센서.
  10. 센서 어레이 영역 및 상기 센서 어레이 영역 주변에 배치되는 패드 영역을 포함하는 제1 기판으로, 광이 입사되는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 제1 기판;
    상기 센서 어레이 영역 내의 상기 제1 기판의 상기 제1 면 상에 배치되는 컬러 필터;
    상기 컬러 필터 상의 마이크로 렌즈;
    상기 패드 영역 내의 상기 제1 기판의 상기 제1 면 상에 배치되는 도전 패드;
    상기 제1 기판의 상기 제2 면 상에, 상기 제2 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제1 절연 구조체;
    상기 제1 절연 구조체 내에, 복수의 제1 도전층들 및 복수의 제1 비아들을 포함하는 제1 배선 구조체;
    상기 패드 영역 내의 상기 제1 기판을 관통하여, 상기 도전 패드와 상기 제1 배선 구조체를 연결하는 제1 관통 비아;
    상기 제1 절연 구조체의 상기 제4 면으로부터 노출되고, 상기 제1 배선 구조체와 접속되는 제1 접속 패턴;
    상기 제1 절연 구조체의 상기 제4 면 상의 제2 절연 구조체;
    상기 제2 절연 구조체 내에, 복수의 제2 도전층 및 복수의 제2 비아를 포함하는 제2 배선 구조체; 및
    상기 제2 절연 구조체의 표면으로부터 노출되고, 상기 제1 접속 패턴과 상기 제2 배선 구조체를 연결하는 제2 접속 패턴을 포함하고,
    상기 제1 관통 비아는, 상기 복수의 제1 도전층들 중 상기 제1 기판에 가장 인접하고 제1 개구를 포함하는 제1 배선과 비접촉하고,
    상기 제1 관통 비아가 연장되는 수직 방향을 기준으로, 상기 제1 개구와 상기 제1 및 제2 접속 패턴이 적어도 일부 중첩되는 이미지 센서.
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