JPS6223156A - 固体撮像装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に所望の領域を電気的に
分離、シールドするのに好適な構造およびその製造方法
。

〔発明の背景〕

本発明は所望の領域を分離、シールドする装置であり、
半導体メモリや撮像装置に効果的に適用できるため、こ
こでは撮像素子に関連して説明する。従来の固体撮像装
置の構成は特公昭５９−１７５８５号公報に示されるに
、第１図、第２図のようになっている。

第１図は固体撮像装置の構成例である。１はホトダイオ
ード１０１と垂直スイッチングＭＯＳトランジスタ１０
２とからなる受光部の１絵素である。２，３はそれぞれ
垂直、水平シフトレジスタであり、１０３は水平スイッ
チングＭＯＳトランジスタ、１０４はビデオ電圧源、４
は垂直ゲート線、５は水平信号線、６は信号出力線であ
る。

第２図は１絵素の断面構造である。７，８は第１図の４
，５に対応している。９はたとえばＰ型Ｓｉ基板（通常
、不純物濃度１０”ｍｍ−”程度）、１０はゲート電極
用多結晶Ｓｉ、１１はＦｉｅｌｄ酸化膜、１２はゲート
絶縁膜、１２１，１２２はＮ０拡散層（不純物濃度１０
”ｃｍ−”程度イオン打込、熱拡散等により形成）、１
３は２０層（通常、不純物濃度２　Ｘ　１０”（１ｍ−
３〜Ｌ　Ｏｉ７ａｍ−”程度、イオン打込、熱拡散等に
より形成）である。この従来例のＰ″′層１３を設ける
利点を次に列記する。

■　Ｎ０拡散層１２１とＰ型Ｓｉ基板９よりなるホトダ
イオードに蓄積された電荷のみを１０のゲートを介して
、１２２にとりこみ、他の領域で光生成された電荷（ブ
ルーミング、スメア現象による）が１２２に入り込むの
を、１３の２０層の障壁を用いて防ぐ事ができる。

■　２０層１３のため、基板内深い所で、光により発生
した電荷および、１２１からあふれでた電荷が水平信号
線８にドレイン領域１２２を介して入り込む事を防ぐ事
が可能である。つまり、スメア電荷を２０層１３により
抑制する事ができる。

しかし、この従来例においては次の点について配慮され
ていなかった。即ち、ドレイン１２２と２０層１３との
接合容量が増加し、垂直信号Ｉｗ！８の寄生容量が増加
するため、この垂直信号線をスイッチングする事に伴な
うランダム雑音が増加し、装置のＳ／Ｎ　（信号対雑音
比）が劣化していた。

さらに実効的な障壁としては２０層１３の表面濃度では
なく、それよりも低い、接合付近の濃度で決まるため、
多量のイオン打ち込み量となっていた（例えばＰ０深さ
を３μｍ、ドレイン深さを１μｍとすると、接合付近の
濃度は表面の約１／２に低下する）。

〔発明の目的〕

本発明の目的は所定の領域をシールドし、かつ寄生容量
の増加等の性能劣化を抑圧した半導体装置を提供するこ
とにある。

〔発明の概要〕

本発明はドレイン周辺にのみ、選択的に、高濃度層を形
成し、接合付近の容量増加を抑圧するとともに、効率よ
く高濃度層を形成したものである。

〔発明の実施例〕

以下、本発明を実施例を用いて説明する。

第３図は従来のＭＯ８方式の撮像装置の画素構造（第２
図）に対応させたものである。ドレイン１２２の周辺に
のみ本発明の高濃度層１１３を設けた構造となっている
。この図の断面Ａ−Ａ’における不純物濃度分布は第４
図に示すようになっており１本発明の高濃度２０層１１
３は深さＸ。

の所にピークを有しており、接合付近（ＸＪ　）では、
基板不純物濃度と同程度となっている。この時Ｐ＋層１
１３の周辺はＮ０層１２２に接していても、はなれてい
てもよく、自由に制御できるものである６そのため、接
合容量を大幅に増加させる事なく、濃度差（Δｎ）によ
る電位障壁により。

ブルーミング、スメア等による疑似信号の信号線８への
混入を防止できる。

次に第３図の装置を実現するための製造方法を第５図で
説明する。例えばＰ形Ｓ　３．基板９上に形成した厚い
酸化酸１３０を選択的に除去し、再酸化する事により薄
い酸化膜１３１を形成する（ａ）。

次に集束イオン線技術により高電圧（＞１００ｋｅＶ）
で加速したボロンイオンを１μｍ程度に集束させて、走
査しく１３２）、ボロンイオン１３３を基板上に打ち込
み、本発明の高濃度層１３４を形成する（ｂ図まで）、
この時、酸化膜１３０の打ち込み部周辺１３５に傾斜を
もたせる事により、高濃度層１３４の周辺部１３５を自
己整合的に形成できる（酸化膜の厚い部分ではボロンが
基板９まで到達しないようにする必要がある）。

又、別の方法として、高濃度層周辺部１３５ではボーロ
ンイオンの加速電圧を制御する事により、高濃度層の周
辺部１３５を形成できる。

次に選択的に酸化膜を除去した後、再酸化し、ゲート酸
化膜１３６を形成する（０図まで）、以下は通常のＭＯ
Ｓトランジスタの形成法と同様に、ゲート電極となる多
結晶５ｉ１３８選択的に形成し、自己整合的にＡ、イオ
ン打ち込みにより、リース、ドレインとなるＮ１層１３
７を形成する（４図まで）。

以下の実施例においても同様に、集束イオン線技術を用
いて製造できるため、断面図で本発明を説明する。

第６図はＮ形基板１３９上のＰ形つェル層１４０内の素
子に第３図の発明を実施したものである。

ここで１３の底面は基板１３９に接していても離れてい
てもよい。

第７図はＮ形基板の実施例であるが、所定の領域（１２
２と１４２）をシールドするため、底面は通常のＰＮ接
合を逆バイアスして行ない、周辺は本発明の高濃度層１
４１を設けている。１４１は１２２に接していてもはな
れていてもよい。又１４１の底面は基板１３９に接して
いても離れていてもよい。

第８図Ｐ形基板９のドレイン周辺のみに高濃度層１４３
を設けたものであり、測面のシールド効果がある。１４
３は１２２に接していても離れていてもよい。

以上の実施例においてはＭＯ８型撮像素子について説明
したが、ドレイン部分を電荷移送素子のチャネルとした
ＣＣＤ型撮像素子にも本発明は同様に適用できるもので
ある。又、導電形をまったく逆にしても本発明の効果に
変わりはない。

以下の実施例は所定の領域をＣにｏｓ素子のウェル層に
実施したものである。

第９図の１５０はＮ形Ｓｉ基板、１５１はＰ形つェル層
であり、シールドしたい所定のウェル層１５３内にＮチ
ャネルＭｏｓトランジスタ１５２を集積した判導体装置
である。１５３の周辺に本発明の高濃度２３層１５４を
形成している。この２３層１５４により、他のウェル領
域１５１がらの電荷の拡散を防止するとともに、実質的
なウェル、１１５３の抵抗を下げる事ができ、ウェル層
の電位変動によるＭｏＳトランジスタの誤動作を防止し
ている。

第１０図は１５３の内部をさらに分離シールドしたもの
であり、ＭＯｓトランジスタ間のクロック等の飛び込み
を防止している。

第１１図、第１２図は第９図、第１０図のウェル層１５
３の底面を基板との接合により分離シールドしたもので
ある。

さらに第９図〜第１２図において、Ｎ形基板１５０の代
わりにＰ形基板を用い１表面にウェル層１５１を形成し
、本発明を実施しても効果は同じである。さらにＰ形基
板でウェル層を設けないで、本発明を実施しても効果は
発揮できる。

以上の実施例で導電型を全く逆にしても本発明の効果は
変わらない。

〔発明の効果〕

本発明によれば所定の領域を高濃度で囲む事により、不
用の拡散電荷等による素子特性の劣化。

素子の誤動作を防止できる効果がある。固体撮像素子の
画素部の出力拡散層（Ｎ”層あるいは電荷移送素子のチ
ャネル）周辺に実施すると、スメア。

ブルーミング等による疑似信号の混入を防ぐとともに、
寄生容量等の増加を抑える効果がある。

【図面の簡単な説明】

第１図は撮像素子の回路構成図、第４図は不純物分布を
示す図、第５図は半導体装置の製造方法を示す図、第２
図、第３図、第６〜１２図は半導体装置の断面図を示す
図である６ １２２・・・ドレイン、１１３・・・高濃度層、１３４
゜１３．１４１，１４３，１５４・・・高濃度層。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面上に第１の半導体層内の表面に設け
   られた第２の半導体層の少なくとも側面を該第１の半導
   体層と同導電型で、かつ不純物濃度の高い第３の半導体
   層で囲んだことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載において、該第２の半導
   体層の底面も該第３の半導体層で囲んだことを特徴とす
   る半導体装置。 ３、特許請求の範囲第１項記載において、該第２の半導
   体層の底面は該第２の半導体とは逆の導伝型の第４の半
   導体層と接していることを特徴とする半導体装置。 ４、半導体基板表面上の第１の半導体層内の表面に設け
   られた第２の半導体層の少なくとも側面に、集束イオン
   線によつて不純物層を形成することを特徴とする半導体
   装置の製造方法。