JPH11503283A

JPH11503283A - 作動型マトリックス画像アレイのための読出し回路

Info

Publication number: JPH11503283A
Application number: JP8529808A
Authority: JP
Inventors: ディヴィッドヴェイクター; ツォンショウヒューアン
Original assignee: リットンシステムズカナダリミテッド
Priority date: 1995-04-07
Filing date: 1995-04-07
Publication date: 1999-03-23
Also published as: US20010028481A1; CA2216136C; US6300977B1; DE69522013T2; DE69522013D1; EP0819351A1; EP0819351B1; WO1996031976A1; CA2216136A1

Abstract

(57)【要約】作動型マトリックス画像アレイのための改良回路素子であって、ある用途では、所定数のピクセルに対するソース、若しくは、ゲートライン数を減少させ、また、他の用途では、ソース、若しくは、ゲートライン数を減少させることなく、画像アレイのダイナミックレンジを増大させる回路素子である。各回路は、ピクセルごとに多数の電極と、ピクセル電極からデータラインへ電荷を切り換えるための多数の薄膜トランジスタとを有する。

Description

【発明の詳細な説明】作動型マトリックス画像アレイのための読出し回路産業上の利用分野本発明は、画像アレイ、更に言えば、ある用途では、アレイのソース、若しくは、ゲートラインの数を減少させ、また、他の用途では、ソース、若しくは、ゲートラインの数を減少させることなく、読出しのためのダイナミックレンジを増大させるような、改良された読出し回路素子に関する。従来の技術入射放射線を電荷に直接変換する、或いは、入射放射線を光エネルギー（つまり、光子）に変換し、その後、この光エネルギーを電荷に変換するようなトランスジューサを備えた画像アレイが従来知られている。また、この従来トランスジューサに、作動型マトリックス読出しアレイを接続し、トランスジューサによって生成された電荷を作動型マトリックスアレイの個々のピクセル上に集積して、その後に、行毎にピクセル電荷を読み出すことも知られている。アレイから読み出された電荷信号は、その後、各ソース、若しくは、データラインに接続された電荷増幅器を用いて測定される。このような従来システムの例は、W．Zhao とJ. A．Rowlands による“A large Area Solid-State Detector for Radiology Usin g Amorphous Selenium”，Medical Imaging Vi: Instrumentation，SPIE 1651， 134，(1992)と、L.E．Antonuk，J．Boundry，W．Huand，D.L．McShan，E.J．Mor ton，J．Yorkston，M.J．Longo と R.A．Streetによる“Demonstration of Mega voltage and Diagnostic X-ray Imaging with Hydrogenated Amorphous Silicon Arrays”，Med．Phys．19，1455（1992）に開示されている。従来作動型マトリックス読出しアレイの１つの欠点は、各ピクセルが関連切換トランスジューサ（例えば、薄膜トランスジューサ（ＴＦＴ））のソースラインとゲートラインに接続されていることである。これは、もしソースライン若しくはゲートラインとピクセル電極との間に付加的な絶縁層が配置されていない場合には、各ピクセルに対する充填ファクタ(fill factor)を効果的に減少させる。従来作動型マトリックス読出しアレイの他の欠点は、ゲート若しくはソースラインピッチが非常に小さい場合に、アレイを外部チップに結合することが困難なことがあり、また、時折は不可能になることである。結合技術は、５０ミクロンほどの小さなピクセルピッチが必要とされるマンモグラフィーのようなある用途において主要な制限要因となる。マンモグラフィーにおいては、チップを両側の各第２ラインへ結合することによって問題を減少させることは不可能である。なぜなら、少なくとも一方の側の作動領域は、胸壁に可能な限り接近すべきであって、結合されるべきではないからである。従来作動型マトリックス読出しアレイの他の欠点は、このような従来アレイのための電荷増幅器の設計が、通常、感度とダイナミックレンジの間の交換を被ることである。特に、電荷増幅器が従来作動型マトリックス読出しアレイで高感度用に設計されている場合、このような増幅器は応答の飽和状態によって大きな信号を測定することができない。発明の概要本発明によれば、ある用途においては、作動型マトリックス読出しアレイにおけるソースライン、若しくは、ゲートラインの数を半分まで減少させることができ、また、他の用途においては、通常のソースライン、及び、ゲートライン数を維持するが、電荷増幅器のダイナミックレンジを拡張することができる、回路素子が提供される。ソースラインとゲートラインの数を減少させることにより、本発明の回路素子は、従来設計よりも実質的に増大された充填ファクタをピクセルごとに享受する。本発明の回路素子はまた、ゲート若しくはデータラインのピッチを増大させて、周辺ゲートドライバや電荷増幅器で必要とされるチャンネルをより少数とし、また、これらの外部デバイスに対して必要とされるワイヤ結合をより少数とする。これにより、より低コストとし、信頼性を改善し、また、所定の結合ピッチ制限の範囲内で解像度をより高くすることができる。一方、本発明の回路素子が通常数のソース及びゲートラインを使用して作動されたときは、従来よりも拡張されたダイナミックレンジが提供されるが、電荷増幅器の高感度は維持される。図面の簡単な説明以下の図面を参照して本発明の実施例を以下に詳述する。図１は、従来技術による放射画像デバイスのための作動型マトリックス読出し回路のブロック図である。図２Ａは、ピクセルごとのソースラインの数を減少させた、本発明の第１の実施例による、作動型マトリックス読出し回路のブロック図である。図２Ｂは、図２Ａに示された第１の実施例の代替例のブロック図である。図３Ａは、ピクセルごとのゲートラインの数を減少させた、本発明の第２の実施例による、作動型マトリックス読出し回路のブロック図である。図３Ｂは、図３Ａに示された第２の実施例の代替例のブロック図である。図４は、ピクセルごとのソース及びゲートラインの数を減少させた、本発明の第３の実施例による、作動型マトリックス読出し回路のブロック図である。図５ａは、外郭破線で示された図３、図４の一部を示す図であり、図５ｂは、前記一部の代替例である。図６は、ピクセルごとのソース及びゲートラインの数を減少させた、本発明の第４の実施例による、作動型マトリッス読出し回路を示す図である。発明及び従来技術の詳細な説明図１〜図５において、共通の参照番号は、各図に共通の回路素子を示すために使用されている。図１は、放射画像デバイスのための、従来技術による、作動型マトリックス回路を示す。このデバイスにおいて、トランスジューサ（図示されていない）は、電磁線を電荷信号に変換する。トランスジューサは、例えば、比較的厚い（例えば、５００μｍ）非晶セレニウム（ａ−Ｓｅ）の層であってよく、この層の両端で、ａ−Ｓｅ層の一方の側の上部電極と、それと反対側のピクセル電極１との間に高電圧が印加され得る。入射放射線に応答して電子ホール対がａ−Ｓｅ層に発生され、高電圧によって確立された電界の影響下で、電荷は２つの電極に向かって移動する。ピクセル電極１に配置された電荷は、その後、複数の薄膜トランジスタ（ＴＦＴ３）から成る１つのアレイによって、行毎に、読み出される。ピクセル電極１の連続行は、ＴＦＴ３の連続行のゲート電極が接続されたゲートライン７に走査パルスを付与する走査制御回路５に応答して、走査される。ピクセル電極１の走査行の各々に記憶された電荷は、関連ＴＦＴ３を通じてドレイン−ソース信号経路を介し、隣接のソース、若しくは、データライン９に付与される。この信号は、各データ、若しくは、ソースライン９に接続された電荷増幅器１１を用いて測定される。電荷増幅器１１は、標準の、良く知られた設計で形成されたものであってよい。マルチプレクサ１３は、電荷増幅器１１の連続出力を選択するために使用される。検出された電荷をデジタル信号に変換して、更に処理、表示等するために、付加的なＡ／Ｄ変換回路素子（図示されていない）が設けられている。更に、このような従来の読出しマトリックスのための電荷増幅器１１は、通常、感度とダイナミックレンジとの間の交換を被る。なぜなら、高感度用に設計された電荷増幅器は、応答の飽和状態によって大きな信号を測定することができないからである。また、多くのワイヤボンディング接続は、ピクセルアレイと走査制御・電荷増幅回路（通常は、シリコン集積回路）との間で行われなければならない。続いて図２Ａを参照すると、本発明の回路素子による第１の実施例が示されている。この実施例では、従来は単一ピクセルによって通常は占有される各スペースに対して、２つのピクセル電極が設けられている。第１のピクセル電極１Ａは、第１のＴＦＴ３Ａを介して、ソースライン９に接続されており、そのゲート入力は、ピクセルの一方の側の複数の制御ライン７中の第１の制御ラインに接続されている。第２のピクセル電極１Ｂは、第２のＴＦＴ３Ｂを介して、第１のピクセル電極１Ａに接続されており、そのゲート入力は、ピクセルの他の制御ライン７に接続されている。動作中、放射線電荷がピクセル電極１Ａ、１Ｂ上に配置された後に、ゲートライン７が続いて走査され、上部で始まり下に移動する。各行７が初めてアドレスされたときに、ピクセル電極１Ａ上に運搬された電荷は、ＴＦＴ３Ａを通じて読み出される。この読出し工程は、絶えず、ピクセル電極１Ａを電荷から解放した状態とする。直ぐ下の行がアドレスされ、ピクセル電極１Ｂによって運搬された電荷の一部が、ＴＦＴ３Ｂを通じて、ピクセル電極１Ａに転送される。この電荷は、その後、ゲートライン７の第２の連続走査の間にＴＦＴ３が作動されたときに読み出される。ゲートラインの第１の連続走査では、ピクセル電極１Ｂから１Ａへの電荷の転送は不完全である。この結果、ゲートライン７の続く第２の走査でピクセル電極１Ｂから引き出された信号は、適当な訂正ファクタを掛け算されなければならない。特に、ピクセル１Ｂ上に初期に誘導される総電荷：第２の走査で測定される電荷の比は、（Ｃ１Ａ＋Ｃ１Ｂ）／Ｃ１Ａによって与えられ、ここで、Ｃ１Ａ、Ｃ１Ｂは、それぞれ、ピクセル１Ａ、１Ｂの記憶容量である。ピクセル電極１Ｂからの電荷を完全に消去するため、ゲートライン７の多くの連続走査が実行されなければならない。各走査は、１Ａと１Ｂピクセル電極の間で、残りの電荷を効果的に細分し、ピクセル電極１Ａ上の電荷成分は各走査で消去される。代替例として、全てのゲートライン７を同時に作動させることにより、より効果的な消去手続を実施することができる。更に他のアドレス計画によれば、ピクセル１Ａは、先ず、上述したように、ゲートライン７を連続的にアドレスすることによって上部行から下へ読まれる。元々ピクセル１Ｂに存在し、そのため、ピクセル１Ａと１Ｂとの間で再分配される電荷は、その後、底部から始まり上に移動するように、隣接のゲートライン７を同時に（つまり、一度に２つ）アドレスすることによって読み出される。これにより、どのような掛け算ファクタをも必要とすることなく、ピクセル１Ｂ上の元の電荷を完全に読み出すことができる。図２Ａの回路は、また、ソースラインごとのピクセルの数を変更することなく、電荷読出しのためのダイナミックレンジを拡張するために使用され得る。この場合、ピクセル電極１Ｂは、ピクセル電極１Ａよりも小さなものとされ、また、ピクセル電極１Ａに十分に接近して位置付けられて、同じ放射線電荷を効果的にサンプルする。適当な領域比１Ａ／１Ｂは、約２〜２０となり得る。この場合、ピクセル電極１Ａ、１Ｂは、同じピクセルの成分と考えられる。ゲートライン７の第１の走査で、ピクセル電極１Ａ上に配置された電荷が読み出される。幾つかのピクセルに関して、この電荷は、関連電荷増幅器１１を飽和させるのに十分なものとなり得る。連続行７の第２の走査で、より小さなピクセル電極１Ｂからの電荷がサンプルされ、これは、ほとんどの場合、関連電荷増幅器１１の飽和を生じさせない。第１の走査で電荷増幅器１１を飽和させるこれらのピクセルに関しては、適当なファクタによって掛け算された第２の走査からのデータが使用される。稀な場合として、幾つかのピクセル上の信号は、第２の走査でさえ、電荷増幅器１１を飽和させるのに十分に大きなものであるかもしれない。このような場合、第３若しくは第４の走査を使用して、残りの電荷を、それが測定可能なレベルに減少されるまで、更に細分することができる。続いて図３Ａを参照すると、本発明の第２の実施例が示されており、ここでは、所定数のピクセルが、通常のゲートライン数のたったの半分を使用して、アドレスされる。この実施例では、ピクセル電極１Ａは、図２を参照して上述されているように、ソースライン９に接続されている。第２のピクセル電極１Ｃは、また、直列接続されたＴＦＴ３Ｃ、３Ｄを介して、ソースライン９に接続されており、ＴＦＴ３Ｃのゲート入力は、上部ゲートライン、若しくは、制御ライン７に接続され、一方、ＴＦＴ３Ｄのゲート入力は、底部制御ライン、即ち、ゲートライン７に接続されている。動作中、ピクセル電極１Ａ上に配置された電荷は、通常の方法で、複数のゲートライン７を、一度に１つの行を、作動させることによって読み出される。この処理中、ピクセル電極１Ｃ上の電荷は妨害されない。なぜなら、２つのＴＦＴ３Ｃ、３Ｄの中の少なくとも一方は、各ピクセルに関してオフ状態とされるからである。ピクセル電極１Ｃ上の電荷は、ピクセル電極１Ａを読出した後にのみ、隣接する２つのゲートラインを同時に作動させることによって読み出される。図３Ａの回路は、また、ダイナミックレンジを拡張するために、図２Ａを参照して上述したのと同様の方法で使用され得る。この用途において、ピクセル電極１Ｃは、ピクセル電極１Ａよりも小さなものとされ、また、それらに非常に接近して位置付けられて、同じ放射線電荷を効果的にサンプルする。関連電荷増幅器１１の飽和状態が発生しない場合、ピクセル電極１Ａからの信号は、通常、その後の走査で使用される。後者の場合、より小さな電極１Ｃからの信号は、適当な訂正ファクタによって掛け算され、使用される。この回路を用いた場合、１レベルのダイナミックレンジの拡張だけが可能である。なぜなら、ピクセル電極１Ｃ上の電荷は、図２Ａの実施例のようにその後の走査で細分されるというよりは、むしろ、完全に読み出されるからである。図２Ａ、２Ｂに示された実施例に対して選択が可能である。例えば、図２Ａにおいて、ピクセルはピクセル１Ａの右に配置されており、また、ピクセルごとのソースラインの数は減少されている。しかしながら、図２Ｂに示されているようにピクセル１Ｂがピクセル１Ａの下方に配置されるように、また、代わりにピクセルごとのゲートライン数が減少されるように、これは容易に再配置され得る。同様に図３Ｂでは、ピクセル１Ｃが、ピクセル１Ａの右に配置されるよう示されており、これにより、図３Ａのようにピクセルごとのゲートラインの数というよりは、むしろ、ピクセルごとのソースラインの数を減少させる。図２、図３の回路は、図４に示されているように、ピクセルごとのソースラインの数とピクセルごとのゲートラインの数の両方を減少させるように結合され得る。この回路において、ピクセル電極１Ａは、先ず、ゲートライン７を上から下に逐次走査することによって読まれる。ピクセル電極１Ｂ上の電荷の主要部は、次に、ゲートライン７を上から下に再び逐次走査することによって読まれる。最後に、ピクセル電極１Ｃは、隣接するゲートライン７の対を同時にアドレスすることによって読まれる。この最後のステップの間に測定された電荷は、ピクセル電極１Ｂからの残りの電荷を含む。しかしながら、この電荷の大きさは、従前の電荷計算の段階から知られているため、同等の量が、この最後の段階で検出された電荷からポスト処理によって引き算され得る。図３、図４の回路で、２つのトランジスタ３Ｃ、３Ｄは、上部及び下部ゲートを有する単一の薄膜フィルムトランジスタによって置換され得る。トランジスタ３Ｃ、３Ｄ、及び、それらの代替の二重ゲート実施例が、図５ａ、５ｂにそれぞれ示されている。この代替実施例は、トランジスタの数を減少させることによって、改善された充填ファクタを提供する。この代替実施例において、ＯＮ及びＯＦＦ状態のためのゲート電圧レベルは、上部及び下部ゲートの双方がそれらに付与されたＯＮ電圧を有している場合にのみトランジスタ３ＥがＯＮであるよう、選択されなければならない。この代替実施例において、トランジスタ３Ａ、３Ｂは、互いに接続された上部及び下部ゲートを有する、単一のゲートデバイスであってもよいし、若しくは、デュアルゲートデバイスであってもよい。次に図６の代替実施例を参照すると、第４のピクセル電極１Ｄが各ピクセルに対して設けられており、このピクセル電極は、他のＴＦＴ切換トランジスタ３Ｅを介して、ピクセル電極１Ｃに接続されている。この実施例において、ＴＦＴ切換トランジスタ３Ｃ’は、Ｇ１、Ｇ２で識別された上部及び底部ゲートを有したデュアルゲートデバイスとして製造されており、ここで、上部ゲートは、チャンネルの上部に物理的に位置付けられており、また、底部ゲートは、チャンネルの下側に位置付けられている。動作中、制御ライン７は、図６の左手部分に示されているような２レベル波形で連続的に走査される。走査された各制御ライン７に対して、中間レベルゲート電圧が最初に印加され（例えば、−５ボルトの公称ＯＦＦ値からの１０ボルト）、ピクセル１Ａ上に集積された電荷を読み出し、消去する。ピクセル１Ｃ上の電荷は、この段階では転送されない。なぜなら、中間レベルゲート電圧は、トランジスタ３Ｃ’をイネイブルするには不十分であり、一方、ゲートＧ２は、ＯＦＦ（つまり、−５ボルト）電圧にセットされているからである。制御パルスはその後、高レベル（例えば、２０ボルト）まで増大される。これは、トランジスタ３Ｃ’をイネイブルするのに十分であり、たとえ低電圧（例えば、−５ボルト）がまだゲートＧ２に印加されている場合でも、ピクセル１Ｃ上の電荷は読み出される。この中間の高パルス遷移は、各制御ライン７へ、好ましくは上から下へ、連続的に印加される。後続行のアドレスの間中、ピクセル１Ｂ上に元々配置されていた電荷の一部がピクセル１Ａへ転送され、ピクセル１Ｄに元々配置されていた電荷の一部は、ピクセル１Ｃへ転送される。これらの転送された電荷は、その後、中間の高パルス遷移の第２の走査を用いて、再び上から下へ、読み出される。不所望な電荷の混合を避けるため、低電圧がゲートＧ２に印加されたときにゲートＧ１に印加された高電圧を用いてそれらのトランジスタ３Ｃ’がオン状態となるが、低電圧がゲートＧ１に印加されている間はディスエイブルされるように、トランジスタ３Ｃ’は設計される。トランジスタ３Ｃ’のこの特性は、ゲートＧ１はチャンネルの全長に延び、一方、ゲートＧ２はチャンネルの一部だけに延びていることを確実なものとすることによって、得られる。図６の実施例は、ピクセルごとのゲート数とピクセルごとのソースライン数の両方を減少させる。概して、本発明によれば、使途の多い電荷読出しマトリックスが提供され、この電荷読出しマトリックスは、ある用途では、ソースラインとゲートラインの数をよく知られた従来技術の設計に比して半分まで減少させることによって、ピクセル充填ファクタを非常に増大させることができる。他の用途では、感度を妥協することなしに、同じ回路が、出力電荷増幅器のダイナミックレンジを拡張することができる。本発明の代替実施例や変形は、特許請求の範囲に定められた本発明の範囲を逸脱することなく可能である。

【手続補正書】特許法第１８４条の８【提出日】１９９７年２月１７日【補正内容】請求の範囲１．少なくとも１つのデータラインと走査制御回路に接続された少なくとも２つの制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも２つのピクセル電極と少なくとも２つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記少なくとも１つのデータラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記走査制御回路からの第１の走査パルスを受信して前記ピクセル電極の中の前記第１のピクセル電極上の電荷を前記少なくとも１つのデータラインへ転送するように前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記切換手段の中の前記第２の切換手段は、前記走査制御回路からの第２の走査パルスを受信して前記ピクセル電極の中の前記第２のピクセル電極上の電荷を前記ピクセル電極の中の前記第１のピクセル電極上の前記電荷が前記少なくとも１つのデータラインへ転送された後に前記ピクセル電極の中の前記第１のピクセル電極へ転送するように前記制御ラインの中の第２の制御ラインに接続された制御入力を有している、ことを特徴とする画像アレイ。２．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１記載の画像アレイ。３．前記第１の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１記載の画像アレイ。４．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記第２の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項２記載の画像アレイ。５．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、ｃ）前記少なくとも１つのデータラインへ転送された前記電荷の一部に前記第１と第２のピクセル電極間の容量比に比例する訂正ファクタを掛け算し、前記ピクセルの各々が、前記第１と第２のピクセル電極によって定められるピクセル対として機能するようにする段階と、を備える請求項１記載の画像アレイを動作させる方法。６．前記制御ラインの中の連続する制御ラインを反復的に更に走査して前記ピクセル電極の中の前記第２のピクセル電極から電荷を消去する段階を更に備えた請求項５記載の方法。７．前記制御ラインの全てを同時に走査して前記ピクセル電極の中の前記第２のピクセル電極から電荷を消去する段階を更に備えた請求項５記載の方法。８．前記ピクセル電極の中の前記第２のピクセル電極は前記ピクセル電極の中の前記第１のピクセル電極よりも小さい請求項１記載の画像アレイ。９．ａ）各ピクセルについて、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記少なくとも１つのデータラインへ転送された前記電荷が所定の飽和量よりも大きいかどうかを検出する段階と、ｃ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを後の時機に走査する段階と、ｄ）前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より小さい前記ピクセルの各々については、前記電荷を出力検出のために選択するものであり、前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より大きい前記ピクセルの各々については、前記ピクセル電極の中の前記第２のピクセル電極から前記少なくとも１つのデータラインへ転送された前記電荷の一部に訂正ファクタを掛け算して、前記ピクセル電極の中の前記第１のピクセル電極上に記憶されているのと等価な電荷を生成し、ここで前記ピクセル電極の中の前記第１と第２のピクセル電極は、ユニット領域ごとに同一の電荷を有している、前記等価な電荷を出力検出のために選択するものであり、これにより、前記ピクセルのダイナミックレンジを拡張する段階と、を備える請求項８記載の画像アレイの動作方法。 10．少なくとも１つのデータラインと少なくとも２つの制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも２つのピクセル電極と少なくとも３つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記少なくとも１つのデータラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２と第３の切換手段を介して、前記少なくとも１つのデータラインへ接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された制御入力を有しており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の第２の制御ラインに接続された制御入力を有していることを特徴とする画像アレイ。 11．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１０記載の画像アレイ。 12．前記第１の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１１記載の画像アレイ。 13．前記第２の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記第３の切換手段のソース端子に接続されており、前記第３の切換手段のゲート端子は前記制御ラインの中の前記第２の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項１１記載の画像アレイ。 14．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの対の中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷が、制御ラインの隣接対を走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する前記隣接対を第２の時機に走査して、前記ピクセルの各々が、前記第１と第２のピクセル電極によって定められるピクセル対として機能するようにする段階と、を備える請求項１０記載の画像アレイを動作させる方法。 15．前記ピクセル電極の中の前記第２のピクセル電極は前記ピクセル電極の中の前記第１のピクセル電極よりも小さい請求項１０記載の画像アレイ。 16．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記少なくとも１つのデータラインへ転送された前記電荷が所定の飽和量よりも大きいかどうかを検出する段階と、ｃ）前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの連続する隣接対を第２の時機に走査する段階と、ｄ）前記ピクセル電極の中の第１のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より小さい前記ピクセルの各々については、前記電荷を出力検出のために選択するものであり、前記ピクセル電極の中の前記第１のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より大きい前記ピクセルの各々については、前記ピクセル電極の中の前記第２のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷に前記第１と第２のピクセル電極間の領域比に比例する訂正ファクタを掛け算して、前記訂正ファクタを掛け算した前記電荷を出力検出のために選択するものであり、これにより、前記ピクセルの各々のダイナミックレンジを拡張する段階と、を備える請求項１５記載の画像アレイの動作方法。 17．１つのデータラインと一対の制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも３つのピクセル電極と少なくとも４つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極へ接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第３のピクセル電極は、前記切換手段の中の第３と第４の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された制御入力を有しており、前記切換手段の中の第４の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有していることを特徴とする画像アレイ。 18．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１７記載の画像アレイ。 19．前記第１の切換手段のソース端子は前記データラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１８記載の画像アレイ。 20．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項１８記載の画像アレイ。 21．前記第３の切換手段のソース端子は前記データラインに接続されており、前記第３の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記第４の切換手段のソース端子に接続されており、前記第４の切換手段のゲート端子は前記制御ラインの中のもう一方の制御ラインに接続されており、前記第４の切換手段のドレイン端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されている請求項１８記載の画像アレイ。 22．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの対の中の前記第１の制御ラインを走査することに応答して、前記データラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中のもう一方の制御ラインを走査することに応答して、前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記データラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、ｃ）前記データラインへ転送された前記電荷の一部に前記第１と第２のピクセル電極間の容量比に比例する訂正ファクタを掛け算する段階と、ｄ）前記ピクセルの各々について、前記ピクセル電極の中の前記第３のピクセル電極によって運搬された電荷が、前記制御ラインの隣接対を走査することに応答して、前記データラインへ転送されるように、前記制御ラインの連続する隣接対を走査し、これによって、前記ピクセルの各々が２つのピクセル対として機能し、前記ピクセル対の中の第１のピクセル対は、前記第１と第２のピクセル電極によって定められ、前記ピクセル対の中の第２のピクセル対は、前記第１と第３のピクセル電極によって定められる、段階と、ｅ）前記ピクセル電極の中の前記第３のピクセル電極から前記データラインへ転送された前記電荷から、前記データラインへ転送された前記電荷の一部を引き算する段階と、を備える請求項１７記載の画像アレイの動作方法。 23．各前記薄膜トランジスタ（ＴＦＴ）は単一のゲートデバイスである請求項２、１１、１８のいずれかに記載の画像アレイ。 24．各前記薄膜トランジスタ（ＴＦＴ）はデュアルゲートデバイスである請求項２、１１、１８のいずれかに記載の画像アレイ。 25．前記第２と第３の切換手段は、デュアルゲートデバイスとして集積されている請求項１０記載の画像アレイ。 26．前記第３と第４の切換手段は、デュアルゲートデバイスとして集積されている請求項１７記載の画像アレイ。 27．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷は、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して、前記ピクセル電極の中の前記第１のピクセル電極と前記ピクセル電極の中の前記第２のピクセル電極の両方に再分配されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第１と第２のピクセル電極上の残り全ての電荷が前記少なくとも１つのデータラインへ転送されるように前記制御ラインの連続する隣接対を第２の時機に走査する段階と、を備える請求項１記載の画像アレイを動作させる方法。 28．１つのデータラインと一対の制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも４つのピクセル電極と少なくとも４つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第３のピクセル電極は、前記切換手段の中の第３の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された第１の制御入力と、前記制御ラインの中の前記もう一方の制御ラインに接続された第２の制御入力とを有しており、前記ピクセル電極の中の第４のピクセル電極は、前記切換手段の中の第４の切換手段を介して、前記ピクセル電極の中の前記第３のピクセル電極に接続されており、前記切換手段の中の前記第４の切換手段は、前記制御ラインの中のもう一方に接続された制御入力を有している、ことを特徴とする画像アレイ。 29．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項２８記載の画像アレイ。 30．前記第１の切換手段のソース端子は前記データラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項２９記載の画像アレイ。 31．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項２９記載の画像アレイ。 32．前記第３の切換手段のソース端子は前記データラインに接続されており、前記第３の切換手段の第１のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第３の切換手段の第２のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されている請求項２９記載の画像アレイ。 33．前記第４の切換手段のソース端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されており、第４の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第４の切換手段のドレイン端子は前記ピクセル電極の中の前記第４のピクセル電極に接続されている請求項２９記載の画像アレイ。 34．ａ）前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷は、アドレスされた各ピクセルに対する前記データラインへ転送され、前記ピクセル電極の中の前記第２と第４のピクセル電極によって運搬された電荷の一部は、前記アドレスされたピクセルに隣接する各ピクセルについて、前記ピクセル電極の中の前記第１と第３のピクセル電極のそれぞれに転送されるように、中間レベル電圧を前記切換手段の中の各前記第１の切換手段の制御入力へ先ず与え、その後、前記ピクセル電極の中の前記第３のピクセル電極によって運搬された電荷は、アドレスされた各ピクセルに対する前記データラインへ転送されるように、高レベル電圧を前記切換手段の中の前記第１の切換手段の前記制御入力と前記切換手段の中の前記第３の切換手段の前記第１の制御入力へ与える段階と、ｂ）前記ピクセル電極の中の前記第２と第４のピクセル電極から前記ピクセル電極の中の前記第１と第３のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、を備える請求項２８記載の画像アレイを動作させる方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヒューアンツォンショウカナダオンタリオエム９エイ４エックス６エトビコークコードヴァアベニュー 50 ＃2804

Claims

【特許請求の範囲】１．少なくとも１つのデータラインと少なくとも２つの制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも２つのピクセル電極と少なくとも２つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記少なくとも１つのデータラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中の第２の制御ラインに接続された制御入力を有している、ことを特徴とする画像アレイ。２．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１記載の画像アレイ。３．前記第１の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１記載の画像アレイ。４．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記第２の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項２記載の画像アレイ。５．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、ｃ）前記少なくとも１つのデータラインへ転送された前記電荷の一部に前記第１と第２のピクセル電極間の容量比に比例する訂正ファクタを掛け算し、前記ピクセルの各々が、前記第１と第２のピクセル電極によって定められるピクセル対として機能するようにする段階と、を備える請求項１記載の画像アレイを動作させる方法。６．前記制御ラインの中の連続する制御ラインを反復的に更に走査して前記ピクセル電極の中の前記第２のピクセル電極から電荷を消去する段階を更に備えた請求項５記載の方法。７．前記制御ラインの全てを同時に走査して前記ピクセル電極の中の前記第２のピクセル電極から電荷を消去する段階を更に備えた請求項５記載の方法。８．前記ピクセル電極の中の前記第２のピクセル電極は前記ピクセル電極の中の前記第１ピクセル電極よりも小さい請求項１記載の画像アレイ。９．ａ）各ピクセルについて、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記少なくとも１つのデータラインへ転送された前記電荷が所定の飽和量よりも大きいかどうかを検出する段階と、ｃ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを後の時機に走査する段階と、ｄ）前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より小さい前記ピクセルの各々については、前記電荷を出力検出のために選択するものであり、前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より大きい前記ピクセルの各々については、前記ピクセル電極の中の前記第２のピクセル電極から前記少なくとも１つのデータラインへ転送された前記電荷の一部に訂正ファクタを掛け算して、前記ピクセル電極の中の前記第１のピクセル電極上に記憶されているのと等価な電荷を生成し、ここで前記ピクセル電極の中の前記第１と第２のピクセル電極は、ユニット領域ごとに同一の電荷を有している、前記等価な電荷を出力検出のために選択するものであり、これにより、前記ピクセルのダイナミックレンジを拡張する段階と、を備える請求項８記載の画像アレイの動作方法。 10．少なくとも１つのデータラインと少なくとも２つの制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも２つのピクセル電極と少なくとも３つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記少なくとも１つのデータラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２と第３の切換手段を介して、前記少なくとも１つのデータラインへ接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された制御入力を有しており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の第２の制御ラインに接続された制御入力を有していることを特徴とする画像アレイ。 11．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１０記載の画像アレイ。 12．前記第１の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１１記載の画像アレイ。 13．前記第２の切換手段のソース端子は前記少なくとも１つのデータラインに接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記第３の切換手段のソース端子に接続されており、前記第３の切換手段のゲート端子は前記制御ラインの中の前記第２の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項１１記載の画像アレイ。 14．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの対の中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷が、制御ラインの隣接対を走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する前記隣接対を第２の時機に走査して、前記ピクセルの各々が、前記第１と第２のピクセル電極によって定められるピクセル対として機能するようにする段階と、を備える請求項１０記載の画像アレイを動作させる方法。 15．前記ピクセル電極の中の前記第２のピクセル電極は前記ピクセル電極の中の前記第１のピクセル電極よりも小さい請求項１０記載の画像アレイ。 16．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセルの各々について、前記少なくとも１つのデータラインへ転送された前記電荷が所定の飽和量よりも大きいかどうかを検出する段階と、ｃ）前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの連続する隣接対を第２の時機に走査する段階と、ｄ）前記ピクセル電極の中の第１のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より小さい前記ピクセルの各々については、前記電荷を出力検出のために選択するものであり、前記ピクセル電極の中の前記第１のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷が前記所定の飽和量より大きい前記ピクセルの各々については、前記ピクセル電極の中の前記第２のピクセル電極によって前記少なくとも１つのデータラインへ転送された前記電荷に前記第１と第２のピクセル電極間の領域比に比例する訂正ファクタを掛け算して、前記訂正ファクタを掛け算した前記電荷を出力検出のために選択するものであり、これにより、前記ピクセルの各々のダイナミックレンジを拡張する段階と、を備える請求項１５記載の画像アレイの動作方法。 17．１つのデータラインと一対の制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも３つのピクセル電極と少なくとも４つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極へ接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第３のピクセル電極は、前記切換手段の中の第３と第４の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された制御入力を有しており、前記切換手段の中の第４の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有していることを特徴とする画像アレイ。 18．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項１７記載の画像アレイ。 19．前記第１の切換手段のソース端子は前記データラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項１８記載の画像アレイ。 20．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項１８記載の画像アレイ。 21．前記第３の切換手段のソース端子は前記データラインに接続されており、前記第３の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記第４の切換手段のソース端子に接続されており、前記第４の切換手段のゲート端子は前記制御ラインの中のもう一方の制御ラインに接続されており、前記第４の切換手段のドレイン端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されている請求項１８記載の画像アレイ。 22．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷が、前記制御ラインの対の中の前記第１の制御ラインを走査することに応答して、前記データラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷の一部は、前記制御ラインの中のもう一方の制御ラインを走査することに応答して、前記ピクセル電極の中の前記第１のピクセル電極に転送されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第２のピクセル電極から前記ピクセル電極の中の前記第１のピクセル電極へ転送された前記電荷の一部が前記データラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、ｃ）前記データラインへ転送された前記電荷の一部に前記第１と第２のピクセル電極間の容量比に比例する訂正ファクタを掛け算する段階と、ｄ）前記ピクセルの各々について、前記ピクセル電極の中の前記第３のピクセル電極によって運搬された電荷が、前記制御ラインの隣接対を走査することに応答して、前記データラインへ転送されるように、前記制御ラインの連続する隣接対を走査し、これによって、前記ピクセルの各々が２つのピクセル対として機能し、前記ピクセル対の中の第１のピクセル対は、前記第１と第２のピクセル電極によって定められ、前記ピクセル対の中の第２のピクセル対は、前記第１と第３のピクセル電極によって定められる、段階と、ｅ）前記ピクセル電極の中の前記第３のピクセル電極から前記データラインへ転送された前記電荷から、前記データラインへ転送された前記電荷の一部を引き算する段階と、を備える請求項１７記載の画像アレイの動作方法。 23．各前記薄膜トランジスタ（ＴＦＴ）は単一のゲートデバイスである請求項２、１１、１８のいずれかに記載の画像アレイ。 24．各前記薄膜トランジスタ（ＴＦＴ）はデュアルゲートデバイスである請求項２、１１、１８のいずれかに記載の画像アレイ。 25．前記第２と第３の切換手段は、デュアルゲートデバイスとして集積されている請求項１０記載の画像アレイ。 26．前記第３と第４の切換手段は、デュアルゲートデバイスとして集積されている請求項１７記載の画像アレイ。 27．ａ）前記ピクセルの各々について、前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷は、前記少なくとも２つの制御ラインの中の前記第１の制御ラインを走査することに応答して、前記少なくとも１つのデータラインへ転送され、前記ピクセル電極の中の前記第２のピクセル電極によって運搬された電荷は、前記制御ラインの中の前記第２の制御ラインを走査することに応答して、前記ピクセル電極の中の前記第１のピクセル電極と前記ピクセル電極の中の前記第２のピクセル電極の両方に再分配されるように、前記制御ラインの中の連続する制御ラインを走査する段階と、ｂ）前記ピクセル電極の中の前記第１と第２のピクセル電極上の残り全ての電荷が前記少なくとも１つのデータラインへ転送されるように前記制御ラインの連続する隣接対を第２の時機に走査する段階と、を備える請求項１記載の画像アレイを動作させる方法。 28．１つのデータラインと一対の制御ラインとによって各々が結合されている、行及び列に配列された、複数のピクセルを備えた画像アレイにおいて、前記ピクセルは各々、少なくとも４つのピクセル電極と少なくとも４つの切換手段とを備えており、前記ピクセル電極の中の第１のピクセル電極は、前記切換手段の中の第１の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第１の切換手段は、前記制御ラインの中の第１の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第２のピクセル電極は、前記切換手段の中の第２の切換手段を介して、前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記切換手段の中の前記第２の切換手段は、前記制御ラインの中のもう一方の制御ラインに接続された制御入力を有しており、前記ピクセル電極の中の第３のピクセル電極は、前記切換手段の中の第３の切換手段を介して、前記データラインに接続されており、前記切換手段の中の前記第３の切換手段は、前記制御ラインの中の前記第１の制御ラインに接続された第１の制御入力と、前記制御ラインの中の前記もう一方の制御ラインに接続された第２の制御入力とを有しており、前記ピクセル電極の中の第４のピクセル電極は、前記切換手段の中の第４の切換手段を介して、前記ピクセル電極の中の前記第３のピクセル電極に接続されており、前記切換手段の中の前記第４の切換手段は、前記制御ラインの中のもう一方に接続された制御入力を有している、ことを特徴とする画像アレイ。 29．前記切換手段の各々は薄膜トランジスタ（ＴＦＴ）を更に備えている請求項２８記載の画像アレイ。 30．前記第１の切換手段のソース端子は前記データラインに接続されており、前記第１の切換手段のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第１の切換手段のドレイン端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されている請求項２９記載の画像アレイ。 31．前記第２の切換手段のソース端子は前記ピクセル電極の中の前記第１のピクセル電極に接続されており、前記第２の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第２の切換手段のドレイン端子は前記ピクセル電極の中の前記第２のピクセル電極に接続されている請求項２９記載の画像アレイ。 32．前記第３の切換手段のソース端子は前記データラインに接続されており、前記第３の切換手段の第１のゲート端子は前記制御ラインの中の前記第１の制御ラインに接続されており、前記第３の切換手段の第２のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第３の切換手段のドレイン端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されている請求項２９記載の画像アレイ。 33．前記第４の切換手段のソース端子は前記ピクセル電極の中の前記第３のピクセル電極に接続されており、第４の切換手段のゲート端子は前記制御ラインの中の前記もう一方の制御ラインに接続されており、前記第４の切換手段のドレイン端子は前記ピクセル電極の中の前記第４のピクセル電極に接続されている請求項２９記載の画像アレイ。 34．ａ）前記ピクセル電極の中の前記第１のピクセル電極によって運搬された電荷は、アドレスされた各ピクセルに対する前記データラインへ転送され、前記ピクセル電極の中の前記第２と第４のピクセル電極によって運搬された電荷の一部は、前記アドレスされたピクセルに隣接する各ピクセルについて、前記ピクセル電極の中の前記第１と第３のピクセル電極のそれぞれに転送されるように、中間レベル電圧を前記切換手段の中の各前記第１の切換手段の制御入力へ先ず与え、その後、前記ピクセル電極の中の前記第３のピクセル電極によって運搬された電荷は、アドレスされた各ピクセルに対する前記データラインへ転送されるように、高レベル電圧を前記切換手段の中の前記第１の切換手段の前記制御入力と前記切換手段の中の前記第３の切換手段の前記第１の制御入力へ与える段階と、ｂ）前記ピクセル電極の中の前記第２と第４のピクセル電極から前記ピクセル電極の中の前記第１と第３のピクセル電極へ転送された前記電荷の一部が前記少なくとも１つのデータラインへ転送されるように、前記制御ラインの中の連続する制御ラインを第２の時機に走査する段階と、を備える請求項２８記載の画像アレイを動作させる方法。