CN109755258B - 画素阵列基板与显示装置 - Google Patents

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Abstract

本发明提供一种画素阵列基板与显示装置，画素阵列基板包括基板、多条第一扫描线、多条第二扫描线、多条数据线以及多个画素结构。第一扫描线与第二扫描线交替排列。在同一图框时间中，第一扫描线被致能的时间长度不同于第二扫描线。数据线相交于第一扫描线与第二扫描线。每一画素结构包括第一有源组件由其中一条第一扫描线控制、第二有源组件由其中一条第二扫描线控制以及画素电极。画素电极通过第二有源组件连接至第一有源组件，而第一有源组件连接至其中一条数据线。相邻的第一扫描线与第二扫描线的间距为画素结构的间距的三分之一至二分之一。画素阵列基板可有效降低扫描线之间各自的耦合效应造成驱动信号之间的浮动干扰。

Description

画素阵列基板与显示装置
技术领域
本发明涉及一种画素阵列基板与显示装置。
背景技术
随着显示技术的发展以及各种显示装置的多元化，为了在有限体积的显示装置中，获得较大的影像显示面积，显示装置对于显示面板四周边缘的无边框需求越来越迫切，但由于对应于无边框需求的电路布局，常会因为驱动信号之间的耦合效应，造成彼此信号的浮动干扰而影响显示品质。
发明内容
本发明是针对一种画素阵列基板，可有效降低扫描线之间各自的耦合效应造成驱动信号之间的浮动干扰。
本发明是针对一种显示装置，采用所述的画素阵列基板而具有较佳的显示品质。
本发明的画素阵列基板，包括基板、多条第一扫描线、多条第二扫描线、多条数据线以及多个画素结构。第一扫描线与第二扫描线交替排列，且在同一图框时间中，第一扫描线被致能的时间长度不同于第二扫描线被致能的时间长度。数据线相交于第一扫描线与第二扫描线。画素结构配置于基板上且呈阵列排列。每一画素结构包括第一有源组件、第二有源组件以及画素电极。第一有源组件由对应的其中一条第一扫描线控制而开启与关闭。第二有源组件由对应的其中一条第二扫描线控制而开启与关闭。画素电极连接至第二有源组件以通过第二有源组件连接至第一有源组件，而第一有源组件连接至其中一条数据线。相邻的第一扫描线与第二扫描线的间距为画素结构的间距的三分之一至二分之一。
在本发明的一实施例中，上述的画素阵列基板还包括栅极驱动电路，设置于基板上且包括多条栅极块信号线与N条栅极选择信号线，其中每连续N条第一扫描线划分成第一扫描线组，每一第一扫描线组连接到同一条栅极块信号线，每连续N条第二扫描线依序连接N条栅极选择信号线，N为正整数，且每一条栅极块信号线被致能的时间长度中，N条栅极选择信号线依序被致能。
在本发明的一实施例中，上述的每一画素结构还包括垫底电极以及共同电极。垫底电极配置于基板上，电性连接于画素电极。共同电极设置于基板上且位于垫底电极与画素电极之间。
在本发明的一实施例中，上述的垫底电极包括第一垫底电极与第二垫底电极。第一垫底电极于基板上的正投影不重叠于第二垫底电极于基板上的正投影，且第一垫底电极与第二垫底电极之间配置有对应的一条第二扫描线。
在本发明的一实施例中，上述的共同电极包括第一共同电极与第二共同电极。第一共同电极于基板上的正投影重叠于第一垫底电极于基板上的正投影，且第二共同电极于基板上的正投影重叠于第二垫底电极于基板上的正投影。
在本发明的一实施例中，上述的每一画素结构还包括栅绝缘层与连接电极。栅绝缘层覆盖第一有源组件的栅极、第二有源组件的栅极与垫底电极，栅绝缘层具有暴露出部分第一垫底电极的第一栅绝缘层开口与暴露出部分第二垫底电极的第二栅绝缘层开口。连接电极配置于栅绝缘层上，电性连接第二有源组件的漏极，且连接电极通过第一栅绝缘层开口连接第一垫底电极，并通过第二栅绝缘层开口连接第二垫底电极。
在本发明的一实施例中，上述的每一画素结构还包括保护层。保护层覆盖第一有源组件与第二有源组件，并具有保护层开口，其中画素电极通过保护层开口电性连接连接电极。
在本发明的一实施例中，上述的保护层具有第一保护层开口与第二保护层开口。第一保护层开口位于第一栅绝缘层开口上方而第二保护层开口位于第二栅绝缘层开口上方。
在本发明的一实施例中，上述的连接电极与第二有源组件的漏极为一体成形。
在本发明的一实施例中，上述的每一画素结构所对应连接的一条第二扫描线位于第一栅绝缘层开口与第二栅绝缘层开口之间。
本发明的显示面板，包括前文所述的画素阵列基板以及配置于画素阵列基板上的显示介质。
基于上述，由于本发明的画素阵列基板中相邻的第一扫描线与第二扫描线的间距为画素结构的间距的三分之一至二分之一。据此，可避免相邻的第一扫描线与第二扫描线间距过近而造成耦合效应所衍生的相互信号干扰的问题，且使应用此画素阵列基板的显示装置具有较佳的显示品质。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为本发明一实施例的显示装置的俯视示意图；
图2为图1的显示装置的局部放大示意图；
图3为图2的显示装置沿着线段A-A’的剖面示意图；
图4为图2的显示装置沿着线段B-B’的剖面示意图；
图5为本发明一实施例的画素阵列基板的等效电路示意图；
图6为本发明一实施例的栅极驱动电路的信号示意图。
附图标号说明
10：显示装置；
100：画素阵列基板；
110：基板；
120：第一扫描线；
130：第二扫描线；
140：数据线；
150：画素结构；
151：第一有源组件；
152：第二有源组件；
1512、1522：栅极；
1514、1524：源极；
1516、1526：漏极；
1518、1528：有源层；
153：画素电极；
154：垫底电极；
1542：第一垫底电极；
1544：第二垫底电极；
155：共同电极；
1552：第一共同电极；
1554：第二共同电极；
156：栅绝缘层；
1562：第一栅绝缘层开口；
1564：第二栅绝缘层开口；
157：连接电极；
158：保护层；
1582：保护层开口；
1584：第一保护层开口；
1586：第二保护层开口；
160：栅极驱动电路；
162、162a、162b、162c：栅极块信号线；
164、164a、164b、164c：栅极选择信号线；
200：显示介质；
S162a、S162b、S162c、S164a、S164b、S164c、S164_N：信号；
G1、G2、G3：第一扫描线组；
D1、D2：间距。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
图1为本发明一实施例的显示装置的俯视示意图。图2为图1的显示装置的局部放大示意图。图3为图2的显示装置沿着线段A-A’的剖面示意图。图4为图2的显示装置沿着线段B-B’的剖面示意图。于此需说明的是，图3与图4分别沿图2的线段A-A’与线段B-B’所示，且为了方便说明起见，图1与图2中省略示出部分构件(如图3与图4所示显示介质200)。本实施例的显示装置10包括图3与图4中示出的画素阵列基板100与显示介质200，其中显示介质200配置于画素阵列基板100上。此处，显示介质200例如是电泳显示薄膜或电湿润显示薄膜，但不以此为限。
请同时参照图1至图3，本实施例的画素阵列基板100包括基板110、多条第一扫描线120、多条第二扫描线130、多条数据线140以及多个画素结构150。第一扫描线120与第二扫描线130交替排列。数据线140相交于第一扫描线120与第二扫描线130。画素结构150配置于基板110上且呈阵列排列。每一画素结构150包括第一有源组件151、第二有源组件152以及画素电极153。第一有源组件151由对应的其中一条第一扫描线120控制而开启与关闭。第二有源组件152由对应的其中一条第二扫描线130控制而开启与关闭。画素电极153连接至第二有源组件152以通过第二有源组件152连接至第一有源组件151，而第一有源组件151连接至其中一条数据线140。相邻的第一扫描线120与第二扫描线130的间距D1为画素结构150的间距D2的三分之一至二分之一，而使第一扫描线120与第二扫描线130之间保持间距以避免彼此的耦合作用导致两者间的信号干扰，而影响显示品质。在此需说明的是，画素结构的区域可以由基板上的扫描线与数据线所划分出，因此画素结构的间距可以由扫描线所定义。在本实施例中，画素结构150的间距D2是由相邻的两条第一扫描线120所定义，但不以此为限制。
如图2与图3所示，第一有源组件151包括栅极1512、源极1514、漏极1516及有源层1518。第二有源组件152包括栅极1522、源极1524、漏极1526及有源层1528。栅极1512及有源层1518在基板110上的正投影重叠，且源极1514与漏极1516接触有源层1518的不同部分。栅极1522及有源层1528在基板110上的正投影重叠，且源极1524与漏极1526接触有源层1528的不同部分。此处，第一有源组件151的各构件的配置与功效相同于第二有源组件152的各构件的配置与功效，且栅极1512与栅极1522为同一膜层、有源层1518与有源层1528为同一膜层以及源极1514、源极1524、漏极1516与漏极1526为同一膜层，但不以此为限。在本实施例中，栅极1512、1522配置于基板110上，而栅极1512、1522材料例如为金属。有源层1518、1528分别位于栅极1512、1522上方，以作为电子通道之用。源极1514、1524与漏极1516、1526的材料例如为金属。
在本实施例中，每一画素结构150还包括垫底电极154以及共同电极155。垫底电极154配置于基板110上，且垫底电极154电性连接于画素电极153。垫底电极154包括第一垫底电极1542与第二垫底电极1544。第一垫底电极1542于基板110上的正投影不重叠于第二垫底电极1544于基板110上的正投影，且第一垫底电极1542与第二垫底电极1544之间配置有对应的一条第二扫描线130。在本实施例中，第一垫底电极1542与第二垫底电极1544可与栅极1512、1522为同一膜层。
共同电极155设置于基板110上且位于垫底电极154与画素电极153之间。共同电极155包括第一共同电极1552与第二共同电极1554。第一共同电极1552于基板110上的正投影重叠于第一垫底电极1542于基板110上的正投影，且第二共同电极1554于基板110上的正投影重叠于第二垫底电极1544于基板110上的正投影。此处，第一共同电极1552、第二共同电极1554、源极1514、1524以及漏极1516、1526可为同一膜层。
如图2至图4所示，在本实施例中，每一画素结构150还包括栅绝缘层156与连接电极157。栅绝缘层156覆盖第一有源组件151的栅极1512、第二有源组件152的栅极1522以及垫底电极154，栅绝缘层156具有暴露出部分第一垫底电极1542的第一栅绝缘层开口1562与暴露出部分第二垫底电极1544的第二栅绝缘层开口1564。栅绝缘层156的材料例如为氧化硅、氮化硅或是其他合适的介电材料。连接电极157配置于栅绝缘层156上，连接电极157电性连接第二有源组件152的漏极1526，延伸于第一栅绝缘层开口1562与第二栅绝缘层开口1564之间，且连接电极157通过第一栅绝缘层开口1562连接第一垫底电极1542，并通过第二栅绝缘层开口1564连接第二垫底电极1544。此处，在本实施例中，连接电极157与第二有源组件152的漏极1526为一体成形，且源极1514、1524、漏极1516、1526以及连接电极157可为同一膜层。
在本实施例中，每一画素结构150还包括保护层158。保护层158覆盖第一有源组件151与第二有源组件152，并具有保护层开口1582，其中画素电极153通过保护层开口1582电性连接连接电极157。保护层开口1582在此以两个为例，包括第一保护层开口1584与第二保护层开口1586。第一保护层开口1584位于第一栅绝缘层开口1562上方而第二保护层开口1586位于第二栅绝缘层开口1564上方。画素电极153通过第一保护层开口1584经填入第一栅绝缘层开口1562的连接电极157电性连接至第一垫底电极1542，且画素电极153通过第二保护层开口1586经填入第二栅绝缘层开口1564的连接电极157电性连接至第二垫底电极1544，但不以此为限。在其他的实施例中，第一保护层开口1584与第二保护层开口1586可省略其中一者。
图5为本发明一实施例的画素阵列基板的等效电路示意图。图6为本发明一实施例的栅极驱动电路的信号示意图。请同时参照图5与图6，在本实施例中，画素阵列基板100还包括栅极驱动电路160。栅极驱动电路160设置于基板110上且包括M条栅极块信号线162与N条栅极选择信号线164，N与M为正整数。每连续N条第一扫描线120划分成第一扫描线组G1、G2、G3，每一第一扫描线组G1、G2、G3分别连接到同一条栅极选择信号线164，不同的第一扫描线组G1、G2、G3连接不同条栅极选择信号线164。每连续N条第二扫描线130依序连接N条栅极块信号线162。在本实施例中，第一有源组件151通过第一扫描线120连接至栅极选择信号线164，而第二有源组件152通过第二扫描线130连接至栅极块信号线162，且栅极驱动电路160可采用如图6所示的信号进行驱动，而使在同一图框时间(frame time)的第一扫描线120被致能的时间长度不同于第二扫描线130被致能的时间长度，且每一条栅极块信号线162被致能的时间长度中，N条栅极选择信号线164依序被致能。
具体来说，图5所示的栅极块信号线162与栅极选择信号线164仅分别示意性地示出三条，但不以此为限，其中第一扫描线组G1中的第二扫描线130连接到栅极块信号线162a，而第一扫描线组G2中的第二扫描线130连接到栅极块信号线162b，且第一扫描线组G3中的第二扫描线130连接到栅极块信号线162c，以此类推使每一第一扫描线组中的第二扫描线130连接到对应的栅极块信号线162。另外，第一扫描线组G1的第一条第一扫描线120连接至第一条栅极选择信号线164a，而第一扫描线组G1的第二条第一扫描线120连接至第二条栅极选择信号线164b，且第一扫描线组G1的第三条第一扫描线120连接至第三条栅极选择信号线164c，以此类推使第一扫描线组G1的第N条第一扫描线120连接至第N条栅极选择信号线164。即，栅极驱动电路160的栅极选择信号线164用以控制第一扫描线120的信号输入，栅极块择信号线162用以控制第二扫描线130的信号输入。此处，栅极驱动电路160可以为多工选择器驱动电路。即，第一扫描线120与第二扫描线130具有不同的输入信号。
如图6所示，信号S162a、信号S162b以及信号S162c…依序致能对应的栅极块信号线162a、162b、162c…，且信号S164a、信号S164b以及信号S164c…信号S164_N也依序致能栅极选择信号线164a、164b、164c…第N条栅极选择信号线164。每一栅极块信号线162a、162b与162c被致能的时间长度中，N条栅极选择信号线164依序被致能，但不以此为限。
举例来说，请同时参照图2、图5以及图6，当栅极块信号线162a上所传递的信号S162a开启了第二有源组件152，则可视为第一扫描线组G1的第二扫描线130被致能。同时，当栅极选择信号线164a上所传递的信号S164a开启了第一有源组件151，则可视为第一扫描线组G1的第一条第一扫描线120被致能。如此，第一扫描线组G1的第一列画素结构150中的第一有源组件151与第二有源组件152同时被开启。因此，数据线140上的信号可以藉由经被开启的第一有源组件151与第二有源组件152而将显示信号传递给对应的画素电极153，以使如图3所示的显示介质200可依据对应的画素电极153收到的信号呈现预定灰阶以实现画面显示的功能。
在本实施例中，栅极块信号线162在同一图框时间中被致能的时间为栅极选择信号线164被致能的时间的N倍。也就是说，第二扫描线130致能的时间为第一扫描线120致能的时间的N倍。由于第一扫描线120与第二扫描线130彼此隔开一定的距离，两者之间的信号干扰情形可以降低，而不容易受到浮动。因此，本实施例的显示装置10可具有理想的显示品质。另外，在栅极块信号线162与栅极选择信号线164的栅极驱动电路160设计之下，仅需M条栅极块信号线162与N条栅极选择信号线164即可实现N×M列画素结构150的栅极信号的传输。因此，显示装置10可具有窄边框而有助于提高显示面积的比例。
综上所述，本发明的画素阵列基板中相邻的第一扫描线与第二扫描线的间距为画素结构的间距的三分之一至二分之一。如此一来，可避免相邻的第一扫描线与第二扫描线间距过近而造成彼此的耦合作用所衍生的相互信号干扰的问题，且使应用此画素阵列基板的显示装置具有较佳的显示品质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种画素阵列基板，其特征在于，包括：
基板；
多条第一扫描线；
多条第二扫描线，所述第一扫描线与所述第二扫描线交替排列，且在同一图框时间中，所述第一扫描线被致能的时间长度不同于所述第二扫描线被致能的时间长度；
多条数据线，相交于所述第一扫描线与所述第二扫描线；以及
多个画素结构，配置于所述基板上且呈阵列排列，各所述画素结构包括：
第一有源组件，由对应的其中一条所述第一扫描线控制；
第二有源组件，由对应的其中一条所述第二扫描线控制；
画素电极，连接至所述第二有源组件，而所述第一有源组件连接至其中一条数据线，其中相邻的所述第一扫描线与所述第二扫描线的间距为所述画素结构的间距的三分之一至二分之一；
垫底电极，配置于所述基板上，电性连接于所述画素电极，所述垫底电极包括第一垫底电极与第二垫底电极，其中所述第一垫底电极于所述基板上的正投影不重叠于所述第二垫底电极于所述基板上的正投影，且所述第一垫底电极与所述第二垫底电极之间配置有对应的一条所述第二扫描线；以及
共同电极，设置于所述基板上且位于所述垫底电极与所述画素电极之间。
2.根据权利要求1所述的画素阵列基板，其特征在于，所述画素阵列基板，还包括一栅极驱动电路，设置于所述基板上且包括多条栅极块信号线与多条栅极选择信号线，其中每连续N条所述第一扫描线划分成第一扫描线组，各所述第一扫描线组连接到同一条栅极块信号线，每连续N条所述第二扫描线依序连接N条栅极选择信号线，N为正整数，且每一条所述栅极块信号线被致能的时间长度中，所述N条栅极选择信号线依序被致能。
3.根据权利要求1所述的画素阵列基板，其特征在于，所述共同电极包括第一共同电极与第二共同电极，所述第一共同电极于所述基板上的正投影重叠于所述第一垫底电极于所述基板上的正投影，且所述第二共同电极于所述基板上的正投影重叠于所述第二垫底电极于所述基板上的正投影。
4.根据权利要求1所述的画素阵列基板，其特征在于，各所述画素结构还包括：
栅绝缘层，覆盖所述第一有源组件的栅极、所述第二有源组件的栅极与所述垫底电极，所述栅绝缘层具有暴露出部分所述第一垫底电极的第一栅绝缘层开口与暴露出部分所述第二垫底电极的第二栅绝缘层开口；以及
连接电极，配置于所述栅绝缘层上，电性连接所述第二有源组件的漏极，且所述连接电极通过所述第一栅绝缘层开口连接所述第一垫底电极，并通过所述第二栅绝缘层开口连接所述第二垫底电极。
5.根据权利要求4所述的画素阵列基板，其特征在于，各所述画素结构还包括：
保护层，覆盖所述第一有源组件与所述第二有源组件，并具有保护层开口，其中所述画素电极通过所述保护层开口电性连接所述连接电极。
6.根据权利要求5所述的画素阵列基板，其特征在于，所述保护层具有第一保护层开口与第二保护层开口，所述第一保护层开口位于所述第一栅绝缘层开口上方而所述第二保护层开口位于所述第二栅绝缘层开口上方。
7.根据权利要求4所述的画素阵列基板，其特征在于，所述连接电极与所述第二有源组件的所述漏极为一体成形。
8.根据权利要求4所述的画素阵列基板，其特征在于，各所述画素结构所对应连接的一条所述第二扫描线位于所述第一栅绝缘层开口与所述第二栅绝缘层开口之间。
9.一种显示装置，其特征在于，所述显示装置包括如权利要求1至8中任一项所述的画素阵列基板以及配置于所述画素阵列基板上的显示介质。
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