KR20180003161A

KR20180003161A - 액정 표시 장치

Info

Publication number: KR20180003161A
Application number: KR1020160082645A
Authority: KR
Inventors: 유덕근
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2018-01-09
Also published as: KR102513831B1

Abstract

본 발명의 일 실시예에 따르면, 복수의 화소의 개수의 1/2의 개수로 구비된 복수의 데이터 배선, 및 상기 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 구비되는 복수의 공통 전압 배선을 포함한 액정 표시 장치가 제공된다.

Description

액정 표시 장치{Liquid Crystal Display Device}

본 발명은 액정 표시 장치에 관한 것으로서, 보다 구체적으로는 DRD(Double Rate Driving) 방식으로 구동되는 액정 표시 장치에 관한 것이다.

액정 표시 장치는 컬러 필터가 구비되어 있는 상부 기판, 스위칭 소자와 화소 전극이 구비되어 있는 하부 기판, 및 상기 상부 기판과 상기 하부 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.

상기 액정 표시 장치는 상기 스위칭 소자에 게이트 신호를 인가하기 위해서 상기 스위칭 소자와 연결되어 있는 게이트 배선, 상기 스위칭 소자에 데이터 신호를 인가하기 위해서 상기 스위칭 소자와 연결되어 있는 데이터 배선, 상기 게이트 배선을 구동하기 위해서 상기 게이트 배선과 전기적으로 연결되어 있는 게이트 구동부, 및 상기 데이터 배선을 구동하기 위해서 상기 데이터 배선과 전기적으로 연결되어 있는 데이터 구동부를 포함하여 이루어진다.

이러한 액정 표시 장치의 경우 대형화 및 고해상도 될수록 상기 게이트 구동부와 상기 데이터 구동부를 이루는 집적 회로(IC)의 개수가 증가 된다.

그런데, 상기 데이터 구동부는 다른 소자에 비하여 상대적으로 고가이기 때문에, 액정 표시 장치의 생산 단가를 줄이기 위해서 상기 데이터 구동부를 이루는 집적 회로(IC)의 개수를 줄이는 방안에 대해서 연구되었고 그 결과 DRD 방식으로 구동되는 액정 표시 장치가 제안되었다.

상기 DRD 방식으로 구동되는 액정 표시 장치는 기존의 일반적인 액정 표시 장치와 비교하여 게이트 배선의 개수는 2배로 늘리는 대신에 데이터 배선의 개수는 1/2로 줄임으로써 데이터 구동부를 이루는 집적 회로의 개수를 1/2로 줄일 수 있도록 한 것이다.

이하, 도면을 참조로 종래의 DRD 방식의 액정 표시 장치에 대해서 설명하기로 한다.

도 1은 종래의 액정 표시 장치의 개략적인 평면도로서, 이는 스위칭 소자와 화소 전극이 구비되어 있는 하부 기판을 개략적으로 도시한 것이다.

도 1에서 알 수 있듯이, 종래의 액정 표시 장치는, 가로 방향으로 배열된 복수의 게이트 배선(G1, G2, G3, G4), 세로 방향으로 배열된 복수의 데이터 배선(D1, D2), 상기 게이트 배선(G1, G2, G3, G4)과 상기 데이터 배선(D1, D2)이 교차하는 영역에 구비된 박막 트랜지스터(T), 및 상기 박막 트랜지스터(T)에 의해 구동되는 화소(P)를 포함하여 이루어진다.

종래의 액정 표시 장치의 경우에 있어서, 하나의 수평 라인에 배열된 복수의 화소(P)들은 두 개의 게이트 배선(G1과 G2, 또는 G3와 G4) 및 복수의 화소(P)들의 개수의 1/2에 해당하는 개수의 데이터 배선(D1, D2)을 이용하여 구동된다. 예로서, 하나의 수평 라인에 배열된 4개의 화소(P)들은 두 개의 게이트 배선(G1과 G2, 또는 G3와 G4) 및 두 개의 데이터 배선(D1, D2)을 이용하여 구동될 수 있다.

이와 같은 DRD 방식의 액정 표시 장치는 복수의 화소(P)들의 개수의 1/2에 해당하는 개수의 데이터 배선(D1, D2)이 요구되므로 데이터 구동부를 이루는 집적 회로의 개수를 1/2로 줄일 수 있어 생산 단가를 낮출 수 있는 장점이 있다.

그러나, 종래의 DRD 방식의 액정 표시 장치의 경우 하나의 데이터 배선(D1, D2)을 중심으로 좌측과 우측에 각각 화소(P)가 형성되기 때문에, 화소(P)와 화소(P) 사이의 경계에서 데이터 배선(D1, D2)이 형성된 영역과 데이터 배선(D1, D2)이 형성되지 않은 영역이 반복된다. 예를 들어, 하나의 데이터 배선(D1)을 중심으로 좌측과 우측에 각각 배치된 화소(P)들 사이의 경계에는 상기 하나의 데이터 배선(D1)이 형성되어 있지만, 하나의 데이터 배선(D1)의 우측에 배치된 화소(P)와 다른 하나의 데이터 배선(D2)의 좌측에 배치된 화소(P) 사이의 경계에는 데이터 배선(D1, D2)이 형성되어 있지 않다.

따라서, 종래의 DRD 액정 표시 장치의 경우 데이터 배선(D1, D2)이 형성되지 않은 화소(P)와 화소(P) 사이의 경계에서 빛샘이 발생하여 화상 품질이 떨어지는 단점이 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 데이터 배선이 형성되지 않은 화소와 화소 사이의 경계에서 빛샘 발생을 방지할 수 있는 액정 표시 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명의 일 실시예에 따르면, 복수의 화소의 개수의 1/2의 개수로 구비된 복수의 데이터 배선, 및 상기 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 구비되는 복수의 공통 전압 배선을 포함한 액정 표시 장치가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 복수의 게이트 배선과 오버랩되지 않도록 구비된다.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.

본 발명의 일 실시예에 따르면, 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 복수의 공통 전압 배선이 배열되어 있기 때문에, 종래와 같이 화소와 화소 사이에 배선이 없어서 빛샘이 발생하는 문제가 해소될 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 게이트 배선과 복수의 공통 전압 배선이 서로 오버랩되지 않도록 구성되기 때문에, 복수의 게이트 배선과 복수의 공통 전압 배선 사이에 불필요한 커패시턴스가 발생하지 않는다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 복수의 데이터 배선의 배열 방향과 동일한 상기 제2 방향으로 배열되며 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 구비된 제1 라인을 포함함으로써, 상기 제1 라인에 의해 빛샘이 방지될 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 복수의 데이터 배선의 배열 방향과 동일한 상기 제2 방향으로 배열되며 복수의 데이터 배선이 배열된 화소들 사이의 경계에 구비된 제2 라인을 포함함으로써, 상기 제2 라인에 의해서 공통 전압이 안정되고 데이터 배선과 화소 전극 사이의 전계를 차폐시킬 수 있다.

본 발명의 다른 실시예에 따르면, 상기 제2 라인이 복수의 데이터 배선과 오버랩되지 않도록 형성됨으로써, 상기 제2 라인과 상기 데이터 배선 사이에 불필요한 커패시턴스가 발생하지 않는다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 복수의 게이트 배선과 마주하면서 화소의 외곽영역으로 돌출되는 커패시터 전극부를 구비함으로써, 상기 커패시터 전극부로 인해서 화소 영역이 줄어들지 않게 되어 개구율이 저하되지 않는다.

본 발명의 다른 실시예에 따르면, 복수의 게이트 배선이 곧은 직선이 아니라 굴곡된 직선으로 이루어져 공통 전압 배선의 커패시터 전극부의 공간이 확보될 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 제1 라인과 제3 라인이 교차하는 영역에 제1 콘택 영역을 구비함으로써, 제2 콘택홀 과의 간섭을 방지하면서 공통 전극과 원활히 콘택될 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전압 배선이 화소 내의 복수의 공통 전극과 콘택홀을 통해 연결되어 있어, 화소 전극과 공통 전극 사이에서 액정 구동을 위한 전계를 형성할 수 있다.

본 발명의 다른 실시예에 따르면, 복수의 공통 전극들이 브릿지 전극에 의해 서로 전기적으로 연결되어 있기 때문에, 복수의 화소 전체에서 공통 전압이 안정적으로 인가될 수 있다.

본 발명의 다른 실시예에 따르면, 브릿지 전극과 게이트 배선 사이에 게이트 절연막, 패시베이션층, 및 평탄화층과 같은 두꺼운 두께의 절연층이 구비되어 있기 때문에, 브릿지 전극과 게이트 배선 사이의 커패시턴스로 인한 문제가 거의 없다.

도 1은 종래의 액정 표시 장치의 개략적인 평면도이다
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 액정 표시 장치의 개략도이다.
도 3은 본 발명의 다른 실시예에 따른 액정 표시 장치의 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 게이트 배선과 공통 전압 배선을 보여주는 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 데이터 배선을 보여주는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 화소 전극과 공통 전극을 보여주는 평면도이다.
도 7은 도 3에서 점선으로 표시된 영역의 확대도이다.
도 8은 도 7의 A-B라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 9는 도 7의 C-D라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 10은 도 7의 E-F라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 액정 표시 장치의 개략도로서, 도 2a는 다양한 배선들이 구비되어 있는 하부 기판을 개략적으로 도시한 것이고, 도 2b는 도 2a의 A영역의 개략적인 단면도이다.

도 2a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정 표시 장치는, 가로 방향으로 배열된 복수의 게이트 배선(G1, G2, G3, G4, G5), 세로 방향으로 배열된 복수의 데이터 배선(D1, D2)과 복수의 공통 전압 배선(Vcom), 상기 게이트 배선(G1, G2, G3, G4, G5)과 상기 데이터 배선(D1, D2)이 교차하는 영역에 구비된 박막 트랜지스터(T), 및 상기 박막 트랜지스터(T)에 연결되어 있는 화소 전극(PE)을 포함하여 이루어진다.

상기 복수의 게이트 배선(G1, G2, G3, G4, G5)은 제1 게이트 배선(G1), 제2 게이트 배선(G2), 제3 게이트 배선(G3), 제4 게이트 배선(G4), 및 제5 게이트 배선(G5)을 포함하여 이루어진다. 상기 제1 게이트 배선(G1)과 상기 제2 게이트 배선(G2)의 사이 영역 및 상기 제3 게이트 배선(G3)과 상기 제4 게이트 배선(G4)의 사이 영역에 화상을 표시하기 위한 화소(P)가 마련되고, 상기 제2 게이트 배선(G2)과 상기 제3 게이트 배선(G3)의 사이 영역 및 상기 제4 게이트 배선(G4)과 상기 제5 게이트 배선(G5)의 사이 영역에는 화소가 마련되지 않는다. 따라서, 상기 제1 게이트 배선(G1)과 상기 제2 게이트 배선(G2) 사이의 간격은 상기 제2 게이트 배선(G2)과 상기 제3 게이트 배선(G3) 사이의 간격보다 크다. 유사하게, 상기 제3 게이트 배선(G3)과 상기 제4 게이트 배선(G4) 사이의 간격은 상기 제4 게이트 배선(G4)과 상기 제5 게이트 배선(G5) 사이의 간격보다 크다. 상기 제1 게이트 배선(G1)과 상기 제2 게이트 배선(G2) 사이의 간격은 상기 제3 게이트 배선(G3)과 상기 제4 게이트 배선(G4) 사이의 간격과 같고, 상기 제2 게이트 배선(G2)과 상기 제3 게이트 배선(G3) 사이의 간격은 상기 제4 게이트 배선(G4)과 상기 제5 게이트 배선(G5) 사이의 간격과 같다.

상기 복수의 데이터 배선(D1, D2)은 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 교차하도록 배열된 제1 데이터 배선(D1) 및 제2 데이터 배선(D2)을 포함하여 이루어진다. 도시한 바와 같이, 상기 복수의 데이터 배선(D1, D2)이 굽어진(bent) 직선으로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.

상기 제1 데이터 배선(D1) 및 제2 데이터 배선(D2) 각각을 중심으로 그 일측과 타측, 예로서 좌측과 우측에 각각 화소(P)가 마련될 수 있다. 예로서, 상기 제1 데이터 배선(D1)의 좌측의 경우에는 상기 제1 데이터 배선(D1)과 상기 제2 게이트 배선(G2)에 의해 구동되는 박막 트랜지스터(T)와 화소 전극(PE)을 포함하는 화소(P) 및 상기 제1 데이터 배선(D1)과 상기 제4 게이트 배선(G4)에 의해 구동되는 박막 트랜지스터(T)와 화소 전극(PE)을 포함하는 화소(P)가 구비되어 있다. 또한, 상기 제1 데이터 배선(D1)의 우측의 경우에는 상기 제1 데이터 배선(D1)과 상기 제1 게이트 배선(G1)에 의해 구동되는 박막 트랜지스터(T)와 화소 전극(PE)을 포함하는 화소(P) 및 상기 제1 데이터 배선(D1)과 상기 제3 게이트 배선(G3)에 의해 구동되는 박막 트랜지스터(T)와 화소 전극(PE)을 포함하는 화소(P)가 구비될 수 있다.

상기 박막 트랜지스터(T)와 화소 전극(PE)은 개별 화소(P) 내에 구비된다.

상기 박막 트랜지스터(T)는 지그재그 구조를 이루면서 개별 화소(P) 별로 그 위치가 교대로 변경될 수 있다. 예로서, 상기 박막 트랜지스터(T)는 상기 제1 데이터 배선(D1)의 위쪽에서 아래쪽 방향으로 갈수록 상기 제1 데이터 배선(D1)을 중심으로 우측과 좌측으로 그 위치가 교대로 변경될 수 있다. 따라서, 홀수 번째 열(column)의 화소(P)들에서는 상기 박막 트랜지스터(T)가 우측 아래쪽에 위치하고, 짝수 번째 열의 화소(P)들에서는 상기 박막 트랜지스터(T)가 좌측 위쪽에 위치할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 홀수 번째 열(column)의 화소(P)들에서는 상기 박막 트랜지스터(T)가 우측 위쪽에 위치하고, 짝수 번째 열의 화소(P)들에서는 상기 박막 트랜지스터(T)가 좌측 아래쪽에 위치할 수 있다.

상기 화소 전극(PE)은 상기 박막 트랜지스터(T)와 연결되어 있으며 핑거(finger) 구조로 이루어질 수 있다. 상기 박막 트랜지스터(T)가 지그재그 구조로 이루어짐에 따라 상기 화소 전극(PE)도 개별 화소(P) 별로 그 구조가 교대로 변경될 수 있다. 예로서, 홀수 번째 열의 화소(P)들에서는 상기 화소 전극(PE)의 핑거가 위쪽 방향으로 연장되고, 짝수 번째 열의 수평 라인의 화소(P)들에서는 상기 화소 전극(PE)의 핑거가 아래쪽 방향으로 연장될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 홀수 번째 열의 화소(P)들에서는 상기 화소 전극(PE)의 핑거가 아래쪽 방향으로 연장되고, 짝수 번째 열의 수평 라인의 화소(P)들에서는 상기 화소 전극(PE)의 핑거가 위쪽 방향으로 연장될 수 있다.

이와 같이, 본 발명의 일 실시예에 따르면, 하나의 수평 라인에 배열된 복수의 화소(P)들이 두 개의 게이트 배선(G1과 G2, 또는 G3와 G4) 및 복수의 화소(P)들의 개수의 1/2에 해당하는 개수의 데이터 배선(D1, D2)을 이용한 DRD 방식으로 구동될 수 있다. 따라서, 본 발명에 따른 액정 표시 장치는 복수의 화소(P)들의 개수의 1/2에 해당하는 개수의 데이터 배선(D1, D2)이 요구되므로 데이터 구동부를 이루는 집적 회로의 개수를 1/2로 줄일 수 있어 생산 단가를 낮출 수 있다.

상기 복수의 공통 전압 배선(Vcom)은 상기 복수의 데이터 배선(D1, D2)과 평행하게 배열되며, 특히 상기 복수의 데이터 배선(D1, D2) 사이에 배열된다. 즉, 상기 복수의 공통 전압 배선(Vcom)은 상기 제1 데이터 배선(D1)의 일측과 타측, 예로서 좌측과 우측에 배열되고, 상기 제2 데이터 배선(D2)의 일측과 타측, 예로서 좌측과 우측에 배열된다. 따라서, 상기 복수의 공통 전압 배선(Vcom)과 상기 복수의 데이터 배선(D1, D2)은 서로 교대로 반복 배열된다.

특히, 상기 복수의 공통 전압 배선(Vcom)은 상기 복수의 데이터 배선(D1, D2)이 배열되지 않은 화소(P)들 사이의 경계에 배열된다. 예로서, 상기 복수의 공통 전압 배선(Vcom)은 상기 제1 데이터 배선(D1)의 우측에 위치한 화소(P)와 상기 제2 데이터 배선(D2)의 좌측에 위치한 화소(P) 사이의 경계 영역에 배열된다.

이와 같이, 본 발명의 일 실시예에 따르면, 화소(P)와 화소(P) 사이의 경계에 데이터 배선(D1, D2) 또는 공통 전압 배선(Vcom)이 배열되어 있기 때문에, 종래와 같이 화소(P)와 화소(P) 사이에 배선이 없어서 빛샘이 발생하는 문제가 해소될 수 있다.

그러나, 본 발명의 일 실시예의 액정 표시 장치에 따르면, 상기 복수의 공통 전압 배선(Vcom)이 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 교차하기 때문에, 상기 복수의 공통 전압 배선(Vcom)과 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)이 교차하는 영역에서 불필요한 커패시턴스(Capacitance)가 발생하여 게이트 RC 지연의 문제가 발생할 수 있다.

도 2b를 참조하면, 제1 기판(100) 상에 제1 게이트 배선(G1)이 형성되고, 상기 제1 게이트 배선(G1) 상에 게이트 절연막(110)이 형성되고, 상기 게이트 절연막(110) 상에 공통 전압 배선(Vcom)이 형성되어 있다. 이와 같이, 상기 제1 게이트 배선(G1)이 비교적 얇은 두께를 가지는 상기 게이트 절연막(110)을 사이에 두고 상기 공통 전압 배선(Vcom)과 오버랩되어 있기 때문에, 상기 제1 게이트 배선(G1)과 상기 공통 전압 배선(Vcom) 사이에 불필요한 커패시턴스(Capacitance)가 발생할 수 있다.

이하에서는, 상기 복수의 공통 전압 배선(Vcom)과 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)이 교차하는 영역에서 불필요한 커패시턴스(Capacitance)가 발생하는 문제를 해소할 수 있는 본 발명의 다른 실시예에 따른 액정 표시 장치에 대해서 설명하기로 한다.

도 3은 본 발명의 다른 실시예에 따른 액정 표시 장치의 평면도로서, 이는 다양한 배선들이 구비되어 있는 하부 기판의 평면도이다. 도 3에 포함된 개별 구성들의 구조를 명확하게 보여주기 위해서 도 4 내지 도 6가 추가되었다. 도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 게이트 배선과 공통 전압 배선을 보여주는 평면도이고, 도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 데이터 배선을 보여주는 평면도이고, 도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치에 포함된 화소 전극과 공통 전극을 보여주는 평면도이다.

이하에서는 도 3 내지 도 6을 참조하며, 본 발명의 다른 실시예에 따른 액정 표시 장치의 평면 구조에 대해서 설명하기로 한다. 전술한 실시예와 동일한 구성에 대해서는 반복 설명을 생략하기로 한다.

도 3에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 액정 표시 장치는, 복수의 게이트 배선(G1, G2, G3, G4, G5), 복수의 데이터 배선(D1, D2), 복수의 공통 전압 배선(Vcom), 복수의 박막 트랜지스터(T), 복수의 화소 전극(PE), 및 복수의 공통 전극(CE)을 포함하여 이루어진다.

도 3 및 도 4를 참조하면, 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)은 화소(P)와 화소(P) 사이에서 제1 방향, 예로서 가로 방향으로 배열되어 있고, 상기 복수의 공통 전압 배선(Vcom)은 개별 화소(P)를 둘러싸면서 상기 제1 방향으로 연장되어 있다.

상기 복수의 게이트 배선(G1, G2, G3, G4, G5)은 각각의 화소(P)별로 박막 트랜지스터(T)의 게이트로 기능하기 위한 게이트 전극(GE)을 구비하고 있다. 상기 게이트 전극(GE)은 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)에서 상대적으로 배선 폭이 넓은 영역에 해당한다. 최적의 설계를 위해서 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)은 곧은 직선이 아니라 굴곡된 직선으로 이루어지며, 이에 따라 후술하는 공통 전압 배선(Vcom)의 커패시터 전극부(Cap)의 공간이 확보될 수 있다.

상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 상기 복수의 공통 전압 배선(Vcom)은 서로 동일한 층에서 서로 동일한 물질로 이루어진다. 따라서, 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 상기 복수의 공통 전압 배선(Vcom)은 서로 오버랩되지 않도록 구성된다. 서로 동일한 층에 형성되는 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 상기 복수의 공통 전압 배선(Vcom)이 서로 오버랩되면 쇼트(short)가 발생하기 때문이다.

상기 복수의 공통 전압 배선(Vcom) 각각은 상기 제1 방향으로 하나의 라인을 이루면서 배열된 복수의 화소(P)들을 따라 연장되며, 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 오버랩되지 않도록 하기 위해서 상기 복수의 공통 전압 배선(Vcom) 각각은 서로 이격되어 있다.

이와 같이 본 발명의 다른 실시예에 따르면, 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 상기 복수의 공통 전압 배선(Vcom)이 서로 오버랩되지 않도록 구성되기 때문에, 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 상기 복수의 공통 전압 배선(Vcom) 사이에 불필요한 커패시턴스가 발생하지 않는다.

상기 복수의 공통 전압 배선(Vcom)은 복수의 화소(P)들을 둘러싸는 형태로 이루어진다. 구체적으로, 상기 복수의 공통 전압 배선(Vcom)은 제1 라인(L1), 제2 라인(L2), 및 제3 라인(3L)을 포함하여 이루어진다.

상기 제1 라인(L1)은 상기 복수의 데이터 배선(D1, D2)의 배열 방향과 동일한 상기 제2 방향으로 배열되며, 상기 복수의 데이터 배선(D1, D2)이 배열되지 않은 화소(P)들 사이의 경계에 구비된다. 상기 제1 라인(L1)은 빛샘 방지 역할을 한다.

상기 제2 라인(L2)은 상기 복수의 데이터 배선(D1, D2)의 배열 방향과 동일한 상기 제2 방향으로 배열되며, 상기 복수의 데이터 배선(D1, D2)이 배열된 화소(P)들 사이의 경계에 구비된다. 이와 같은 제2 라인(L2)은 공통 전압(Vcom)을 안정화시키는 기능을 함과 더불어 복수의 데이터 배선(D1, D2)과 복수의 화소 전극(PE) 사이의 전계를 차폐시키는 역할을 한다. 상기 제2 라인(L2)은 상기 복수의 데이터 배선(D1, D2)의 좌우에 배치되며 상기 복수의 데이터 배선(D1, D2)과 오버랩되지 않도록 형성된다. 만약, 상기 제2 라인(L2)이 상기 복수의 데이터 배선(D1, D2)과 오버랩되면 양자 사이에서 불필요한 커패시턴스가 발생할 수 있기 때문이다.

상기 제3 라인(L3)은 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)의 배열 방향과 동일한 상기 제1 방향으로 배열되며, 상기 제1 라인(L1)과 상기 제2 라인(L2)을 연결한다.

상기 복수의 공통 전압 배선(Vcom) 각각은 개별 화소(P) 별로 상기 화소 전극(PE)과의 커패시턴스를 위해서 상대적으로 넓은 면적을 가지는 커패시터 전극부(Cap)를 구비한다. 상기 커패시터 전극부(Cap)는 상기 제3 라인(L3)에 구비되며 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)과 마주하면서 개별 화소(P)의 외곽영역으로 돌출되어 있으며, 그에 따라 상기 커패시터 전극부(Cap)로 인해서 화소(P) 영역이 줄어들지 않게 되어 개구율이 저하되지 않는다. 복수 개의 커패시터 전극부(Cap)는 복수의 박막 트랜지스터(T)와 마찬가지로 지그재그 구조로 배열되어 있다. 즉, 상기 커패시터 전극부(Cap)는 복수의 화소(P) 중 어느 하나의 화소(P)에서는 상측으로 돌출되고 상기 어느 하나의 화소(P)의 이웃 화소(P)에서는 하측으로 돌출되어 있으며, 이와 같은 상측으로의 돌출 구조와 하측으로의 돌출 구조가 반복된다.

상기 복수의 공통 전압 배선(Vcom) 각각은 제1 콘택홀(CH1)을 통해서 상기 복수의 공통 전극(CE)과의 전기적 연결된다. 상기 복수의 공통 전극(CE)과의 전기적 연결을 위해서 상기 복수의 공통 전압 배선(Vcom) 각각은 제1 콘택 영역(CA1)을 구비하고 있다. 상기 제1 콘택 영역(CA1)은 콘택의 용이성을 위해서 상대적으로 넓은 면적을 가지도록 구비된다. 상기 제1 콘택 영역(CA1)은 개별 화소(P1)별로 구비될 필요는 없다. 도면에는 2개 화소(P) 별로 상기 제1 콘택 영역(CA1)이 구비된 모습이 도시되어 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 콘택 영역(CA1)은 상기 제1 라인(L1)과 상기 제3 라인(L3)이 교차하는 영역에 구비되는 것이, 후술하는 제2 콘택홀(CH2) 과의 간섭을 방지할 수 있어 바람직하다.

도 3 및 도 5를 참조하면, 상기 복수의 데이터 배선(D1, D2)은 상기 제1 방향과 수직 방향, 예로서 세로 방향으로 배열되어 있다. 제1 데이터 배선(D1)의 좌측과 우측에 각각 화소(P)가 배치되고, 제2 데이터 배선(D2)의 좌측과 우측에 각각 화소(P)가 배치된다. 상기 제1 데이터 배선(D1)의 우측에 배치되는 화소(P)와 상기 제2 데이터 배선(D2)의 좌측에 배치되는 화소(P) 사이에는 전술한 공통 전압 배선(Vcom)이 배열된다.

상기 복수의 데이터 배선(D1, D2) 각각에는 화소(P)를 구동하기 위한 박막 트랜지스터(T)의 소스 전극(SE)이 연결되어 있다. 또한, 상기 소스 전극(SE)과 마주하면서 박막 트랜지스터(T)의 드레인 전극(DE)이 형성되어 있다. 상기 드레인 전극(DE)은 제2 콘택홀(CH2)을 통해서 상기 화소 전극(PE)과 전기적으로 연결된다. 이를 위해서, 상기 드레인 전극(DE)에는 상대적으로 넓은 면적을 가지는 제2 콘택 영역(CA2)이 구비되어 있다.

상기 복수의 데이터 배선(D1, D2), 소스 전극(SE), 및 드레인 전극(DE)은 서로 동일한 물질로 동일한 층에 형성되어 있다. 또한, 상기 복수의 데이터 배선(D1, D2), 소스 전극(SE), 및 드레인 전극(DE)은 전술한 복수의 게이트 배선(G1, G2, G3, G4, G5) 및 복수의 공통 전압 배선(Vcom)이 형성된 층보다 위쪽 층에 형성되어 있다.

도 3 및 도 6을 참조하면, 개별 화소(P) 영역에 화소 전극(PE)과 공통 전극(CE)이 구비되어 있다.

상기 화소 전극(PE)은 상기 제2 콘택홀(CH2)을 통해서 박막 트랜지스터(T)의 드레인 전극(DE)과 전기적으로 연결되며, 이를 위해서 상기 화소 전극(PE)에는 제2 콘택 영역(CA2)이 구비되어 있다. 상기 화소 전극(PE)의 제2 콘택 영역(CA2)은 전술한 드레인 전극(DE)의 제2 콘택 영역(CA2)과 오버랩되며, 상기 제2 콘택홀(CH2)은 상기 제2 콘택 영역(CA2)과 오버랩된다. 복수의 화소 전극(PE) 각각은 개별 화소(P) 내에 형성되어 있으며 서로 전기적으로 절연되어 있다.

상기 화소 전극(PE)은 핑거 구조로 이루어지며, 상기 공통 전극(CE)은 상기 화소 전극(PE)의 핑거 구조와 교대로 배열되는 핑거 구조로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니다.

상기 공통 전극(CE)은 상기 화소 전극(PE)과 교대로 배열되어 양자 사이에서 액정 구동을 위한 전계를 형성한다. 상기 공통 전극(CE)은 화소(P) 내부뿐만 아니라 복수의 화소(P)들 사이의 경계 영역에도 형성된다. 이와 같은 공통 전극(CE)은 상기 가로 방향으로 하나의 라인을 이루면서 배열된 복수의 화소(P)들을 따라 상기 제1 방향으로 연장된다. 상기 복수의 공통 전극(CE) 각각은 상기 복수의 게이트 배선(G1, G2, G3, G4, G5)들을 사이에 두고 서로 이격되어 있다. 이와 같이 이격되어 있는 복수의 공통 전극(CE)들은 브릿지 전극(BE)에 의해 서로 전기적으로 연결되어 있다.

상기 복수의 공통 전극(CE)들은 제1 콘택홀(CH1)을 통해서 전술한 상기 복수의 공통 전압 배선(Vcom)과 전기적으로 연결되며, 이를 위해서 상기 복수의 공통 전극(CE)들에는 제1 콘택 영역(CA1)이 구비되어 있다. 상기 공통 전극(CE)의 제1 콘택 영역(CA1)은 전술한 공통 전압 배선(Vcom)의 제1 콘택 영역(CA1)과 오버랩되며, 상기 제1 콘택홀(CH1)은 상기 제1 콘택 영역(CA1)과 오버랩된다.

이와 같이 상기 복수의 공통 전압 배선(Vcom)은 상기 제1 콘택홀(CH1)을 통해서 상기 복수의 공통 전극(CE)들과 전기적으로 연결되고, 상기 복수의 공통 전극(CE)들은 상기 브릿지 전극(BE)에 의해서 서로 전기적으로 연결되어 있다. 따라서, 상기 복수의 공통 전압 배선(Vcom)을 통해 인가되는 공통 전압이 상기 화소(P) 별로 구비된 공통 전극(CE) 각각에 전달될 수 있다.

상기 화소 전극(PE), 상기 공통 전극(CE), 및 상기 브릿지 전극(BE)은 서로 동일한 물질로 서로 동일한 층에 형성된다. 상기 화소 전극(PE), 상기 공통 전극(CE), 및 상기 브릿지 전극(BE)은 전술한 데이터 배선(D1, D2), 소스 전극(SE), 및 드레인 전극(DE)이 형성된 층보다 위쪽 층에 형성되어 있다.

이하에서는 도 7 내지 도 10을 참조하여 본 발명의 다른 실시예에 대해서 보다 상세하게 설명하기로 한다.

도 7은 도 3에서 점선으로 표시된 영역의 확대도이다.

도 7에서 알 수 있듯이, 제2 게이트 배선(G2)과 제3 게이트 배선(G3)이 가로 방향으로 배열되고, 제1 데이터 배선(D1)과 제2 데이터 배선(D2)이 세로 방향으로 배열되면서 상기 제2 게이트 배선(G2) 및 제3 게이트 배선(G3)과 교차한다.

공통 전압 배선(Vcom)은 상기 제1 데이터 배선(D1)과 상기 제2 데이터 배선(D2)의 사이에서 세로 방향으로 배열되지만 상기 제2 게이트 배선(G2) 및 제3 게이트 배선(G3)과 교차하지 않는다. 따라서, 상기 제2 및 제3 게이트 배선(G2, G3)과 상기 공통 전압 배선(Vcom) 사이에 불필요한 커패시턴스가 발생하지 않는다.

개별 화소(P)에는 박막 트랜지스터(T)의 드레인 전극(DE)과 제2 콘택홀(CH2)을 통해 연결되는 화소 전극(PE) 및 상기 공통 전압 배선(Vcom)과 제1 콘택홀(CH1)을 통해 연결되는 공통 전극(CE)이 구비되어 있다.

복수의 공통 전극(CE)들은 브릿지 전극(BE)에 의해 서로 전기적으로 연결되어 있다. 상기 브릿지 전극(BE)은 상기 제2 게이트 배선(G2)의 위쪽에 배열된 공통 전극(CE)과 상기 제3 게이트 배선(G3)의 아래쪽에 배열된 공통 전극(CE) 사이를 연결해야 하기 때문에, 상기 브릿지 전극(BE)의 일 부분은 상기 제2 게이트 배선(G2) 및 상기 제3 게이트 배선(G3)과 교차한다.

비록 상기 브릿지 전극(BE)이 상기 제2 게이트 배선(G2) 및 상기 제3 게이트 배선(G3)과 교차하기 때문에 그 교차 영역에서 커패시턴스가 발생할 수 있지만, 상기 제2 게이트 배선(G2) 및 상기 제3 게이트 배선(G3)은 맨 아래쪽의 층에 위치하고 상기 브릿지 전극(BE)은 거의 맨 위쪽의 층에 위치하기 때문에, 양자 사이에는 두꺼운 두께의 절연층이 형성되어 있고, 따라서 양자 사이에서 발생하는 커패시턴스는 매우 적어서 큰 문제가 되지 않는데, 이에 대해서는 후술하는 도 10을 참조하면 용이하게 이해할 수 있다.

도 8은 도 7의 A-B라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다. 즉, 도 8은 제1 데이터 배선(D1)이 형성된 영역의 단면도이다.

도 8에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 기판(100), 제2 기판(200), 및 액정층(300)을 포함하여 이루어진다.

상기 제1 기판(100) 상에는 공통 전압 배선(Vcom)이 형성되어 있고, 상기 공통 전압 배선(Vcom) 상에는 게이트 절연막(110)이 형성되어 있고, 상기 게이트 절연막(110) 상에는 반도체층(120)과 제1 데이터 배선(D1)이 차례로 형성되어 있다.

상기 반도체층(120)은 박막 트랜지스터의 액티브층과 동일한 재료로 이루어진다. 일반적으로 박막 트랜지스터를 형성할 때 액티브층과 소스/드레인 전극을 하프톤 마스크와 같이 하나의 마스크 공정으로 형성하게 되면, 공정 특성상 도시된 바와 같이 제1 데이터 배선(D1)의 아래에 반도체층(120)이 형성된다. 다만, 본 발명이 반드시 하나의 마스크 공정으로 액티브층과 소스/드레인 전극을 형성하는 경우로 한정되는 것은 아니며, 그 경우에는 상기 제1 데이터 배선(D1)의 아래에 반도체층(120)이 형성되지 않을 수 있다.

상기 제1 데이터 배선(D1)은 상기 공통 전압 배선(Vcom)과 오버랩되지 않는다. 상기 공통 전압 배선(Vcom)은 전술한 도 4의 상대적으로 제2 라인(L2)에 해당한다.

상기 제1 데이터 배선(D1) 상에는 패시베이션층(130)이 형성되어 있고, 상기 패시베이션층(130) 상에는 컬러 필터층(140)이 형성되어 있고, 상기 컬러 필터층(140) 상에는 평탄화층(150)이 형성되어 있다. 도 8은 컬러 필터층(140)이 박막 트랜지스터 기판에 형성된 소위 COT(Color On TFT) 구조에 관한 것으로서, 본 발명이 반드시 COT구조로 한정되는 것은 아니며, 상기 컬러 필터층(140)은 상기 제2 기판(200) 상에 형성될 수도 있다.

상기 평탄화층(150) 상에는 공통 전극(CE)과 화소 전극(PE)이 형성되어 있어, 상기 공통 전극(CE)과 화소 전극(PE) 사이의 수평 전계에 의해서 상기 액정층(300)의 배열 방향이 조절된다. 이와 같이 본 발명은 상기 공통 전극(CE)과 상기 화소 전극(PE) 사이의 수평 전계에 의해 액정층(300)의 배열 방향이 조절되는 IPS(In-plane Switching) 모드로 구동될 수 있지만, 반드시 그에 한정되는 것은 아니고, FFS(Fringe Field Switching) 모드로 구동될 수도 있다. 또한, 상기 공통 전극(CE)과 화소 전극(PE)이 반드시 동일한 층에 형성되어야 하는 것은 아니며, 경우에 따라서 서로 상이한 층에 형성될 수도 있다. 예로서, 상기 공통 전극(CE) 상에 추가 절연층이 형성되고, 추가 절연층 상에 상기 화소 전극(PE)이 형성되는 것도 가능하다.

본 발명이 COT구조인 경우, 상기 제2 기판(200) 상에는 별도의 구성이 형성되지 않을 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 전술한 바와 같이, 본 발명이 COT구조가 아닌 경우, 상기 제2 기판(200) 상에는 블랙 매트릭스와 상기 컬러 필터층(140)이 형성될 수 있다.

상기 액정층(300)은 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 형성되어 상기 공통 전극(CE)과 상기 화소 전극(PE) 사이의 전계에 의해서 그 배열방향이 조절된다.

도 9는 도 7의 C-D라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다. 즉, 도 9는 제1 데이터 배선(D1)이 형성되지 않은 영역의 단면도이다.

도 9에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 기판(100), 제2 기판(200), 및 액정층(300)을 포함하여 이루어진다.

상기 제1 기판(100) 상에는 공통 전압 배선(Vcom)이 형성되어 있고, 상기 공통 전압 배선(Vcom) 상에는 게이트 절연막(110)이 형성되어 있고, 상기 게이트 절연막(110) 상에는 패시베이션층(130)이 형성되어 있고, 상기 패시베이션층(130) 상에는 컬러 필터층(140)이 형성되어 있고, 상기 컬러 필터층(140) 상에는 평탄화층(150)이 형성되어 있다.

상기 게이트 절연막(110), 상기 패시베이션층(130), 상기 컬러 필터층(140), 및 상기 평탄화층(150)에는 제1 콘택홀(CH1)이 구비되어 있어, 상기 제1 콘택홀(CH1)을 통해서 상기 공통 전압 배선(Vcom)이 노출되어 있다.

상기 평탄화층(150) 상에는 공통 전극(CE)과 화소 전극(PE)이 형성되어 있다. 상기 공통 전극(CE)은 상기 제1 콘택홀(CH1)을 통해서 상기 공통 전압 배선(Vcom)과 전기적으로 연결되어 있다.

도 10은 도 7의 E-F라인에 해당하는 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도로서, 편의상 제1 기판(100)의 구성만 도시하였다. 도 10은 브릿지 전극(BE)이 형성된 영역의 단면도이다.

도 10에서 알 수 있듯이, 제1 기판(100) 상에는 제2 게이트 배선(G2)이 형성되어 있고, 상기 제2 게이트 배선(G2) 상에는 게이트 절연막(110)이 형성되어 있고, 상기 게이트 절연막(110) 상에는 패시베이션층(130)이 형성되어 있고, 상기 패시베이션층(130) 상에는 컬러 필터층(140)이 형성되어 있고, 상기 컬러 필터층(140) 상에는 평탄화층(150)이 형성되어 있고, 상기 평탄화층(150) 상에는 브릿지 전극(BE)이 형성되어 있다.

상기 브릿지 전극(BE)은 상기 제2 게이트 배선(G2)과 오버랩되도록 형성되지만, 상기 브릿지 전극(BE)과 상기 제2 게이트 배선(G2) 사이에는 상기 게이트 절연막(110), 상기 패시베이션층(130), 상기 컬러 필터층(140) 및 상기 평탄화층(150)으로 이루어진 상당한 두께의 절연층이 구비되어 있어서 상기 브릿지 전극(BE)과 상기 제2 게이트 배선(G2) 사이의 커패시턴스로 인한 문제는 거의 없다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 제1 기판 G1, G2, G3, G4, G5: 게이트 배선
D1, D2: 데이터 배선 Vcom: 공통 전압 배선
PE: 화소 전극 CE: 공통 전극

Claims

복수의 화소를 구비하고 있는 제1 기판;
상기 제1 기판 상에서 제1 방향으로 배열되는 복수의 게이트 배선;
상기 제1 기판 상에서 상기 제1 방향과 상이한 제2 방향으로 배열되며, 상기 복수의 화소의 개수의 1/2의 개수로 구비된 복수의 데이터 배선; 및
상기 제1 기판 상에서 상기 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 구비되는 복수의 공통 전압 배선을 포함하고,
상기 복수의 공통 전압 배선은 상기 복수의 게이트 배선과 오버랩되지 않도록 구비되어 있는 액정 표시 장치.
제1항에 있어서,
상기 복수의 공통 전압 배선은, 상기 제2 방향으로 배열되며 상기 복수의 데이터 배선이 배열되지 않은 화소들 사이의 경계에 구비된 제1 라인, 상기 제2 방향으로 배열되어 상기 복수의 데이터 배선이 배열된 화소들 사이의 경계에 구비된 제2 라인, 및 상기 제1 방향으로 배열되며 상기 제1 라인과 상기 제2 라인을 연결하는 제3 라인을 포함하는 액정 표시 장치.
제2항에 있어서,
상기 제2 라인은 상기 복수의 데이터 배선과 오버랩되지 않도록 구비되어 있는 액정 표시 장치.
제2항에 있어서,
상기 제3 라인에는 커패시터 전극부가 구비되어 있고, 상기 커패시터 전극부는 상기 복수의 게이트 배선과 마주하면서 상기 복수의 화소의 외곽으로 돌출되어 있는 액정 표시 장치.
제4항에 있어서,
상기 커패시터 전극부는 복수의 화소 중 어느 하나의 화소에서는 상측으로 돌출되고 상기 어느 하나의 화소의 이웃 화소에서는 하측으로 돌출되어 있는 액정 표시 장치.
제4항에 있어서,
상기 복수의 게이트 배선은 상기 커패시터 전극부의 공간을 마련하면서 굴곡진 직선구조로 이루어진 액정 표시 장치.
제2항에 있어서,
상기 복수의 공통 전압 배선은 상기 제1 라인과 상기 제3 라인의 교차 영역에서 공통 전극과의 콘택을 위한 콘택 영역을 구비하고 있는 액정 표시 장치.
제1항에 있어서,
상기 복수의 화소별로 구비된 화소 전극; 및
상기 화소 전극과 함께 전계를 형성하는 복수의 공통 전극을 추가로 포함하고,
상기 복수의 공통 전극은 콘택홀을 통해서 상기 복수의 공통 전압 배선과 연결되어 있는 액정 표시 장치.
제8항에 있어서,
상기 복수의 공통 전극들을 연결하는 브릿지 전극을 추가로 포함하는 액정 표시 장치.
제9항에 있어서,
상기 브릿지 전극의 일 부분은 상기 복수의 게이트 배선 중에서 그들 사이에 상기 화소가 마련되어 있지 않은 두 개의 게이트 배선과 오버랩되고, 상기 브릿지 전극의 나머지 부분은 상기 두 개의 게이트 배선 사이에서 상기 두 개의 게이트 배선과 나란하게 배열되어 있는 액정 표시 장치.
제9항에 있어서,
상기 브릿지 전극은 상기 공통 전극과 동일한 층에 동일한 물질로 이루어지고, 상기 브릿지 전극과 상기 게이트 배선 사이에는 게이트 절연막, 패시베이션층, 및 평탄화층이 구비되어 있는 액정 표시 장치.