KR102363840B1 - 터치 표시 장치의 박막트랜지스터를 포함하는 기판 - Google Patents

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Abstract

본 발명은 터치 연결 전극이 산화되는 것을 방지할 수 있는 터치 표시 장치의 박막트랜지스터를 포함하는 기판에 관한 것으로, 본 발명에 따른 박막트랜지스터를 포함하는 기판은 터치 센싱 라인을 노출시키는 평탄화막의 측면을 덮는 무기 절연막이 평탄화막과 다른 재질로 이루어지며, 그 무기 절연막의 측면 상에 터치 연결 전극이 위치한다.

Description

터치 표시 장치의 박막트랜지스터를 포함하는 기판{SUBSTRATE INCLUDING THIN FILM TRANSISTOR FOR TOUCH DISPLAY}
본 발명은 터치 표시 장치의 박막트랜지스터를 포함하는 기판에 관한 것으로, 특히 터치 연결 전극이 산화되는 것을 방지할 수 있는 터치 표시 장치의 박막트랜지스터를 포함하는 기판에 관한 것이다.
이동 통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시장치(Flat Panel Display Device)에 대한 요구가 증대되고 있다. 평판 표시장치들 중에서 액정 표시장치는 양산 기술의 발전, 구동수단의 용이성, 저전력 소비, 고화질 및 대화면 구현의 장점으로 적용 분야가 확대되고 있다.
최근에는 액정 표시장치의 입력 장치로서 종래에 적용되었던 마우스나 키보드 등의 입력 장치를 대체하여 사용자가 손가락이나 펜을 이용하여 스크린에 직접 정보를 입력할 수 있는 터치 스크린이 적용되고 있다. 터치 스크린을 액정 표시 장치에 적용시, 박형화를 위해, 액정 패널의 박막트랜지스터를 포함하는 기판에 터치 스크린을 내장시키는 형태로 개발이 이루어지고 있다. 이 때, 박막트랜지스터를 포함하는 기판에 형성된 공통 전극을 터치 센싱 전극으로 활용하고, 각 화소들에 형성된 공통 전극을 연결하는 터치 센싱 라인을 별도로 형성하는 인-셀 터치(In-cell touch) 타입의 액정 표시장치가 개발되고 있다.
이러한 종래 인-셀 터치 타입의 액정 표시 장치는 터치 센싱 라인과 공통 전극을 연결하기 위한 터치 연결 전극을 구비한다. 이 때, 터치 연결 전극이 산소를 포함하는 절연막과 접촉하는 경우, 터치 연결 전극이 산화되어 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 터치 연결 전극이 산화되는 것을 방지할 수 있는 터치 표시 장치의 박막트랜지스터를 포함하는 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터를 포함하는 기판은 터치 센싱 라인을 노출시키는 평탄화막의 측면을 덮는 무기 절연막이 평탄화막과 다른 재질로 이루어지며, 그 무기 절연막의 측면 상에 터치 연결 전극이 위치한다.
본 발명에서는 제1 터치 컨택홀에 의해 노출되는 제1 평탄화막의 측면을 게이트 절연막 또는 제2 산화방지막이 덮도록 형성함으로써 제1 평탄화막에 포함된 산소에 의해 터치 연결 전극이 산화되는 것을 방지할 수 있어 신뢰성이 향상된다. 또한, 본 발명에서는 게이트 전극 및 게이트 하부 전극을 포함하는 게이트 패턴과, 제1 및 제2 터치 컨택홀을 가지는 제1 및 제2 산화방지막과 제1 평탄화막을 하프톤 마스크 또는 슬릿 마스크를 이용한 마스크 공정으로 동시에 형성한다. 이에 따라, 본 발명은 종래에 비해 마스크 공정수를 최소 1회 줄일 수 있으므로, 본 발명은 종래에 비해 비용을 저감할 수 있고 생산성을 향상시킬 수 있다.
도 1은 본 발명에 따른 터치형 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 터치형 표시 장치의 박막트랜지스터를 포함하는 기판의 제1 실시 예를 나타내는 단면도이다.
도 3은 도 2에 도시된 공통 전극과 화소 전극의 다른 형태를 나타내는 단면도이다.
도 4는 도 2에 도시된 제1 산화 방지막의 다른 형태를 나타내는 단면도이다.
도 5는 도 1에 도시된 터치형 표시 장치의 박막트랜지스터를 포함하는 기판의 제2 실시 예를 나타내는 단면도이다.
도 6은 도 5에 도시된 제1 산화 방지막의 다른 형태를 나타내는 단면도이다.
도 7은 도 2에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 터치 표시 장치를 나타내는 블럭도이다.
도 1에 도시된 터치 표시 장치는 데이터 드라이버(194), 게이트 드라이버(192), 터치 드라이버(196) 및 표시 패널을 구비한다.
데이터 드라이버(194)는 타이밍 컨트롤러(도시하지 않음)으로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러로부터의 디지털 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)으로 공급한다.
게이트 드라이버(192)는 타이밍 컨트롤러로부터의 게이트 제어 신호에 응답하여 표시 패널의 게이트 라인(GL)을 순차 구동한다. 게이트 드라이버(192)는 각 게이트 라인(GL)의 해당 스캔 기간마다 게이트 온 전압의 스캔 펄스를 공급하고, 다른 게이트 라인(GL)이 구동되는 나머지 기간에는 게이트 오프 전압을 공급한다. 이 게이트 드라이버(192)는 각 화소의 박막 트랜지스터(TFT) 제조 공정시 함께 형성되어 기판(101)의 일측 또는 양측의 비표시 영역에 형성된다.
터치 드라이버(196)는 표시 패널의 터치 센싱 라인(160)과 연결되어 터치 센싱 라인(160)으로부터 사용자의 터치 신호를 전달받는다. 터치 드라이버(196)는 사용자의 터치에 의해 변경되는 커패시턴스의 변화를 센싱하여 사용자의 터치 여부 및 터치 위치를 검출한다.
표시 패널은 다수의 화소들이 매트릭스 형태로 배열되어 영상을 표시한다. 이러한 표시 패널로 액정 패널이 이용되는 경우, 표시 패널은 컬러 필터를 포함하는 기판과, 박막 트랜지스터를 포함하는 기판과, 그 컬러 필터를 포함하는 기판 및 박막 트랜지스터를 포함하는 기판 사이의 액정층을 구비한다.
박막 트랜지스터를 포함하는 기판은 도 1 및 도 2에 도시된 바와 같이 게이트 라인(GL) 및 데이터 라인(DL)의 교차부에 형성되는 박막트랜지스터(TFT), 화소 전극(122), 공통 전극(136) 및 터치 센싱 라인(160)을 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(GL)의 스캔 신호에 응답하여 데이터 라인(DL)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 도 2에 도시된 바와 같이 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 액티브층(104)을 구비한다.
게이트 전극(106)은 제2 산화방지막(118) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 전극(106)은 Cu 및 MoTi가 적층된 구조로 형성된다.
이러한 게이트 전극(106)에는 게이트 라인(GL)과 접속된 게이트 패드(170)를 통해 게이트 신호가 공급된다.
게이트 패드(170)는 게이트 하부 전극(172), 게이트 중간 전극(174) 및 게이트 상부 전극(176)을 구비한다. 게이트 하부 전극(172)은 제2 산화 방지막(118) 상에 게이트 전극(106)과 동일 재질로 형성된다. 게이트 중간 전극(174)은 게이트 절연막(112)을 관통하는 제1 게이트 컨택홀(178a)을 통해 노출된 게이트 하부 전극(172)과 전기적으로 접속된다. 이 게이트 중간 전극(174)은 게이트 절연막(112) 상에서 소스 및 드레인 전극(108,110)과 동일 재질로 형성된다. 게이트 상부 전극(176)은 제1 보호막(126)을 관통하는 제2 게이트 컨택홀(178b) 및 제2 보호막(128)을 관통하는 제3 게이트 컨택홀(178c)을 통해 노출된 게이트 중간 전극(174)과 전기적으로 접속된다. 여기서, 제3 게이트 컨택홀(178c)의 선폭은 제2 게이트 컨택홀(178b)의 선폭보다 넓거나 같게 형성된다. 이 게이트 상부 전극(176)은 화소 전극(122)과 동일 재질인 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성된다.
액티브층(104)은 게이트 절연막(112) 상에서 백 채널 에치(Back Channel Etch; BCE) 구조로 형성되어 소스 및 드레인 전극(108,110) 사이의 채널을 형성한다. 이 액티브층(104)은 InZnO, InGaZnO, InSnZnO, HfZnInO, InGaO, ZnO, InAlZnO, ZnSnO 중 하나 이상의 산화물 반도체로 형성된다.
소스 전극(108)은 게이트 절연막(112) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 소스 전극(108)은 Cu 및 MoTi가 적층된 구조로 형성된다.
이러한 소스 전극(108)에는 데이터 라인(DL)과 접속된 데이터 패드(180)를 통해 게이트 신호가 공급된다.
데이터 패드(180)는 데이터 하부 전극(182) 및 데이터 상부 전극(186)을 구비한다. 데이터 하부 전극(182)은 게이트 절연막(112) 상에 소스 및 드레인 전극(108,110)과 동일 재질로 형성된다. 데이터 상부 전극(186)은 제1 보호막(126)을 관통하는 제1 데이터 컨택홀(188a) 및 제2 보호막(128)을 관통하는 제2 데이터 컨택홀(188b)을 통해 노출된 데이터 하부 전극(182)과 전기적으로 접속된다. 여기서, 제2 데이터 컨택홀(188b)의 선폭은 제1 데이터 컨택홀(188a)의 선폭보다 넓거나 같게 형성된다. 이 데이터 상부 전극(186)은 화소 전극(122)과 동일 재질인 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성된다.
드레인 전극(110)은 액티브층(104)의 채널을 사이에 두고 소스 전극(108)과 마주하며, 소스 전극(108)과 동일 재질로 형성된다. 이 드레인 전극(110)은 제1 보호막(126)을 관통하는 제1 화소 컨택홀(120a), 제2 평탄화막(138)을 관통하는 제2 화소 컨택홀(120b), 제2 보호막(128)을 관통하는 제3 화소 컨택홀(120c)을 통해 노출되어 화소 전극(122)과 접속된다.
화소 전극(122)은 게이트 라인(GL) 및 데이터 라인(DL)의 교차로 마련된 각 화소 영역의 제2 보호막(128) 상에 다수개의 슬릿(122s)을 가지도록 형성된다. 이 화소 전극(122)은 제1 내지 제3 화소 컨택홀(120a,120b,120c)을 통해 노출된 드레인 전극(110)과 전기적으로 접속된다.
공통 전극(136)은 제2 평탄화막(138) 상에 형성된다. 여기서, 공통 전극(136)은 제1 내지 제3 화소 컨택홀(120a,120b,120c)과 중첩되는 영역에서 제1 내지 제3 화소 컨택홀(120a,120b,120c) 보다 폭이 넓은 개구부(134)를 가진다. 이러한 공통 전극(136)은 각 화소 영역에서 제2 보호막(128)을 사이에 두고 화소 전극(122)과 중첩된다. 이에 따라, 화상을 표시하는 기간에 공통 전압이 공급된 공통 전극(136)은 화소 전압 신호가 공급되는 화소 전극(122)과 프린지 전계를 형성한다. 이 프린지 전계에 의해 박막 트랜지스터를 포함하는 기판과 컬러 필터를 포함하는 기판 사이에서 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
한편, 도 2에서는 화소 전극(122)이 제2 보호막(128) 상에 다수개의 슬릿(122s)을 가지도록 형성되고 공통 전극(136)이 제2 평탄화막(138) 상에 판 형태로 형성되는 구조를 예로 들어 설명하였지만, 이외에도 도 2에 도시된 바와 같이 화소 전극(122)이 제2 평탄화막(138) 상에 판 형태로 형성되고 공통 전극(136)이 제2 보호막(128) 상에 다수개의 슬릿(136s)을 가지도록 형성될 수도 있다.
또한, 공통 전극(136)은 화상을 표시하지 않는 비표시기간인 터치 센싱 기간에는 사용자의 터치 위치를 감지하는 센싱 전극의 역할을 한다. 이를 위해, 공통 전극(136)은 도 1에 도시된 바와 같이 기판(101) 상에 서로 소정 거리를 두고 이격되어 다수개 형성된다. 다수개의 공통 전극(136) 각각은 사용자의 터치 면적을 고려하여 적어도 하나 이상의 화소 영역에 대응되는 크기로 형성된다. 이러한 공통 전극(136)은 터치 연결 전극(168)을 통해 터치 센싱 라인(160)과 전기적으로 접속된다. 이에 따라, 본 발명은 사용자가 표시 영역을 터치하게 되면, 공통 전극들(136) 간에는 터치 정전 용량이 형성되며, 사용자의 터치에 따른 터치 정전 용량과 기준 정전용량을 비교하여 사용자의 터치 위치를 검출하고, 검출된 터치 위치에 따른 동작을 실시한다.
이를 위해, 터치 센싱 라인(160)은 공통 전극(136)에 의해서 센싱되는 사용자의 터치 신호를 터치 드라이버(196)로 전달한다. 이러한 터치 센싱 라인(160)은 도 2에 도시된 바와 같이 기판(101) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 터치 센싱 라인(160)은 Cu 및 MoTi가 적층된 구조로 형성된다.
이 터치 센싱 라인(160)과, 게이트 전극(106) 및 게이트 라인(GL) 사이에는 제1 산화방지막(114), 제1 평탄화막(116) 및 제2 산화방지막(118)이 순차적으로 적층된다.
제1 평탄화막(116)은 게이트 라인(GL) 및 데이터 라인(DL) 각각과, 터치 센싱 라인(160) 사이의 기생 커패시턴스를 저감하기 위해 유전율이 낮은 무기 절연막 으로 형성된다. 예를 들어, 제1 평탄화막(116)은 TiO2, SiO2, H2O, CH3CH2OH 및 (CH3)2CHOH 중 적어도 어느 하나와 같은 산소를 포함하는 액상의 SOG(Spin On Glass) 재질을 스프레이 코팅법, 스핀코팅법, 슬릿 코팅법 및 잉크젯 프린팅법 중 어느 하나의 방법으로 코팅함으로써 형성된다. 이외에도, 제1 평탄화막(116)은 유전율이 낮은 감광성 또는 비감광성의 유기 절연막으로 형성될 수도 있다.
제1 산화 방지막(114)은 제1 평탄화막(116)과 터치 센싱 라인(160) 사이에 산소(O)를 포함하지 않는 무기 절연막, 예를 들어 SiNx로 형성된다. 이에 따라, 제1 산화 방지막(114)은 터치 센싱 라인(160)이 제1 평탄화막(116)과 접촉하는 것을 방지하여 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 센싱 라인(160)이 산화되는 것을 방지할 수 있다.
제2 산화 방지막(118)은 게이트 전극(106), 게이트 라인(GL) 및 게이트 하부 전극(172) 각각과, 제1 평탄화막(116) 사이에 산소(O)를 포함하지 않는 무기 절연막, 예를 들어 SiNx로 형성된다. 이에 따라, 제2 산화 방지막(114)은 게이트 전극(106), 게이트 라인(GL) 및 게이트 하부 전극(172) 각각이 제1 평탄화막(116)과 접촉하는 것을 방지하여 제1 평탄화막(116)에 포함된 산소(O)에 의해 게이트 전극(106), 게이트 라인(GL) 및 게이트 하부 전극(172) 각각이 산화되는 것을 방지할 수 있다.
터치 연결 전극(168)은 게이트 절연막(112) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 예를 들어, 터치 연결 전극(168)은 Cu 및 MoTi가 적층된 소스 전극(108)과 동일 재질로 형성된다.
이러한 터치 연결 전극(168)은 제1 평탄화막(116) 및 제2 산화방지막(118)을 관통하는 제1 터치 컨택홀(162a)과, 제1 산화 방지막(114) 및 게이트 절연막(112)을 관통하는 제2 터치 컨택홀(162b)을 통해 노출된 터치 센싱 라인(160)과 전기적으로 접속된다. 이 때, 제2 터치 컨택홀(162b)의 선폭(w2)은 제1 터치 컨택홀(162a)의 선폭(w1)보다 좁게 형성된다. 이러한 제2 터치 컨택홀(162b)을 가지는 게이트 절연막(112)은 제1 터치 컨택홀(162a)을 통해 노출된 제1 평탄화막(116)의 측면을 덮도록 형성된다. 여기서, 게이트 절연막(112)은 제1 및 제2 산화방지막(114)과 동일 재질, 산소(O)를 포함하지 않는 무기 절연막을 포함하도록 형성된다. 예를 들어, 게이트 절연막(112)은 게이트 전극(112)을 덮도록 형성되는 질화실리콘(SiNx)막과, 그 질화실리콘막 상에 형성되는 산화실리콘(SiOx)막의 2중 구조로 형성된다. 이에 따라, 게이트 절연막(112)은 터치 연결 전극(168)이 제1 평탄화막(116)의 측면과 접촉하는 것을 방지하여 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 연결 전극(168)이 산화되는 것을 방지할 수 있다.
한편, 제1 및 제2 터치 컨택홀(162a,162b)은 도 2에 도시된 구조 이외에도 도 4에 도시된 구조로도 형성될 수 있다. 제1 터치 컨택홀(162a)은 제1 산화 방지막(114), 제1 평탄화막(116), 제2 산화방지막(118)을 관통하도록 형성되고, 제2 터치 컨택홀(162b)은 게이트 절연막(112)을 관통하도록 형성된다. 이 경우에도, 제2 터치 컨택홀(162b)을 가지는 게이트 절연막(112)은 제1 터치 컨택홀(162a)을 통해 노출된 제1 평탄화막(116)의 측면을 덮도록 형성되므로, 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 연결 전극(168)이 산화되는 것을 방지할 수 있다.
또한, 터치 연결 전극(168)은 제1 보호막(126)을 관통하는 제1 공통 컨택홀(132a) 및 제2 평탄화막(138)을 관통하는 제2 공통 컨택홀(132b)을 통해 노출되어 공통 전극(136)과 전기적으로 접속된다.
이와 같이, 본 발명의 제1 실시 예에서는 게이트 절연막(112)이 제1 터치 컨택홀(162a)에 의해 노출되는 제1 평탄화막(116)의 측면을 덮도록 형성함으로써 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 연결 전극(168)이 산화되는 것을 방지할 수 있다.
한편, 게이트 패드(170) 및 데이터 패드(180) 각각과, 터치 센싱 라인(160) 상부에 위치하는 제2 평탄화막(138)의 끝단과의 사이의 영역에서는 제2 평탄화막(138)에 의한 단차로 인한 러빙 테일(tail) 발생으로 휘도차 불량이 발생할 수 있으므로, 배향막(도시하지 않음)은 폴리 이미드(PI) 러빙 배향 또는 자외선(UV) 배향을 실시한다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터를 포함하는 기판을 나타내는 단면도이다.
도 5에 도시된 박막트랜지스터를 포함하는 기판은 도 2에 도시된 박막트랜지스터를 포함하는 기판과 대비하여, 제2 산화방지막(118)이 제1 터치 컨택홀(162a)에 의해 노출되는 제1 평탄화막(116)의 측면을 덮도록 형성하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 5에 도시된 터치 연결 전극(168)은 제1 산화 방지막(114) 및 제1 평탄화막(116)을 관통하는 제1 터치 컨택홀(162a)과, 제2 산화방지막(118) 및 게이트 절연막(112)을 관통하는 제2 터치 컨택홀(162b)을 통해 노출된 터치 센싱 라인(160)과 전기적으로 접속된다. 이 때, 제2 터치 컨택홀(162b)의 선폭(w2)은 제1 터치 컨택홀(162a)의 선폭(w1)보다 좁게 형성된다. 이러한 제2 터치 컨택홀(162b)을 가지는 제2 산화 방지막(118)은 제1 터치 컨택홀(162a)을 통해 노출된 제1 평탄화막(116)의 측면을 덮도록 형성된다. 이에 따라, 산소(O)를 포함하지 않는 무기 절연막으로 형성된 제2 산화 방지막(118)은 터치 연결 전극(168)이 제1 평탄화막(116)의 측면과 접촉하는 것을 방지하여 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 연결 전극(168)이 산화되는 것을 방지할 수 있다.
한편, 제1 및 제2 터치 컨택홀(162a,162b)은 도 5에 도시된 구조 이외에도 도 6에 도시된 구조로도 형성될 수 있다. 제1 터치 컨택홀(162a)은 제1 평탄화막(116)을 관통하도록 형성되고, 제2 터치 컨택홀(162b)은 제1 및 제2 산화 방지막(114,118) 및 게이트 절연막(112)을 관통하도록 형성된다. 이 경우에도, 제2 터치 컨택홀(162b)을 가지는 제2 산화 방지막(118)은 제1 터치 컨택홀(162a)을 통해 노출된 제1 평탄화막(116)의 측면을 덮도록 형성되므로, 제1 평탄화막(116)에 포함된 산소(O)에 의해 터치 연결 전극(168)이 산화되는 것을 방지할 수 있다.
도 7은 도 2에 도시된 박막트랜지스터를 포함하는 기판의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 기판(101) 상에 제1 마스크 공정으로 터치 센싱 라인(160)이 형성된다(S1단계). 그런 다음, 터치 센싱 라인(160)이 형성된 기판(101) 상에 제1 산화방지막(114), 제1 평탄화막(116) 및 제2 산화방지막(118)이 전면 형성된 다음, 제2 마스크 공정으로 제1 평탄화막(116) 및 제2 산화방지막(118)을 관통하는 제1 터치 컨택홀(162a)이 형성되고, 제2 산화방지막(118) 상에 게이트 전극(106) 및 게이트 하부 전극(172)이 형성된다(S2단계). 한편, 제1 터치 컨택홀(162a) 형성시 제1 평탄화막(116)의 일부만 제거하고, 추후 제2 터치 컨택홀(162b) 형성시 제1 평탄화막(116)의 나머지 일부를 완전히 식각할 수도 있다. 또한, 제1 터치 컨택홀(162a) 형성시 제1 평탄화막(116) 하부에 위치하는 제1 산화 방지막(114)의 일부를 함께 식각할 수도 있다. 그런 다음, 게이트 전극(106) 및 게이트 하부 전극(162)을 덮도록 게이트 절연막(112)이 형성되고, 그 게이트 절연막(112) 상에 제3 마스크 공정으로 액티브층(104)이 형성된다(S3단계). 그런 다음, 제4 마스크 공정으로 게이트 절연막(112) 및 제1 산화 방지막(114)을 관통하는 제2 터치 컨택홀(162b)과, 게이트 절연막(112)을 관통하는 제1 게이트 컨택홀(178a)이 형성된다(S4단계). 그런 다음, 제5 마스크 공정으로 소스 및 드레인 전극(108,110)과, 터치 연결 전극(168), 게이트 중간 전극(174) 및 데이터 하부 전극(182)이 형성된다(S5단계). 그런 다음, 제6 마스크 공정으로 제1 화소 컨택홀(120a), 제1 공통 컨택홀(132a), 제2 게이트 컨택홀(178b) 및 제1 데이터 컨택홀(188a)을 가지는 제1 보호막(126)이 형성된다(S6단계). 그런 다음, 제7 마스크 공정으로, 제1 보호막(126) 상에 제2 화소 컨택홀(120b) 및 제2 공통 컨택홀(132b)을 가지는 제2 평탄화막(138)이 형성된다(S7단계). 그런 다음, 제8 마스크 공정으로 개구부(134)를 가지는 공통 전극(136)이 형성된다(S8단계). 그런 다음, 제9 마스크 공정으로 제3 화소 컨택홀(120c), 제3 게이트 컨택홀(178c) 및 제2 데이터 컨택홀(188b)을 가지는 제2 보호막(128)이 형성된다(S9단계). 그런 다음, 제10 마스크 공정으로 화소 전극(122), 게이트 상부 전극(176) 및 데이터 상부 전극(186)이 형성된다(S10단계).
한편, 도 4에 도시된 박막트랜지스터를 포함하는 기판은 제2 마스크 공정에서 제1 산화방지막(114), 제1 평탄화막(116) 및 제2 산화방지막(118)을 관통하는 제1 터치 컨택홀(162a)이 형성되고, 제4 마스크 공정에서 게이트 절연막(112)을 관통하는 제2 터치 컨택홀(162b)이 형성되고, 나머지 마스크 공정은 도 7에 도시된 마스크 공정과 동일한 방법으로 형성된다.
또한, 도 5에 도시된 박막트랜지스터를 포함하는 기판은 제2 마스크 공정에서 제1 산화방지막(114) 및 제1 평탄화막(116)을 관통하는 제1 터치 컨택홀(162a)이 형성되고, 제4 마스크 공정에서 제2 산화방지막(118) 및 게이트 절연막(112)을 관통하는 제2 터치 컨택홀(162b)이 형성되고, 나머지 마스크 공정은 도 7에 도시된 마스크 공정과 동일한 방법으로 형성된다.
이와 같이, 본 발명에서는 게이트 전극(106) 및 게이트 하부 전극(172)을 포함하는 게이트 패턴과, 제1 및 제2 터치 컨택홀(162a,162b)을 가지는 제1 및 제2 산화방지막(114,118)과 제1 평탄화막(116)을 하프톤 마스크 또는 슬릿 마스크를 이용한 마스크 공정으로 동시에 형성한다. 이에 따라, 본 발명은 종래에 비해 마스크 공정수를 최소 1회 줄일 수 있으므로, 본 발명은 종래에 비해 비용을 저감할 수 있고 생산성을 향상시킬 수 있다.
한편, 본 발명에서는 프린지 전계형 구조를 예로 들어 설명하였지만, 이외에도 수평 전계형 등 공통 전극이 박막트랜지스터를 포함하는 기판 상에 형성되는 모든 액정 표시 패널의 구조에 적용가능하다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
122 : 화소 전극 136 : 공통 전극
160 : 터치 센싱 라인 168 : 터치 연결 전극

Claims (8)

  1. 터치 센싱 전극으로 구동되는 공통 전극과 접속되도록 기판 상에 위치하는 터치 센싱 라인과;
    상기 터치 센싱 라인을 노출시키는 제1 터치 컨택홀을 가지는 평탄화막과;
    상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막의 측면을 덮으며 상기 평탄화막과 다른 재질의 무기 절연막과;
    상기 무기 절연막을 관통하는 제2 터치 컨택홀을 통해 상기 터치 센싱 라인과 접속되는 터치 연결 전극과;
    상기 터치 센싱 라인과 상기 평탄화막 사이에 위치하는 제1 산화 방지막과;
    상기 평탄화막 상에 위치하는 제2 산화 방지막과;
    상기 제2 산화방지막 상에 위치하는 박막트랜지스터와;
    상기 제2 산화방지막 상에 위치하는 박막트랜지스터의 게이트 전극과 상기 터치 연결 전극 사이에 위치하는 게이트 절연막을 더 구비하며,
    상기 무기 절연막은 상기 게이트 절연막 및 상기 제2 산화방지막 중 어느 하나인 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 터치 컨택홀은 상기 평탄화막 및 상기 제2 산화 방지막을 관통하며,
    상기 제2 터치 컨택홀은 상기 제1 터치 컨택홀보다 작은 선폭으로, 상기 제1 산화 방지막 및 상기 게이트 절연막을 관통하며,
    상기 게이트 절연막은 상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막을 덮는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  4. 제 1 항에 있어서,
    상기 제1 터치 컨택홀은 상기 제1 산화 방지막, 상기 평탄화막 및 상기 제2 산화 방지막을 관통하며,
    상기 제2 터치 컨택홀은 상기 제1 터치 컨택홀보다 작은 선폭으로, 상기 게이트 절연막을 관통하며,
    상기 게이트 절연막은 상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막을 덮는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  5. 제 1 항에 있어서,
    상기 제1 터치 컨택홀은 상기 제1 산화 방지막 및 상기 평탄화막을 관통하며,
    상기 제2 터치 컨택홀은 상기 제1 터치 컨택홀보다 작은 선폭으로, 상기 제2 산화 방지막 및 상기 게이트 절연막을 관통하며,
    상기 제2 산화 방지막은 상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막을 덮는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  6. 제 1 항에 있어서,
    상기 제1 터치 컨택홀은 상기 평탄화막을 관통하며,
    상기 제2 터치 컨택홀은 상기 제1 터치 컨택홀보다 작은 선폭으로, 상기 제1 산화 방지막, 상기 제2 산화 방지막 및 상기 게이트 절연막을 관통하며,
    상기 제2 산화 방지막은 상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막을 덮는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 평탄화막은 산소(O)를 포함하는 무기 절연 물질로 이루어지며, 상기 제1 및 제2 산화방지막과 상기 게이트 절연막은 질소(N)를 포함하는 무기 절연 물질로 이루어지는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
  8. 제 1 항에 있어서,
    상기 무기 절연막은
    상기 제1 터치 컨택홀에 의해 노출된 상기 평탄화막의 측면을 모두 덮는 터치 표시 장치의 박막트랜지스터를 포함하는 기판.
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