KR101978326B1 - 어레이 기판, 그 제조 방법 및 구동 방법, 및 디스플레이 디바이스 - Google Patents

어레이 기판, 그 제조 방법 및 구동 방법, 및 디스플레이 디바이스 Download PDF

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KR101978326B1
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샤오촨 천
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웨이제 자오
훙쥐안 류
창펑 리
웨이 류
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Abstract

어레이 기판(100)은 베이스 기판(110), 베이스 기판(110) 상에 배열되는 다수의 그리드 라인(180) 및 다수의 데이터 라인(190)을 포함하고; 그리드 라인들(180) 및 데이터 라인들(190)은 어레이 분포에서 다수의 픽셀 유닛(089)을 정의하고; 각각의 픽셀 유닛(089)은 공통 전극(140), 픽셀 전극(170) 및 박막 트랜지스터(120)를 포함하고; 베이스 기판(110)으로부터 떨어진, 각각의 공통 전극(140)이 위치하는 층의 일 측면에는 제1 절연 층(150)이 제공되고; 베이스 기판(110)으로부터 떨어진, 제1 절연 층들(150) 각각의 하나의 측면에는 다수의 자기 커패시턴스 전극(160)이 제공된다. 상호 커패시턴스 기술을 채택하는 어레이 기판과 비교해서, 어레이 기판(100)은 더 적은 제조 절차를 요구하고 더 높은 신호-대-잡음 비를 갖는다.

Description

어레이 기판, 그 제조 방법 및 구동 방법, 및 디스플레이 디바이스{ARRAY SUBSTRATE AND MANUFACTURING METHOD AND DRIVING METHOD THEREFOR, AND DISPLAY DEVICE}
본 발명의 적어도 하나의 실시예는 어레이 기판, 그 제조 방법 및 구동 방법, 및 디스플레이 디바이스에 관한 것이다.
디스플레이 기술의 급속한 발전과 함께, 터치 패널이 인간의 삶에 널리 적용되고 있다. 현재 공통적으로 사용되는 터치 패널들은 터치 기능을 달성하기 위한 터치 구조 및 디스플레이 기능을 달성하기 위한 액정 디스플레(LCD) 패널을 주로 포함하는 액정 터치 패널들이다.
LCD 패널은 서로 반대편에 배열되는 어레이 기판 및 대향 기판(예를 들어, 컬러 필터(color filter)(CF) 기판)과, 어레이 기판과 대향 기판 사이에 배치된 액정 층을 포함한다. LCD 디바이스는 전압들을 공통 전극들 및 픽셀 전극들에 인가함으로써 액정 분자들의 편향을 제어하고, 따라서 광 투과를 제어한다. 상이한 디스플레이 모드들을 고려하여, 공통 전극들 및 픽셀 전극들은 대향 기판 및 어레이 기판(예를 들어, 트위스트 네마틱(twisted nematic)(TN) 모드) 상에 각각 배치될 수 있거나, 어레이 기판(예를 들어, 인-플레인 스위칭(in-plane switching)(IPS) 모드) 및 어드밴스드 슈퍼 디맨션 스위치(advanced super dimension switch)(ADS) 모드) 상에 모두 배치될 수 있다.
터치 패널은, 예를 들어 추가 모드 터치 패널(add-on mode touch panel) - 여기서는 디스플레이 패널 외부에 터치 구조 및 보호 글라스 시트가 함께 통합됨 -, 및 인-셀 터치 패널(in-cell touch panel) - 여기서는 터치 구조가 디스플레이 패널에 내장됨 - 을 포함한다. 추가 모드 터치 패널은 높은 제조 비용, 낮은 광 투과율, 두꺼운 모듈 등과 같은 결함을 갖는다. 인-셀 터치 패널은 터치 모듈의 전체 두께를 감소시키고 터치 패널의 제조 비용을 감소시킬 수 있음으로 인해, 다양한 패널 제조업자들이 선호한다.
현재, 대부분의 터치 패널은 상호 커패시턴스(mutual capacitance) 원리를 이용하는 터치 패널들 및 자기 커패시턴스(self capacitance) 원리를 이용하는 터치 패널들로 나누어진 용량성 터치 패널들이다.
상호-커패시턴스 원리를 이용하는 터치 패널에서는, 수평 전극(transverse electrode)들 및 수직 전극(longitudinal electrode)들이 기판의 표면상에 제조되고, 커패시턴스는 수평 전극들과 수직 전극들의 교차된 위치에서 생성될 것이다. 스크린이 터치 객체(예를 들어, 사람 손가락)에 의해 터치될 때, 터치 위치 근처의 2개의 전극의 커플링은 영향을 받아, 2개의 전극 간의 커패시턴스가 변동될 수 있고, 따라서 터치 위치의 좌표들이 커패시턴스의 변동에 따라 계산될 수 있다.
자기 커패시턴스 원리를 이용하는 터치 패널은 일반적으로, 동일층에 배열되고 서로 절연되는 복수의 자기 커패시턴스 전극을 포함한다. 각각의 자기 커패시턴스 전극은 리드(lead)를 통해 터치 검출 칩에 접속된다. 스크린이 터치 객체(예를 들어, 사람 손가락)에 의해 터치되지 않을 때, 자기 커패시턴스 전극의 커패시턴스는 고정된 값을 갖고; 스크린이 터치 객체에 의해 터치될 때, 터치 위치에 대응하는 자기 커패시턴스 전극의 커패시턴스는 터치 객체에 의해 야기된 커패시턴스가 고정된 값에 더해진 값을 가지며, 터치 위치의 좌표들은 터치 검출 칩이 자기 커패시턴스 전극들의 커패시턴스 값의 변동을 검출할 때 획득될 수 있다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판, 그 제조 방법 및 구동 방법, 및 디스플레이 디바이스를 제공한다. 상호-커패시턴스 기술이 채택되는 경우와 비교하여, 본 개시내용의 실시예는 제조 프로세스들을 감소시키고 신호-대-잡음 비(signal-to-noise ratio)(SNR)를 향상시킬 수 있다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 제공하며, 어레이 기판은 베이스 기판, 및 베이스 기판상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인을 포함하고, 어레이로 분포된 복수의 픽셀 유닛은 게이트 라인들 및 데이터 라인들에 의해 정의되고; 각각의 픽셀 유닛은 공통 전극, 픽셀 전극 및 박막 트랜지스터(thin-film-transistor)(TFT)를 포함하고; 제1 절연 층은 베이스 기판으로부터 떨어진 공통 전극들이 제공되는 층의 일 측면 상에 배치되고; 복수의 자기 커패시턴스 전극은 베이스 기판으로부터 떨어진 제1 절연 층의 일 측면 상에 배치된다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 디바이스를 더 제공하고, 디스플레이 디바이스는 전술한 임의의 어레이 기판을 포함한다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 제조하는 방법을 제공한다. 이 방법은, 복수의 게이트 라인, 복수의 데이터 라인, 박막 트랜지스터들(TFTs), 공통 전극들 및 픽셀 전극들을 베이스 기판상에 형성하는 단계; 하나의 패터닝 프로세스에 의해 베이스 기판으로부터 떨어진 공통 전극들의 일 측면 상에 제1 절연 층을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해 베이스 기판으로부터 떨어진 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극을 형성하는 단계를 포함한다. 본 방법에서, 어레이로 분포된 복수의 픽셀 유닛은 게이트 라인들 및 데이터 라인들에 의해 정의되고; 각각의 픽셀 유닛은 TFT, 공통 전극 및 픽셀 전극을 포함한다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 구동하는 방법을 더 제공한다. 이 방법은, 공통 전극 신호들을 공통 전극들에 인가하면서 구동 신호를 자기 커패시턴스 전극들에 인가하는 단계; 및 자기 커패시턴스 전극들의 피드백 신호를 수신하고, 피드백 신호에 따라 터치 위치를 결정하는 단계를 포함한다. 또는, 본 방법은, 하나의 프레임을 디스플레이하기 위한 시간을 디스플레이 기간 및 터치 기간으로 분할하는 단계; 디스플레이 기간 및 터치 기간에서 공통 전극 신호들을 공통 전극들에 인가하는 단계; 및 터치 기간에서, 구동 신호들을 자기 커패시턴스 전극에 인가하고, 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 피드백 신호들에 따라 터치 위치를 결정하는 단계를 포함한다. 본 방법에서, 공통 전극들 및 자기 커패시턴스 전극들 양자는 어레이 기판의 베이스 기판상에 배치되고; 제1 절연 층은 베이스 기판으로부터 떨어진 공통 전극들이 제공되는 층의 일 측면 상에 배치되고; 자기 커패시턴스 전극들은 베이스 기판으로부터 떨어진 제1 절연 층의 일 측면 상에 배치된다.
본 개시내용의 실시예들의 기술적 제안들의 더 명확한 이해를 제공하기 위해 실시예들의 첨부 도면에 대한 간단한 설명이 이하 제공될 것이다. 당연히, 아래 기술된 도면은 본 개시내용의 일부 실시예를 수반할 뿐이고, 본 개시내용을 제한하고자 하는 것이 아니다.
도 1은 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 개략 단면도이다;
도 2는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 개략 평면도이다;
도 3은 본 개시내용의 실시예에 의해 제공되는 구조의 개략 평면도이고, 이 구조에서 자기 커패시턴스 전극들 및 리드들은 동일층에 배열된다;
도 4는 본 개시내용의 실시예에 의해 제공되는 구조의 개략 평면도이고, 이 구조에서 자기 커패시턴스 전극들 및 리드들은 상이한 층들에 배열된다;
도 5는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 개략 평면도이다;
도 6a-6h는 본 개시내용의 실시예에 의해 제공되는, 어레이 기판을 제조하는 방법의 다양한 단계들 이후에 획득된 어레이 기판의 개략 단면도들이다; 및
도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스의 개략 단면도이다.
본 개시내용의 실시예들의 목적들, 기술적 제안들, 및 이점들을 더 명확하게 이해하기 위해, 하기에서는 본 개시내용의 실시예들의 기술적 제안에 대해 본 개시내용의 실시예들의 첨부 도면을 참조하여 명확하고 완전하게 설명할 것이다. 당연히, 바람직한 실시예들은 본 개시내용의 단지 일부 실시예들일 뿐, 실시예들 전부가 아니다. 예시된 본 개시내용의 실시예들에 기초하여 창조적인 노력 없이 본 기술 분야의 통상의 기술자가 얻을 수 있는 다른 모든 실시예가 본 발명의 보호 범위 내에 있어야 한다.
다르게 정의되지 않는 한, 본 개시내용에 사용되는 기술 용어나 과학 용어는 본 기술분야의 통상의 기술자에 의해 이해되는 통상의 의미를 갖는다. 본 개시내용에 사용되는 "제1", "제2" 등의 단어는 시퀀스, 수 또는 중요도를 나타내는 것이 아니고 단지 상이한 컴포넌트들을 구별하기 위해 사용된다. 유사하게, 단어 "하나(a, an)", "그(the)" 등도 수를 나타내는 것이 아니라, 적어도 하나를 나타낼 뿐이다. 단어 "구성되다(comprise)", "포함하다(include)" 등은 그 단어 앞의 요소 또는 컴포넌트가 그 단어 뒤에 나열된 요소들 또는 컴포넌트들 및 이들의 균등물들을 포함하고, 다른 요소들 또는 컴포넌트들을 배제하지 않는다는 것을 나타낼 뿐이다. 단어 "접속", "접속된" 등은, 물리적 또는 기계적 접속에 한정되지 않고, 직접적으로 또는 간접적으로의 전기 접속을 포함할 수 있다. 단어 "위에", "아래", "왼쪽", "오른쪽" 등은 단지, 설명된 대상의 절대 위치가 변경될 때 대응하여 변경되는 상대 위치 관계를 나타낸다.
본 출원의 발명자들은 연구에서 다음과 같이 언급했다: 인-셀 터치 패널에 서는, 터치 구조가 어레이 기판상에서 제조되고 상호-커패시턴스 기술이 채택될 때, 적어도 2개의 패터닝 프로세스가 추가되어야 하고, 제조된 터치 패널이 낮은 SNR를 갖는다. 자기 커패시턴스 기술에서는, 스크린이 터치 객체(예를 들어, 손가락)에 의해 터치될 때 터치 객체가 자기 커패시턴스 전극과 직접 결합되기 때문에, 생성된 터치 변동이 커지고 SNR이 높아진다. 더욱이, 자기 커패시턴스 기술에서는, 자기 커패시턴스 전극이 단지 하나의 패터닝 프로세스에 의해 형성된다. 따라서, 자기 커패시턴스 기술은 상호-커패시턴스 기술과 비교해서 제조 프로세스의 양을 감소시키고 SNR을 향상시킬 수 있음으로 인해, 인-셀 터치 패널이 더 선호하게 된다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판, 그 제조 및 구동 방법들, 및 디스플레이 디바이스를 제공한다. 공통 전극들 및 복수의 자기 커패시턴스 전극은 어레이 기판의 베이스 기판상에 형성되고, 공통 전극들은 베이스 기판과, 자기 커패시턴스 전극이 제공되는 층 사이에 배치된다. 따라서, 제조 프로세스는 감소될 수 있고, SNR은 향상된다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 제공한다. 도 1 및 2에 예시된 바와 같이, 어레이 기판(100)은 베이스 기판(110)과, 베이스 기판(110) 상에 배치되는 복수의 게이트 라인(180) 및 복수의 데이터 라인(190)을 포함하고; 어레이에 분포되는 복수의 픽셀 유닛(089)은 게이트 라인들(180) 및 데이터 라인들(190)에 의해 정의되고; 각각의 픽셀 유닛(089)은 공통 전극(140), 픽셀 전극(170) 및 박막 트랜지스터(TFT)(120)를 포함하고; 제1 절연 층(150)은 베이스 기판(110)으로부터 떨어진, 공통 전극(140)이 제공되는 층의 일 측면 상에 배치되고; 복수의 자기 커패시턴스 전극(160)은 베이스 기판(110)으로부터 떨어진, 제1 절연 층(150)의 일 측면 상에 배치된다.
본 개시내용의 실시예에서, 예를 들어, 베이스 기판(110)은 글라스 기판, 석영 기판 등일 수 있다.
본 개시내용의 실시예에서, 공통 전극들(140) 및 픽셀 전극들(170)은 투명 전도성 재료로 만들어질 수 있으며, 예를 들어, 산화 인듐 주석(ITO), 인듐 산화아연(IZO) 또는 인듐 갈륨 산화아연(IGZO)과 같은 투명 금속 산화물로 만들어질 수 있다. 공통 전극들(140)은 플레이트 전극일 수 있으며, 슬릿 픽셀 전극들(170) 아래(즉, 베이스 기판(110)에 더 가깝게) 배치될 수 있다. 또는, 공통 전극들(140)은 또한, 슬릿 전극들일 수 있으며 플레이트 픽셀 전극들(170) 위에 배치될 수 있다. 일례로서 공통 전극들(140)이 플레이트 전극들이며 슬릿 픽셀 전극들(170) 아래에 배치되는 경우를 고려한 설명이 도 1과 관련하여 주어진다.
본 개시내용의 실시예에서, 제1 절연 층(150)은 공통 전극들(140) 및 자기 커패시턴스 전극들(160)이 서로 절연될 수 있도록 구성되고, 예를 들어 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 수지와 같은 절연 재료로 만들어질 수 있다.
적어도 하나의 실시예에서, 자기 커패시턴스 전극들(160)은 공통 전극들(140)이 제공되는 층과 픽셀 전극들(170)이 제공되는 층 사이에 배치될 수 있거나; 자기 커패시턴스 전극들(160)은 픽셀 전극들(170)이 제공되는 층의 일 측면 상에 배치될 수 있거나 - 그 측면은 베이스 기판(110)으로부터 떨어져 있음 - ; 자기 커패시턴스 전극들(160) 및 픽셀 전극들(170)은 동일층 상에 나란히 배열될 수 있다. 다시 말해서, 자기 커패시턴스 전극들(160)은 픽셀 전극들(170) 상에 또는 그 밑에 배치되거나 픽셀 전극들(170)과 동일층에 배열될 수 있다. 일례로서, 자기 커패시턴스 전극(160)이 픽셀 전극들(170) 사이의 갭들에 배치되고 픽셀 전극(170)과 함께 제1 절연 층(150) 상에 나란히 배열되는 경우를 고려한 설명이 도 1과 관련하여 주어진다.
적어도 하나의 실시예에서, 보호 층은 자기 커패시턴스 전극들(160)이 베이스 기판(110)으로부터 떨어진, 픽셀 전극들(170)이 제공되는 층의 일 측면 상에 배치될 때 또는 자기 커패시턴스 전극들(160) 및 픽셀 전극들(170)이 동일층 상에 나란히 배열될 때, 자기 커패시턴스 전극들(160) 상에 배치될 수 있다.
예를 들어, 도 1에 예시된 바와 같이, 자기 커패시턴스 전극들(160) 및 픽셀 전극들(170)이 제1 절연 층(150) 상에 나란히 배열될 때, 보호 층(171)은 자기 커패시턴스 전극들(160) 상에 배치된다. 예를 들어, 보호 층(171)은 자기 커패시턴스 전극들(160)의 산화를 방지하기 위해 투명 금속 산화물 재료로 만들어질 수 있다. 예를 들어, 자기 커패시턴스 전극들(160)이 금속 전도성 재료로부터 형성된 후, 투명 금속 산화물 재료의 한 층은 자기 커패시턴스 전극들(160) 상에 형성될 수 있고, 그 이후에 픽셀 전극들(170), 및 자기 커패시턴스 전극들(160) 상에 배치된 보호 층(171)이 하나의 패터닝 프로세스(예를 들어, 노출, 현상, 에칭 등과 같은 단계들을 포함함)에 의해 형성된다. 다시 말해서, 보호 층(171)은 픽셀 전극들(170)과 동일층에 배열될 수 있어, 보호 층(171)을 독립적으로 형성하는 제조 프로세스가 절약될 수 있다. 예를 들어, 자기 커패시턴스 전극들(160)이, 픽셀 전극들(170)이 제공되는 층 상에 배치될 때, 절연 층(예를 들어, 실리콘 질화물과 같은 절연 재료로 만들어질 수 있음)은 자기 커패시턴스 전극들(160)을 보호하기 위해 자기 커패시턴스 전극들(160) 상에 배치될 수 있다.
적어도 하나의 실시예에서, 각각의 자기 커패시턴스 전극(160)은 격자형 또는 십자형 구조 등을 갖도록 설계될 수 있다. 따라서, 자기 커패시턴스 전극들의 크기(면적)는 가능한 한 많이 감소될 수 있고, 그러므로 공통 전극들(140)과 픽셀 전극들(170) 사이에서 전계에 대한 자기 커패시턴스 전극들(160)의 영향이 감소될 수 있고 개구율(aperture ratio)이 향상될 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 각각의 자기 커패시턴스 전극(160)은 제1 방향을 따라 연장되는 적어도 하나의 제1 연장부(161) 및/또는 제2 방향을 따라 연장되는 적어도 하나의 제2 연장부(162)를 포함할 수 있고, 제1 방향은 제2 방향과 교차된다. 도 2는 2개의 격자형 자기 커패시턴스 전극(160)을 예시하고, 즉 본 예에서는 자기 커패시턴스 전극들(160)이 복수의 제1 연장부 및 복수의 제2 연장부를 포함한다. 예를 들어, 자기 커패시턴스 전극이 십자형, L-형상 또는 T-형상 구조를 채택할 때, 자기 커패시턴스 전극은 하나의 제1 연장부 및 하나의 제2 연장부를 포함할 수 있다.
도 1의 참조 부호 "160"이 격자형 또는 십자형 구조 등을 채택하는 자기 커패시턴스 전극(160)의 제1 연장부(161) 또는 제2 연장부(162)를 지칭할 수 있음에 유의해야 한다.
적어도 하나의 실시예에서, 자기 커패시턴스 전극(160)이 격자형 또는 십자형 구조 등을 채택할 때, 자기 커패시턴스 전극(160)은 금속 재료(예를 들어, 알루미늄, 구리, 지르코늄 또는 몰리브덴과 같은 금속 또는 금속 합금 재료)로 만들어질 수 있어, 자기 커패시턴스 전극(160)의 저항이 감소될 수 있다.
적어도 하나의 실시예에서, 개구율 및 디스플레이 효과에 대한 자기 커패시턴스 전극들(160)의 영향을 가능한 한 많이 감소시키기 위해, 특히 자기 커패시턴스 전극들(160)이 금속 재료로 만들어질 때, 도 2에 도시된 바와 같이, 제1 연장부(161)는 베이스 기판(110)에 수직한 방향에서 게이트 라인들(180)과 중첩될 수 있고, 제2 연장부(162)는 베이스 기판(110)에 수직한 방향에서 데이터 라인들(190)과 중첩될 수 있다. 어레이 기판 및 대향 기판(예를 들어, CF 기판)이 셀-어셈블링된(cell-assembled) 후, 데이터 라인들 및 게이트 라인들은 대향 기판상의 블랙 매트릭스들의 위치에 대응하고, 제1 연장부 및 제2 연장부는 게이트 라인들 및 데이터 라인들에 각각 대응하고, 따라서 제1 연장부 및 제2 연장부는 또한 블랙 매트릭스들의 위치에 대응하게 되고, 그러므로 사용자가 쉽게 알아낼 수 없게 된다. 그러므로, 디스플레이 효과는 영향을 받을 수 없고, 개구율도 물론 영향을 받을 수 없다.
자기 커패시턴스 전극의 신호를 리드 아웃(lead out)하기 위해, 각각의 자기 커패시턴스 전극은 하나의 리드와 전기적으로 접속될 수 있다. 적어도 하나의 실시예에서, 자기 커패시턴스 전극들 및 리드들은 동일층 또는 상이한 층들에 배열될 수 있다. 자기 커패시턴스 전극들의 리드의 배열과 관련된 상세한 설명은 첨부된 도면을 참고하여 주어질 것이다.
도 3은 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 개략 평면도이고, 여기서 자기 커패시턴스 전극들 및 리드들은 동일층에 배열된다. 도 3에서, 각각의 자기 커패시턴스 전극(160) 및 이에 대응하는 리드(163)는 공통 전극들(140)이 제공되는 동일층 위에 배열된다(제1 절연 층(150)은 도 3에 도시되지 않았다). 자기 커패시턴스 전극들(160) 및 리드(163)들이 동일층에 배열되기 때문에, 블라인드 터치 영역들은 집중된 리드들(163)(예를 들어, 영역 A)을 갖는 위치에 존재하는 경향이 있다. 블라인드 터치 영역 내의 신호들은 정렬되지 않아, 터치 성능이 보장될 수 없게 된다. 자기 커패시턴스 전극들 및 리드들이 동일층에 배열되는 모드는 고 해상도를 가진 제품들에 적용될 수 있다. 이런 유형의 제품들의 픽셀 사이즈가 작기 때문에, 블라인드 터치 영역들은 수용 가능한 범위 내에 있도록 조절될 수 있다. 게다가 이 모드는 또한, 높은 인치당 픽셀 수(pixels per inch)(PPI)을 가진 제품들에 적용될 수 있다.
도 1은 자기 커패시턴스 전극들 및 리드들이 상이한 층들에 배열되는 모드를 예시한다. 도 1에 예시된 바와 같이, 제2 절연 층(236)은 리드들(163)과, 자기 커패시턴스 전극들(160)이 제공되는 층 사이에 배치되고, 자기 커패시턴스 전극들(160)은 스루 홀들(164)을 통해 리드들(163)과 전기적으로 접속된다. 본 개시내용의 실시예에서, 자기 커패시턴스 전극들 및 리드들은 상이한 층들에 배열되어, 블라인드 터치 영역(들)이 회피될 수 있다.
도 4는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 개략 평면도이고, 여기서 자기 커패시턴스 전극들 및 리드들은 상이한 층들에 배열된다. 도 4에 예시된 바와 같이, 자기 커패시턴스 전극은 다른 자기 커패시턴스 전극(들)과 전기적으로 접속된 적어도 하나의 리드와 중첩될 수 있다. 각각의 자기 커패시턴스 전극이 2개의 리드(하나는 자기 커패시턴스 전극의 리드이고, 다른 하나는 다른 자기 커패시턴스 전극의 리드이다)와 중첩되는 경우를 고려한 설명이 도 4와 관련하여 주어진다. 도 4에서 보는 바와 같이, 스루 홀들(164)은 균일하게 분포되지 않는다. 광의 회절 때문에, 스루 홀들(164)은 사용자가 알아낼 수 있고, 따라서 디스플레이 효과는 영향을 받을 수 있다.
디스플레이 효과에서 스루 홀들의 비균일 분포의 영향을 감소시키기 위해, 적어도 하나의 실시예에서, 리세스는 각각의 자기 커패시턴스 전극과, 다른 자기 커패시턴스 전극들과 전기적으로 접속되고 자기 커패시턴스 전극과 중첩되는 적어도 하나의 리드 사이의 제2 절연 층에 형성될 수 있고, 리세스의 깊이는 제2 절연 층의 두께보다 작다(즉, 어떤 스루 홀도 형성되지 않는다). 도 4는 8개의 자기 커패시턴스 전극을 예시한다. 예를 들어, 자기 커패시턴스 전극(160a)은 자기 커패시턴스 전극(160a)과 전기적으로 접속된 연결된 리드(163a)와 중첩되고, 자기 커패시턴스 전극(160b)의 리드(163b)와 또한 중첩되며; 자기 커패시턴스 전극(160a)은 스루 홀(164)를 통해 리드(163a)와 전기적으로 접속되고; 리세스(165)는 자기 커패시턴스 전극(160a)과 리드(163b) 사이에 형성되고; 도 4의 다른 자기 커패시턴스 전극들도 유사한 모드에 배열된다. 도 4에서 보이는 바와 같이, 스루 홀들(164) 및 리세스들(165)은 층 전체에서 균일하게 분포되어, 디스플레이의 일관성이 향상될 수 있고, 디스플레이 효과에서 스루 홀들의 비균일 분포의 영향이 감소될 수 있다.
자기 커패시턴스 전극 및 이와 전기적으로 접속된 리드는 상이한 층들에 배열되고, 리드는 자기 커패시턴스 전극의 일 측면 상에 배치될 수 있거나 - 그 측면은 베이스 기판으로부터 떨어져 있음(즉, 도 1에서 자기 커패시턴스 전극(160) 위에 있음), 또는 자기 커패시턴스 전극의 일 측면 상에 배치될 수 있다 - 그 측면은 베이스 기판과 접함(즉, 도 1에서 자기 커패시턴스 전극(160) 아래에 있음). 자기 커패시턴스 전극은 이와 전기적으로 접속된 리드와 직접 접촉할 수 있고/있거나, 도 1에 도시된 바와 같이 다른 도전성 구조를 통해 리드와 전기적으로 접속될 수 있다. 일례로서 도 1에 도시된 경우를 고려한 설명이 다음의 실시예에서 주어진다.
예를 들어, 도 1에 예시된 바와 같이, 리드(163)는 자기 커패시턴스 전극(160) 아래에 배치된다. 이 경우에, 공통 전극(140)에는 스루 홀(164)에 대응하는 위치에 개구부(141)가 제공되고; 스루 홀(164)은 개구부(141)를 통해 이어지고, 개구부(141)는, 예를 들어 폐쇄 개구부 또는 반-폐쇄(semi-closed) 개구부이다. 자기 커패시턴스 전극들(160)과 리드들(163) 사이의 제2 절연 층(235)은 자기 커패시턴스 전극들(160)과 공통 전극들(140) 사이의 제1 절연 층(150)을 포함한다.
본 개시내용의 실시예에서, 자기 커패시턴스 전극들과 전기적으로 접속된 리드들은 어레이 기판상의 임의의 하나의 금속성 구조의 재료로 만들어질 수 있다. 예를 들어, 리드들(163)은 TFT들(120)의 제1 전극들과 동일층에 배열될 수 있어, 리드들이 제1 전극들을 형성하기 위한 재료에 의해 제조될 수 있게 한다. 예를 들어, 제1 전극은 TFT(120)의 게이트 전극(121), 소스 전극(124) 또는 드레인 전극(125)일 수 있다. 예를 들어, 게이트 전극 및 소스/드레인 전극은 알루미늄, 구리, 지르코늄 또는 몰리브덴과 같은 금속 재료로 만들어질 수 있다.
예를 들어, 자기 커패시턴스 전극들(160) 및 리드들(163)은 전도성 블록들(166)을 통해 서로 전기적으로 접속될 수 있다. 전도성 블록들(166)의 제공으로 인해, 리드들(163)이 제2 절연 층(235)의 과도 에칭 때문에 스루 홀들(164)을 형성하는 프로세스에서 부서지는 문제는 방지될 수 있고, 따라서 자기 커패시턴스 전극들(160) 및 리드들(163)이 보다 양호하게 전기적으로 접속될 수 있게 된다. 예를 들어, 전도성 블록들(166)은 TFT(120)의 제2 전극들과 동일층에 배열될 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 제2 전극들은 소스 전극들(124) 및 드레인 전극들(125)일 수 있고, 따라서 전도성 블록들(166), 및 TFT들의 소스 전극들(124) 및 드레인 전극들(125)이 동일 패터닝 프로세스(예를 들어, 노출, 현상, 에칭 등과 같은 단계들을 포함함)에서 동시에 형성될 수 있게 된다.
일례로서 TFT(120)가 하부-게이트 TFT인 경우만을 고려한 설명이 도 1과 관련하여 주어짐에 유의해야 한다. 그러나 TFT는 상부-게이트 TFT 일 수도 있다. 본 예에서, 게이트 전극(121) 및 게이트 절연 층(122)은 소스 전극들(124) 및 드레인 전극들(125) 위에 배치될 수 있다. 이 경우에, 리드들(163)은 하부 층에 배치되는 소스 전극 및 드레인 전극과 동일층에 배열될 수 있고, 전도성 블록(166)은 상부 층 상에 배치된 게이트 전극과 동일층에 배열될 수 있다.
어레이 기판의 전력 소모를 줄이기 위해, 두꺼운 절연 층은 공통 전극들(140) 아래에 배치될 수 있어, 공통 전극들(140)과 공통 전극들(140) 아래에 배치된 금속성 구조들(예를 들어, 게이트 라인들 및 데이터 라인들) 사이의 커패시턴스를 감소시킨다. 예를 들어, 도 1에 예시된 바와 같이, 제3 절연 층(130)은 공통 전극들(140)이 제공되는 층과 TFT(120) 사이에 배치된다. 예를 들어, 제3 절연 층은 수지 재료로 만들어질 수 있다. 예를 들어, 제3 절연 층의 두께는 2-3μm일 수 있다. 제3 절연 층(130)이 제공될 때, 자기 커패시턴스 전극들(160)과 리드들(163) 사이의 제2 절연 층(235)은 제3 절연 층(130)을 더 포함한다.
게다가, 제2 절연 층(235)에 형성된 리세스들(165)은 제3 절연 층(130)에 형성될 수 있다. 이것은 제3 절연 층(130)이 두껍게 설정될 수 있기 때문이며, 절연 층에 리세스들(165)을 제공하는 것은 스루 홀들(164)의 비균일 분포에 의해 야기된 비균일 디스플레이의 문제를 효율적으로 해소할 수 있다. 비균일 디스플레이의 문제를 더 해소하기 위해, 공통 전극(140)에는 리세스(165)에 대응하는 위치에 개구부가 더 제공될 수 있다.
도 1에 예시된 바와 같이, TFT(120)는 게이트 절연 층(122)을 포함한다. 하부 층 상에 배치된 TFT(120)의 전극(들)(예를 들어, 하부-게이트 TFT의 게이트 전극 또는 상부-게이트 TFT의 소스 전극 및 드레인 전극), 및 리드(163)가 동일층에 배열될 때, 자기 커패시턴스 전극들(160)과 리드들(163) 사이의 제2 절연 층(235)은 게이트 절연 층(122)(예를 들어, 실리콘 질화물과 같은 절연 재료로 만들어질 수 있음)을 더 포함한다.
적어도 하나의 실시예에서, 공통 전극(140)에는 각각의 자기 커패시턴스 전극(140)의 제1 연장부들(161) 및 제2 연장부들(162) 중 일부 또는 모두에 대응하는 위치에서 중공 영역(hollowed-out area)(142)이 제공될 수 있다. 따라서, 자기 커패시턴스 전극(160)의 접지 커패시턴스가 감소될 수 있고, 따라서 자기 커패시턴스 전극(160)은 더 많이 구동될 수 있다. 예를 들어, 격자형 구조를 채택하는 자기 커패시턴스 전극(160)에서는, 자기 커패시턴스 전극(160)의 제1 연장부들(161) 및 제2 연장부들(162) 중 일부에 대응하는 위치에서 중공 영역이 공통 전극(140)에 제공될 수 있다. 예를 들어, 십자형 구조를 채택하는 자기 커패시턴스 전극(160)에서는, 자기 커패시턴스 전극(160)의 제1 연장부들 및 제2 연장부들 모두에 대응하는 위치에서 중공 영역이 공통 전극(140)에 제공될 수 있다.
게다가, 공통 전극들이 중공된(hollowed-out) 후, 기생 커패시턴스는 자기 커패시턴스 전극들(160), 게이트 라인들(180) 및 데이터 라인들(190) 사이에서 생성될 수 있다. 기생 커패시턴스를 감소시키기 위해, 절연 층은 자기 커패시턴스 전극들(160), 게이트 라인들(180) 및/또는 데이터 라인들(190) 사이에 배치될 수 있다. 예를 들어, 자기 커패시턴스 전극들(160), 게이트 라인들(180) 및 데이터 라인들(190) 사이의 커패시턴스는 각각, TFT들(120)과, 공통 전극들(140)이 제공되는 층 사이에서 제3 절연 층(130)의 활용에 의해 감소될 수 있다.
적어도 하나의 실시예에서, 도 5에 예시된 바와 같이, 픽셀 유닛 그룹은 픽셀 유닛들(089)의 모든 2개의 인접 행에 의해 형성되고; 2개의 게이트 라인(180)은 픽셀 유닛들(089)의 2개의 인접 행들 사이에 배치되고; 리드들(163)은 인접 픽셀 유닛 그룹들 사이의 갭들에 배치될 수 있다.
일반적으로, 어레이 기판에서, 게이트 라인들, 및 TFT들의 게이트 전극들은 동일층에 배열되고(예를 들어, 모두가 일체로 형성되고), 데이터 라인들, 및 TFT들의 소스 전극들 및 드레인 전극들은 동일층에 배열된다(예를 들어, 데이터 라인, 및 소스 전극 및 드레인 전극 중 하나는 일체로 형성된다). 따라서, 도 1에 도시된 경우에, 리드들(163), 게이트 전극들(121) 및 게이트 라인들은 동일층에 배열되고 동일 패터닝 프로세스에서 형성될 수 있으며, 전도성 블록들(166), 소스 전극들(124), 드레인 전극들(125) 및 데이터 라인들은 동일층에 배열되고 동일 패터닝 프로세스에서 형성될 수 있다. 게다가, 공통 전극들에 신호를 제공하는 공통 전극 라인들은 또한, 동일층에 배열되고, 리드들(163), 게이트 전극들(121) 및 게이트 라인들과 동일한 패터닝 프로세스에서 형성될 수 있다.
도 1에 도시된 경우에서는, 자기 커패시턴스 전극들(160)과 리드들(163) 사이의 제2 절연 층(235)이 제1 절연 층(150), 제3 절연 층(130) 및 게이트 절연층(122)을 포함함에 유의해야 한다. 그러나 본 개시내용의 실시예들은 이것으로 제한되지 않는다. 예를 들어, 제2 절연 층(235)은 제1 절연 층(150) 및 제3 절연 층(130)을 더 포함할 수 있고, 게이트 절연층(122)을 포함하지 않는다. 예를 들어, 어레이 기판(100)에는 또한, 제3 절연 층(130)이 제공되지 않을 수 있다. 이에 따라, 제2 절연 층(235)은 제3 절연 층(130)을 포함하지 않을 수 있다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 제조하는 방법을 더 제공한다. 도 1 및 2에 예시된 바와 같이, 본 방법은, 복수의 게이트 라인(180), 복수의 데이터 라인(190), TFT들(120), 공통 전극들(140) 및 픽셀 전극들(170)을 베이스 기판(110) 상에 형성하는 단계; 하나의 패터닝 프로세스에 의해 베이스 기판(110)으로부터 떨어진 공통 전극(140)의 일 측면 상에 제1 절연 층(150)을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해 베이스 기판(110)으로부터 떨어진 제1 절연 층(150)의 일 측면 상에 복수의 자기 커패시턴스 전극(160)을 형성하는 단계를 포함한다. 본 방법에서, 어레이로 분포된 복수의 픽셀 유닛(089)은 게이트 라인들(180) 및 데이터 라인들(190)에 의해 정의되고; 각각의 픽셀 유닛(089)은 TFT(120), 공통 전극(140) 및 픽셀 전극(170)을 포함한다.
패터닝 프로세스는 마스크 플레이트를 통해 소정 패턴을 형성하는 프로세스들을 포함하고, 예를 들어 포토레지스트 코팅 단계, 포토레지스트 노출 단계, 포토레지스트 현상 단계, 포토레지스트 패턴을 통한 박막 층의 에칭 단계 등을 포함한다. 그러나 실시예들은 이것으로 제한되지 않다. 패터닝 프로세스는 또한, 마스크 플레이트 없이 패턴을 형성하는 다른 프로세스들일 수 있고, 예를 들어 스크린 프린팅 프로세스를 통해 패턴을 형성할 수 있다.
본 개시내용의 실시예에서, 자기 커패시턴스 전극들(160)은 공통 전극들(140)이 형성된 후 형성된다. 따라서, 형성된 어레이 기판에서, 공통 전극들(140)은 베이스 기판(110)과, 자기 커패시턴스 전극들(160)이 제공되는 층 사이에 배치된다. 상호-커패시턴스 기술과 비교해서, 본 개시내용의 실시예에 의해 제공되는 어레이 기판은 하나의 패터닝 프로세스를 추가하여 자기 커패시턴스 전극들을 형성할 수 있고, 따라서 제조 프로세스를 감소시킬 수 있을 뿐만 아니라 SNR를 향상시킬 수 있다.
본 개시내용의 실시예에서, 자기 커패시턴스 전극들(160) 및 픽셀 전극들(170)의 형성 시퀀스는 제한되지 않는다. 예를 들어, 픽셀 전극들(170)은 복수의 자기 커패시턴스 전극들(160)이 형성되지 전 또는 후에 형성될 수 있다.
픽셀 전극들(170)이 자기 커패시턴스 전극들(140)이 형성되기 전에 형성될 때, 자기 커패시턴스 전극들(160)이 픽셀 전극들(170)의 상부 층 위에 배치되기 때문에, 보호 층(171)은 자기 커패시턴스 전극들(160) 상에 형성될 수 있다. 예를 들어, 투명 전도성 재료는 베이스 기판으로부터 떨어진 자기 커패시턴스 전극의 일 측면 상에 형성될 수 있고; 보호 층은 픽셀 전극들이 형성될 때 동시에, 하나의 패터닝 프로세스에 의해 각각의 자기 커패시턴스 전극 상에 형성된다.
적어도 하나의 실시예에서, 자기 커패시턴스 전극은 공통 전극들과 픽셀 전극들 사이에서 전계의 영향을 감소시키기 위해 격자형 또는 십자형 구조 등을 채택할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 각각의 형성된 자기 커패시턴스 전극(160)은 제1 방향을 따라 연장되는 적어도 하나의 제1 연장부(161) 및/또는 제2 방향을 따라 연장되는 적어도 하나의 제2 연장부(162)를 포함하고, 제1 방향은 제2 방향과 교차된다.
적어도 하나의 실시예에서, 자기 커패시턴스 전극들의 전지 커패시턴스를 감소시키기 위해, 공통 전극(140)에는 공통 전극(140)이 형성될 때 동시에, 하나의 패터닝 프로세스에 의해, 각각의 자기 커패시턴스 전극(160)의 제1 연장부들(161) 및 제2 연장부들(162) 중 일부 또는 모두에 대응하는 위치에 중공 영역이 제공될 수 있다.
적어도 하나의 실시예에서, 자기 커패시턴스 전극들 및 이와 전기적으로 접속된 리드들은 동일층 또는 상이한 층들에 배열될 수 있다. 예를 들어, 자기 커패시턴스 전극들 및 리드들이 동일층에 배열될 때, 복수의 리드는 복수의 자기 커패시턴스 전극이 형성될 때 동시에 형성될 수 있고, 따라서 각각의 자기 커패시턴스 전극이 하나의 리드와 전기적으로 접속된다. 예를 들어, 자기 커패시턴스 전극들 및 리드들이, 도 1에 예시된 바와 같이, 상이한 층들에 배열될 때, 복수의 리드(163) 및 제2 절연 층(235)은 공통 전극들(140)이 형성되기 전에 베이스 기판(110) 상에 순차적으로 형성될 수 있고, 따라서 각각의 자기 커패시턴스 전극(160)이 제2 절연 층(235)에서 스루 홀(164)를 통해 리드(163)와 전기적으로 접속된다.
적어도 하나의 실시예에서, 도 4에 예시된 바와 같이, 스루 홀들(164)의 비균일 분포에 의해 야기된 비균일 디스플레이를 감소시키기 위해, 제조 방법은, 자기 커패시턴스 전극들(140)을 형성하는 프로세스에서, 각각의 자기 커패시턴스 전극(140)이 다른 자기 커패시턴스 전극(들)과 전기적으로 접속된 적어도 하나의 리드와 중첩되도록 허용하는 단계; 및 제2 절연 층을 형성하는 프로세스에서, 제2 절연 층에 적어도 하나의 리세스(165)를 형성하는 단계를 포함할 수 있다. 적어도 하나의 리세스(165)는 각각의 자기 커패시턴스 전극, 및 다른 자기 커패시턴스 전극(들)과 전기적으로 접속되고 자기 커패시턴스 전극과 중첩되는 적어도 하나의 리드에 대응하고, 리세스(165)의 깊이는 제2 절연 층의 두께보다 작다(즉, 리세스(165)는 제2 절연 층을 통해 이어지는 스루 홀이 아니다).
본 개시내용의 실시예에서, 자기 커패시턴스 전극들 및 리드들이 상이한 층들에 배열될 때, 리드들은 자기 커패시턴스 전극들 위 또는 아래에 배치될 수 있다. 도 1에 예시된 바와 같이 적어도 하나의 실시예에서, 리드들이 자기 커패시턴스 전극들 아래에 배치될 때, 제조 방법은, 공통 전극들(140)이 형성될 때 동시에 스루 홀들(164)에 대응하는 개구부들(141)을 공통 전극들(140)에 형성하는 단계를 포함한다.
본 개시내용의 실시예에서, 자기 커패시턴스 전극들과 전기적으로 접속된 리드들은 어레이 기판상에서 임의의 금속성 구조를 형성하기 위한 재료로 만들어질 수 있다. 예를 들어, 제조 방법은, TFT들(120)의 제1 전극들(예를 들어, 게이트 전극들(121) 또는 소스 전극들(124) 및 드레인 전극들(125)), 및 복수의 리드(163)를 형성하는 단계를 포함할 수 있다.
본 개시내용의 실시예에서, 자기 커패시턴스 전극들(160) 및 리드들(163)은 직접 접촉하거나, 전도성 블록들(166)을 통해 서로 전기적으로 접속될 수 있다. 예를 들어, 자기 커패시턴스 전극들(160) 및 리드들(163)이 전도성 블록들(166)을 통해 서로 전기적으로 접속될 때, 제조 방법은, 자기 커패시턴스 전극들(160) 및 리드들(163)이 하나의 패터닝 프로세스에 의해 전기적으로 접속되는 전도성 블록들(166), 및 TFT들의 제2 전극들을 형성하는 단계를 포함한다. 예를 들어, TFT(120)가 하부-게이트 TFT일 때, 제2 전극들은 소스 전극(124) 및 드레인 전극(125)일 수 있다. 예를 들어, TFT(120)가 상부-게이트 TFT일 때, 제2 전극은 게이트 전극일 수 있다.
일례로서 도 1에 도시된 바와 같은 어레이 기판을 고려하여, 본 개시내용의 실시예에 의해 제공되는 어레이 기판을 제조하는 방법에 대한 상세한 설명이 이하 주어질 것이다.
도 1에 예시된 바와 같이, 어레이 기판(100) 내의 공통 전극(140)들은 플레이트 전극들이고; 픽셀 전극들(170)은 슬릿 전극들이고; 자기 커패시턴스 전극들(160) 및 픽셀 전극들(170)은 제1 절연 층(150) 상에 나란히 배열되고; TFT(120)는 하부-게이트 TFT이고; 자기 커패시턴스 전극들(160)은 전도성 블록들(166)을 통해 리드들(163)과 전기적으로 접속된다. 이 경우에, 본 개시내용의 실시예에 의해 제공되는 어레이 기판을 제조하는 방법은 다음의 단계들 S1-S9를 포함할 수 있다. 이 단계들은 이하에서 하나씩 설명될 것이다.
S1: 도 6a에 예시된 바와 같이, 게이트 금속 층을 베이스 기판(110) 상에 형성하고, 제1 패터닝 프로세스에 의해 리드들(163), 게이트 전극들(121) 및 게이트 라인들(도 6a에 도시되지 않음)을 형성한다.
예를 들어, 베이스 기판(110)은 글라스 기판, 석영 기판 등일 수 있고, 게이트 금속 층은 알루미늄, 구리, 지르코늄 또는 몰리브덴과 같은 금속으로 만들어질 수 있다. 게다가, 공통 전극 라인들 등은 또한 상기 단계에서 형성될 수 있다. 본 명세서에서는 추가 설명이 주어지지 않을 것이다.
S2: 도 6b에 도시된 바와 같이, 게이트 절연 층 재료를 형성하고, 제2 패터닝 프로세스에 의해 게이트 절연 층(122)을 형성하고, 리드들(163)을 노출시키기 위해 리드들(163)에 대응하는 게이트 절연 층(122)의 위치에서 홀들(022)을 통해 게이트 절연 층(122)을 형성한다.
S3: 도 6c에 도시된 바와 같이, 활성 층 재료를 형성하고, 제3 패터닝 프로세스에 의해 활성 층(123)을 형성하고, 리드들(163)을 노출시키기 위해 홀들(022)을 통해 게이트 절연 층에서 활성 층 재료를 에칭한다.
S4: 도 6d에 예시된 바와 같이, 소스/드레인 금속 층을 형성하고, 제4 패터닝 프로세스에 의해 소스 전극들(124), 드레인 전극들(125), 데이터 라인들(도 6d에 도시되지 않음), 및 홀들(022)을 통해 게이트 절연 층에 배치된 전도성 블록들(166)을 형성하고, 전도성 블록들(166)이 리드들(163)과 접촉하게 한다.
S5: 도 6e에 도시된 바와 같이, 제3 절연 층 재료를 형성하고, 제5 패터닝 프로세스에 의해 제3 절연 층(130)을 형성하고, 전도성 블록들(166)을 노출시키기 위해 전도성 블록들(166)에 대응하는 위치에서 스루 홀들(131)을 형성하고, 드레인 전극들(125)을 노출시키기 위해 드레인 전극들(125)에 대응하는 위치에서 스루 홀들(132)을 형성한다.
상기 단계에서, 리세스(도 6e에 도시되지 않음)는 또한, 제3 절연 층(130)에 형성될 수 있다. 리세스는 베이스 기판(110)으로의 방향을 따라 하나의 리드와 중첩된다.
S6: 도 6f에 도시된 바와 같이, 제1 투명 전도성 재료를 형성하고, 제6 패터닝 프로세스에 의해 공통 전극들(140)을 형성한다. 상기 단계에서, 공통 전극들(140)에는 전도성 블록들(166)에 대응하는 위치에 개구부들(141)이 제공되며; 스루 홀들(131) 내의 제1 투명 전도성 재료는 전도성 블록들(166)을 노출시키기 위해 에칭되고; 공통 전극(140)에는 형성될 각각의 자기 커패시턴스 전극의 제1 연장부들 및 제2 연장부들 중 일부 또는 모두에 대응하는 위치에 중공 영역(142)이 제공되고; 공통 전극들(140)에는 드레인 전극들(125)에 대응하는 위치에 개구부들이 제공되고; 스루 홀들(132) 내의 제1 투명 전도성 재료는 드레인 전극들(125)을 노출시키기 위해 에칭된다.
상기 단계에서, 리세스들이 S5 단계에서 형성되면, 공통 전극들에는 또한, 리세스들에 대응하는 위치에 개구부들이 제공될 수 있다.
S7: 도 6g에 도시된 바와 같이, 제1 절연 층 재료를 형성하고, 제7 패터닝 프로세스에 의해 제1 절연 층을 형성하고, 전도성 블록들(166)을 노출시키기 위해 전도성 블록들(166)에 대응하는 위치에 스루 홀들(164)을 형성하고, 드레인 전극들(125)을 노출시키기 위해 드레인 전극들(125)에 대응하는 위치에 스루 홀들(172)을 형성한다.
S8: 도 6h에 도시된 바와 같이, 금속 재료의 하나의 층을 형성하고, 제8 패터닝 프로세스에 의해 자기 커패시턴스 전극들(160)을 형성하고, 각각의 자기 커패시턴스 전극(160)이 적어도 하나의 제1 연장부(161) 및 적어도 하나의 제2 연장부(162)를 포함하도록 허용하고, 각각의 자기 커패시턴스 전극(160)의 하나의 연장부가 전도성 블록(166)과 전기적으로 접속되도록 허용하고, 적어도 하나의 연장부가 공통 전극(140) 내의 중공 영역(142)에 대응하도록 허용하고, 드레인 전극들(125)을 노출시키기 위해 스루 홀들(172) 내의 금속 재료를 에칭한다.
상기 단계에서, 리세스들이 S5 단계에서 형성되면, 자기 커패시턴스 전극들(160)은 리세스들에 대응하는 위치에 형성된다. 상기 단계에서, 스루 홀들(172) 내의 금속 재료는 또한 유지될 수 있다.
S9: 도 1에 도시된 바와 같이, 제2 투명 전도성 재료를 형성하고, 제9 패터닝 프로세스에 의해 픽셀 전극들(170)을 형성하고, 픽셀 전극들(170)이 드레인 전극들(125)과 접촉하도록 허용하고, 자기 커패시턴스 전극들(160)을 커버하는 제2 투명 전도성 재료를 유지함으로써 보호 층(171)을 형성한다.
상기 단계에서, 스루 홀들(172) 내의 금속 재료가 S8 단계에서 에칭되지 않으면, 픽셀 전극들(170)은 픽셀 전극들(170)과 드레인 전극들(125) 사이에 전기적 접속을 달성하기 위해 스루 홀들(172) 내의 금속 재료들과 접촉할 수 있다.
상기 제조 방법이 8개의 마스크 프로세스(즉, 패터닝 프로세스)를 채택하는 어레이 기판에 기초하여 자기 커패시턴스 전극들을 형성하기 위한 하나의 마스크 프로세스를 추가함으로써 획득되는 것에 유의해야 한다. 본 개시내용의 실시예에 의해 제공되는 제조 방법은 또한, 다른 어레이 기판, 예를 들어 7개의 마스크 프로세스 또는 6개의 마스크 프로세스를 채택하는 어레이 기판에 적용 가능할 수 있다. 본 명세서에서는 추가 설명이 주어지지 않을 것이다.
제조 방법에서, 구조들의 배열은 어레이 기판의 실시예의 관련된 설명을 참고할 수 있다. 본 명세서에서는 추가 설명이 주어지지 않을 것이다.
본 개시내용의 적어도 하나의 실시예는 임의의 상기 실시예에 의해 제공되는 어레이 기판을 구동하는 방법을 더 제공한다. 구동 방법은, 공통 전극 신호들을 공통전극들에 인가하면서, 구동 신호들을 자기 커패시턴스 전극들에 인가하는 단계; 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 그 피드백 신호들(이하, 제1 모드로 언급됨)에 따라 터치 위치를 결정하는 단계; 또는 하나의 프레임을 디스플레이하기 위한 시간을 디스플레이 기간 및 터치 기간으로 분할하고, 디스플레이 기간 및 터치 기간에서 공통 전극 신호들을 공통 전극들에 인가하고, 터치 기간에 구동 신호들을 자기 커패시턴스 전극들에 인가하고, 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 그 피드백 신호들(이하, 제2 모드로서 언급됨)에 따라 터치 위치를 결정하는 단계를 포함한다. 구동 방법에서, 도 1에 예시된 바와 같이, 공통 전극들(140)과 자기 커패시턴스 전극들(160) 양자는 어레이 기판(100)의 베이스 기판(110) 상에 배치되고; 제1 절연 층(150)은 베이스 기판(110)으로부터 떨어진, 공통 전극들(140)이 제공되는 층의 일 측면 상에 배치되고; 자기 커패시턴스 전극들(160)은 베이스 기판으로부터 떨어진, 제1 절연 층(150)의 일 측면 상에 배치된다. 구동 방법에서 어레이 기판의 구현은 어레이 기판의 실시예들을 참고할 수 있다. 본 명세서에서는 추가 설명이 주어지지 않을 것이다.
본 개시내용의 실시예에 의해 제공되는 구동 방법은 2개의 구동 모드를 제공하며: 제1 모드에서는, 디스플레이 구동 및 터치 구동이 각각 수행되고 서로 영향을 미치지 않으며, 따라서 디스플레이 구동이 연속적으로 수행되고 터치 구동도 연속적으로 수행될 수 있게 되며; 제2 모드에서는, 시간 공유 구동이 채택되고, 하나의 프레임을 디스플레이하는 시간이 디스플레이 기간 및 터치 기간으로 분할되고; 디스플레이 구동은 디스플레이 기간 및 터치 기간에서 연속적으로 수행될 수 있고, 터치 구동은 터치 기간에서만 수행될 수 있다. 따라서, 본 개시내용의 실시예에 의해 제공되는 구동 방법에서, 디스플레이 기능은 터치 기능에 의해 영향을 받지 않는다.
본 개시내용의 실시예에서, 디스플레이 구동의 프로세스에서, 구동 방법은 게이트 스캐닝 신호들을 게이트 라인들에 인가하는 단계, 및 그레이-스케일 신호들을 데이터 라인들에 인가하는 단계를 더 포함한다.
예를 들어, 제2 모드가 채택될 때, 구동 방법은, 디스플레이 기간에서, 자기 커패시턴스 전극들이 접지되는 LCD 기능을 달성하기 위해, 게이트 스캐닝 신호들을 복수의 게이트 라인에 인가하고, 그레이-스케일 신호들을 복수의 데이터 신호 라인에 인가하고, 공통 전극 신호들을 공통 전극에 인가하는 단계; 및 터치 기간에서, 터치 기능을 달성하기 위해, 구동 신호들을 자기 커패시턴스 전극들에 인가하고, 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 피드백 신호들을 분석하여 터치가 발생했는지를 결정하는 단계를 포함한다. 더욱이, 상기 프로세스에서, 게이트 라인들, 데이터 라인들 및 공통 전극들의 신호들은 LCD 기능을 달성하기 위해 디스플레이 기간에서의 신호들과 일치한다. 예로서, 디스플레이 기간에서, 공통 전극 신호들도 자기 커패시턴스 전극들에 인가될 수 있다.
제1 모드가 채택될 때, LCD 기능의 구현 및 터치 기능들의 구현은 제2 모드의 구현들과 유사하다. 차이는, 제1 모드에서는 디스플레이 기간 및 터치 기간이 분할되는 것이 요구되지 않고 디스플레이 구동 및 터치 구동이 동시에 수행될 수 없다는 것이다.
게다가, 터치 기능을 달성하는 프로세스에서, 구동 신호들은 자기 커패시턴스 전극들에 순차적으로 인가될 수 있고, 자기 커패시턴스 전극들의 피드백 신호들은 순차적으로 수신될 수 있다. 구동 신호들은 또한, 자기 커패시턴스 전극들에 동시에 인가될 수 있고, 자기 커패시턴스 전극들의 피드백 신호들은 동시에 수신될 수 있다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 디바이스를 더 제공하며, 디스플레이 디바이스는 임의의 상기 실시예에 의해 제공되는 어레이 기판(100)을 포함한다. 도 7에 예시된 바와 같이, 어레이 기판(100) 상의 자기 커패시턴스 전극들(160)은 공통 전극들(140) 상에 배치된다. 일례로서 자기 커패시턴스 전극들(160) 및 리드들(163)이 상이한 층들에 배열되는 경우를 고려한 설명이 도 7과 관련하여 주어진다. 어레이 기판의 구현은 위의 적절한 설명을 참고할 수 있다. 본 명세서에서는 추가 설명이 주어지지 않을 것이다.
본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스는 LCD 패널, e-페이퍼, 모바일 폰, 태블릿 PC, TV, 디스플레이, 노트북 컴퓨터, 디지털 픽처 프레임(digital picture frame) 및 내비게이터와 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다.
적어도 하나의 실시예에서, 도 7에 예시된 바와 같이, 디스플레이 디바이스는 어레이 기판(100)에 반대편에 배열된 대향 기판(200)을 더 포함한다. 대향 기판(200)에는 블랙 매트릭스(210)가 제공된다. 각각의 자기 커패시턴스 전극(160)이 제1 방향을 따라 연장되는 적어도 하나의 제1 연장부 및/또는 제2 방향을 따라 연장되는 적어도 하나의 제2 연장부를 포함하고 제1 방향이 제2 방향과 교차할 때, 제1 연장부(161) 및 제2 연장부(162)는 블랙 매트릭스들의 위치에 대응한다. 다시 말해서, 각각의 자기 커패시턴스 전극(160)이 격자형 또는 십자형 구조 등을 채택할 때, 자기 커패시턴스 전극들(160)은 블랙 매트릭스들(210)의 위치에 대응된다. 블랙 매트릭스들이 흑광(black light) 차폐 재료로 만들어졌기 때문에, 자기 커패시턴스 전극들(160)(특히, 자기 커패시턴스 전극들이 금속 재료로 만들어질 때)은 블랙 매트릭스들에 의해 차폐되고, 따라서 디스플레이 효과에 영향을 미칠 수 없다.
물론, 액정들은 또한 어레이 기판(100)과 대향 기판(200) 사이에 배치되고; 컬러 필터 층, 평탄화 층 및 스페이서와 같은 구조들은 또한 대향 기판(200) 상에 배치될 수 있고; 터치 집적 칩(IC) 및 인쇄 회로 기판(PCB)과 같은 구조들은 또한 어레이 기판(100) 상에 배치될 수 있다. 상기 구조들은 본 기술분야의 통상의 기술자에 의해 잘 알려졌기 때문에, 추가 설명은 본 명세서에 주어지지 않을 것이다.
상기 설명은 본 발명의 바람직한 실시예일 뿐이며 본 개시내용의 보호 범위를 제한하는 것으로 의도되지 않는다. 본 발명의 보호 범위는 첨부된 청구항들에 의해 정의되어야 한다.
본 출원은 2015년 2월 2일자로 출원된 중국 특허출원 제201510053731.7호의 우선권을 주장하며, 그 개시 내용은 본 출원의 일부로서 참고로 본 명세서에 포함된다.

Claims (30)

  1. 베이스 기판, 및 상기 베이스 기판상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 어레이 기판으로서,
    어레이로 분포된 복수의 픽셀 유닛은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고;
    각각의 픽셀 유닛은 공통 전극, 픽셀 전극 및 박막 트랜지스터(TFT)를 포함하고;
    상기 베이스 기판으로부터 떨어진, 상기 공통 전극들이 제공되는 층의 일 측면 상에 제1 절연 층이 배치되고;
    상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극이 배치되고;
    상기 자기 커패시턴스 전극들이 상기 베이스 기판으로부터 떨어진, 상기 픽셀 전극들이 제공되는 층의 일 측면 상에 배치되는 경우, 또는 상기 자기 커패시턴스 전극들 및 상기 픽셀 전극들이 동일층 상에 나란히 배열되는 경우, 보호 층이 상기 자기 커패시턴스 전극들 상에 배치되고;
    상기 보호 층 및 상기 픽셀 전극은 동시에 형성되고, 또한 동일한 재료로 형성되는 어레이 기판.
  2. 제1항에 있어서, 상기 자기 커패시턴스 전극들은 공통 전극들이 제공되는 층과 픽셀 전극이 제공되는 층 사이에 배치되거나; 또는 상기 자기 커패시턴스 전극들은 상기 베이스 기판으로부터 떨어진, 상기 픽셀 전극들이 제공되는 층의 일 측면 상에 배치되거나; 또는 상기 자기 커패시턴스 전극들 및 상기 픽셀 전극들은 동일층 상에 나란히 배열되는 어레이 기판.
  3. 제1항 또는 제2항에 있어서, 각각의 자기 커패시턴스 전극은 제1 방향을 따라 연장되는 적어도 하나의 제1 연장부 및 제2 방향을 따라 연장되는 적어도 하나의 제2 연장부를 포함하고; 상기 제1 방향은 상기 제2 방향과 교차되는 어레이 기판.
  4. 제3항에 있어서, 각각의 제1 연장부는 상기 베이스 기판에 수직한 방향에서 하나의 게이트 라인과 중첩되고, 각각의 제2 연장부는 상기 베이스 기판에 수직한 상기 방향에서 하나의 데이터 라인과 중첩되는 어레이 기판.
  5. 제1항 또는 제2항에 있어서,
    각각의 자기 커패시턴스 전극은 상기 자기 커패시턴스 전극의 신호를 리드 아웃(lead out)하도록 구성되는 하나의 리드와 전기적으로 접속되고;
    상기 자기 커패시턴스 전극 및 상기 리드는 상이한 층들에 배열되고; 상기 자기 커패시턴스 전극이 제공되는 층과 상기 리드 사이에 제2 절연 층이 배치되고; 상기 자기 커패시턴스 전극은 스루 홀(through hole)을 통해 상기 리드와 전기적으로 접속되는 어레이 기판.
  6. 제5항에 있어서, 상기 자기 커패시턴스 전극은 다른 자기 커패시턴스 전극과 전기적으로 접속된 적어도 하나의 리드와 중첩되고; 상기 자기 커패시턴스 전극과 상기 리드 사이의 상기 제2 절연 층에 리세스가 형성되고; 상기 리세스의 깊이는 상기 제2 절연 층의 두께보다 작은, 어레이 기판.
  7. 제5항에 있어서, 상기 공통 전극에는 상기 스루 홀에 대응하는 위치에 개구부가 제공되고; 상기 스루 홀은 상기 개구부를 통해 이어지는 어레이 기판.
  8. 제7항에 있어서, 픽셀 유닛들의 모든 2개의 인접 행에 의해 픽셀 유닛 그룹이 정의되고; 2개의 게이트 라인은 상기 픽셀 유닛들의 2개의 인접 행 사이에 배치되고; 상기 리드들은 인접 픽셀 유닛 그룹들 사이의 갭들에 배치되는 어레이 기판.
  9. 제1항 또는 제2항에 있어서, 상기 공통 전극이 제공되는 층과 상기 TFT 사이에 제3 절연 층이 배치되는 어레이 기판.
  10. 제1항 또는 제2항에 있어서, 각각의 자기 커패시턴스 전극은 상기 자기 커패시턴스 전극의 신호를 리드 아웃하도록 구성되는 하나의 리드와 전기적으로 접속되고; 상기 자기 커패시턴스 전극 및 상기 리드는 동일층에 배열되는 어레이 기판.
  11. 제1항 또는 제2항에 있어서, 상기 자기 커패시턴스 전극들은 금속 재료로 만들어지는 어레이 기판.
  12. 베이스 기판, 및 상기 베이스 기판상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 어레이 기판으로서,
    어레이로 분포된 복수의 픽셀 유닛은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고;
    각각의 픽셀 유닛은 공통 전극, 픽셀 전극 및 박막 트랜지스터(TFT)를 포함하고;
    상기 베이스 기판으로부터 떨어진, 상기 공통 전극들이 제공되는 층의 일 측면 상에 제1 절연 층이 배치되고;
    상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극이 배치되며;
    각각의 자기 커패시턴스 전극은 제1 방향을 따라 연장되는 적어도 하나의 제1 연장부 및 제2 방향을 따라 연장되는 적어도 하나의 제2 연장부를 포함하고; 상기 제1 방향은 상기 제2 방향과 교차되고;
    상기 공통 전극에는 각각의 자기 커패시턴스 전극의 상기 제1 연장부 및 상기 제2 연장부 중 일부 또는 전부에 대응하는 위치에 중공 영역(hollowed-out area)이 제공되는 어레이 기판.
  13. 베이스 기판, 및 상기 베이스 기판상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 어레이 기판으로서,
    어레이로 분포된 복수의 픽셀 유닛은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고;
    각각의 픽셀 유닛은 공통 전극, 픽셀 전극 및 박막 트랜지스터(TFT)를 포함하고;
    상기 베이스 기판으로부터 떨어진, 상기 공통 전극들이 제공되는 층의 일 측면 상에 제1 절연 층이 배치되고;
    상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극이 배치되며;
    각각의 자기 커패시턴스 전극은 상기 자기 커패시턴스 전극의 신호를 리드 아웃(lead out)하도록 구성되는 하나의 리드와 전기적으로 접속되고;
    상기 자기 커패시턴스 전극 및 상기 리드는 상이한 층들에 배열되고; 상기 자기 커패시턴스 전극이 제공되는 층과 상기 리드 사이에 제2 절연 층이 배치되고; 상기 자기 커패시턴스 전극은 스루 홀(through hole)을 통해 상기 리드와 전기적으로 접속되고;
    상기 공통 전극에는 상기 스루 홀에 대응하는 위치에 개구부가 제공되고;
    상기 스루 홀은 상기 개구부를 통해 이어지고;
    상기 TFT는 제1 전극을 포함하고; 상기 리드 및 상기 제1 전극은 동일층에 배열되고;
    상기 TFT는 제2 전극을 더 포함하고;
    상기 자기 커패시턴스 전극 및 상기 리드는 상기 제2 전극과 동일층 상에 배열되는 전도성 블록을 통해 서로 전기적으로 접속되는 어레이 기판.
  14. 제13항에 있어서, 상기 공통 전극이 제공되는 층과 상기 TFT 사이에 제3 절연층이 배치되고; 상기 제2 절연 층은 상기 제3 절연 층을 포함하고;
    상기 TFT는 게이트 절연 층을 포함하고; 상기 제2 절연 층은 상기 게이트 절연 층을 더 포함하는 어레이 기판.
  15. 제14항에 있어서, 상기 TFT는 게이트 절연 층을 포함하고; 상기 제2 절연 층은 상기 게이트 절연 층을 더 포함하는 어레이 기판.
  16. 베이스 기판, 및 상기 베이스 기판상에 배치되는 복수의 게이트 라인 및 복수의 데이터 라인을 포함하는 어레이 기판으로서,
    어레이로 분포된 복수의 픽셀 유닛은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고;
    각각의 픽셀 유닛은 공통 전극, 픽셀 전극 및 박막 트랜지스터(TFT)를 포함하고;
    상기 베이스 기판으로부터 떨어진, 상기 공통 전극들이 제공되는 층의 일 측면 상에 제1 절연 층이 배치되고;
    상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극이 배치되고;
    각각의 자기 커패시턴스 전극은 상기 자기 커패시턴스 전극의 신호를 리드 아웃(lead out)하도록 구성되는 하나의 리드와 전기적으로 접속되고;
    상기 자기 커패시턴스 전극 및 상기 리드는 상이한 층들에 배열되고; 상기 자기 커패시턴스 전극이 제공되는 층과 상기 리드 사이에 제2 절연 층이 배치되고; 상기 자기 커패시턴스 전극은 스루 홀(through hole)을 통해 상기 리드와 전기적으로 접속되고;
    상기 공통 전극에는 상기 스루 홀에 대응하는 위치에 개구부가 제공되고;
    상기 스루 홀은 상기 개구부를 통해 이어지고;
    상기 공통 전극이 제공되는 층과 상기 TFT 사이에 제3 절연층이 배치되고;
    상기 제3 절연층에는 리세스가 제공되고,
    상기 제2 절연 층은 상기 제3 절연 층을 포함하는 어레이 기판.
  17. 제16항에 있어서, 상기 TFT는 게이트 절연 층을 포함하고; 상기 제2 절연 층은 상기 게이트 절연 층을 더 포함하는 어레이 기판.
  18. 제1항, 제2항, 및 제12항 내지 제17항 중 어느 한 항에 따른 어레이 기판을 포함하는 디스플레이 디바이스.
  19. 제18항에 있어서, 상기 어레이 기판 반대편에 배열되는 대향 기판을 더 포함하고,
    상기 대향 기판에는 블랙 매트릭스들이 제공되고; 상기 제1 연장부 및 상기 제2 연장부는 각각의 자기 커패시턴스 전극이 제1 방향을 따라 연장되는 상기 제1 연장부 및 제2 방향을 따라 연장되는 상기 제2 연장부 중 적어도 하나를 포함하는 경우, 상기 블랙 매트릭스들의 위치들에 대응하고, 상기 제1 방향은 상기 제2 방향과 교차되는 디스플레이 디바이스.
  20. 어레이 기판의 제조 방법으로서,
    복수의 게이트 라인, 복수의 데이터 라인, 박막 트랜지스터들(TFTs), 공통 전극들 및 픽셀 전극들을 베이스 기판상에 형성하는 단계;
    하나의 패터닝 프로세스에 의해, 상기 베이스 기판으로부터 떨어진, 상기 공통 전극의 일 측면 상에 제1 절연 층을 형성하는 단계; 및
    하나의 패터닝 프로세스에 의해 상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극을 형성하는 단계
    를 포함하고, 어레이로 분포된 복수의 픽셀 유닛이 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고; 각각의 픽셀 유닛은 TFT, 공통 전극 및 픽셀 전극을 포함하고;
    상기 베이스 기판으로부터 떨어진, 상기 자기 커패시턴스 전극의 일 측면 상에 투명 전도성 재료가 형성되고;
    하나의 패터닝 프로세스에 의해, 상기 픽셀 전극들이 형성될 때 동시에 보호 층이 각각의 자기 커패시턴스 전극 상에 형성되는 제조 방법.
  21. 제20항에 있어서, 상기 자기 커패시턴스 전극들이 형성되기 전에 또는 후에 픽셀 전극들이 형성되는 제조 방법.
  22. 제20항에 있어서, 각각의 자기 커패시턴스 전극은 제1 방향을 따라 연장되는 제1 연장부 및 제2 방향을 따라 연장되는 제2 연장부 중 적어도 하나를 포함하고; 상기 제1 방향은 상기 제2 방향과 교차되는 제조 방법.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서, 복수의 리드 및 제2 절연 층이 상기 베이스 기판 상에 순차적으로 형성되어, 각각의 자기 커패시턴스 전극이 스루 홀을 통해 리드와 전기적으로 접속되는 제조 방법.
  24. 제23항에 있어서,
    상기 자기 커패시턴스 전극들의 형성시, 각각의 자기 커패시턴스 전극은 다른 자기 커패시턴스 전극(들)과 전기적으로 접속된 적어도 하나의 리드와 중첩되고;
    상기 제2 절연 층의 형성시, 리세스가 상기 제2 절연 층에 형성되고; 상기 리세스는 각각의 자기 커패시턴스 전극, 및 다른 자기 커패시턴스 전극(들)과 전기적으로 접속되고 상기 자기 커패시턴스 전극과 중첩되는 상기 적어도 하나의 리드에 대응하고; 상기 리세스의 깊이는 상기 제2 절연 층의 두께보다 작은, 제조 방법.
  25. 제23항에 있어서, 상기 공통 전극들이 형성될 때 동시에 상기 공통 전극들에, 상기 스루 홀들에 대응하는 개구부들이 형성되는 제조 방법.
  26. 어레이 기판의 제조 방법으로서,
    복수의 게이트 라인, 복수의 데이터 라인, 박막 트랜지스터들(TFTs), 공통 전극들 및 픽셀 전극들을 베이스 기판상에 형성하는 단계;
    하나의 패터닝 프로세스에 의해, 상기 베이스 기판으로부터 떨어진, 상기 공통 전극의 일 측면 상에 제1 절연 층을 형성하는 단계; 및
    하나의 패터닝 프로세스에 의해 상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극을 형성하는 단계
    를 포함하고, 어레이로 분포된 복수의 픽셀 유닛이 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고; 각각의 픽셀 유닛은 TFT, 공통 전극 및 픽셀 전극을 포함하고;
    복수의 리드 및 제2 절연 층이 상기 베이스 기판 상에 순차적으로 형성되어, 각각의 자기 커패시턴스 전극이 스루 홀을 통해 리드와 전기적으로 접속되고;
    공통 전극들이 형성될 때 동시에 상기 공통 전극들에, 상기 스루 홀들에 대응하는 개구부들이 형성되고;
    상기 TFT들의 제1 전극들 및 복수의 리드가 하나의 패터닝 프로세스에 의해 형성되고;
    상기 TFT들의 제2 전극들 및 전도성 블록들이 하나의 패터닝 프로세스에 의해 형성되고, 상기 자기 커패시턴스 전극들 및 상기 리드들은 상기 전도성 블록들을 통해 전기적으로 접속되는 제조 방법.
  27. 어레이 기판의 제조 방법으로서,
    복수의 게이트 라인, 복수의 데이터 라인, 박막 트랜지스터들(TFTs), 공통 전극들 및 픽셀 전극들을 베이스 기판상에 형성하는 단계;
    하나의 패터닝 프로세스에 의해, 상기 베이스 기판으로부터 떨어진, 상기 공통 전극의 일 측면 상에 제1 절연 층을 형성하는 단계; 및
    하나의 패터닝 프로세스에 의해 상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 복수의 자기 커패시턴스 전극을 형성하는 단계
    를 포함하고, 어레이로 분포된 복수의 픽셀 유닛이 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되고; 각각의 픽셀 유닛은 TFT, 공통 전극 및 픽셀 전극을 포함하고;
    각각의 자기 커패시턴스 전극은 제1 방향을 따라 연장되는 제1 연장부 및 제2 방향을 따라 연장되는 제2 연장부 중 적어도 하나를 포함하고; 상기 제1 방향은 상기 제2 방향과 교차되고;
    상기 공통 전극에는, 상기 공통 전극들이 형성될 때 동시에 각각의 자기 커패시턴스 전극의 상기 제1 연장부 및 상기 제2 연장부 중 일부 또는 모두에 대응하는 위치에 중공 영역이 제공되는 제조 방법.
  28. 제27항에 있어서, 복수의 리드 및 제2 절연 층이 상기 베이스 기판 상에 순차적으로 형성되어, 각각의 자기 커패시턴스 전극이 스루 홀을 통해 리드와 전기적으로 접속되는 제조 방법.
  29. 제28항에 있어서,
    상기 자기 커패시턴스 전극들의 형성시, 각각의 자기 커패시턴스 전극은 다른 자기 커패시턴스 전극(들)과 전기적으로 접속된 적어도 하나의 리드와 중첩되고;
    상기 제2 절연 층의 형성시, 리세스가 상기 제2 절연 층에 형성되고; 상기 리세스는 각각의 자기 커패시턴스 전극, 및 다른 자기 커패시턴스 전극(들)과 전기적으로 접속되고 상기 자기 커패시턴스 전극과 중첩되는 상기 적어도 하나의 리드에 대응하고; 상기 리세스의 깊이는 상기 제2 절연 층의 두께보다 작은, 제조 방법.
  30. 어레이 기판의 구동 방법으로서,
    공통 전극 신호들을 공통 전극들에 인가하고, 구동 신호들을 자기 커패시턴스 전극들에 인가하며; 상기 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 상기 피드백 신호들에 따라 터치 위치를 결정하는 단계; 또는
    하나의 프레임을 디스플레이하기 위한 시간을 디스플레이 기간 및 터치 기간으로 분할하고, 상기 디스플레이 기간 및 상기 터치 기간에서 공통 전극 신호들을 상기 공통 전극들에 인가하고, 상기 터치 기간에서, 구동 신호들을 상기 자기 커패시턴스 전극들에 인가하고, 상기 자기 커패시턴스 전극들의 피드백 신호들을 수신하고, 상기 피드백 신호들에 따라 상기 터치 위치를 결정하는 단계
    를 포함하고, 상기 공통 전극들 및 상기 자기 커패시턴스 전극들 양자는 상기 어레이 기판의 베이스 기판상에 배치되고; 상기 베이스 기판으로부터 떨어진, 상기 공통 전극들이 제공되는 층의 일 측면 상에 제1 절연 층이 배치되고; 상기 자기 커패시턴스 전극들은 상기 베이스 기판으로부터 떨어진, 상기 제1 절연 층의 일 측면 상에 배치되고,
    상기 자기 커패시턴스 전극들이 상기 베이스 기판으로부터 떨어진, 픽셀 전극들이 제공되는 층의 일 측면 상에 배치되는 경우, 또는 상기 자기 커패시턴스 전극들 및 픽셀 전극들이 동일층 상에 나란히 배열되는 경우, 보호 층이 상기 자기 커패시턴스 전극들 상에 배치되고;
    상기 보호 층 및 픽셀 전극은 동시에 형성되고, 또한 동일한 재료로 형성되는, 구동 방법.
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