JP2018503847A - アレイ基板及びその作成方法と駆動方法、表示装置 - Google Patents

アレイ基板及びその作成方法と駆動方法、表示装置 Download PDF

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Abstract

アレイ基板及びその作成方法と駆動方法と、表示装置であって、前記アレイ基板（１００）はベース基板（１１０）と、前記ベース基板（１１０）に設置された複数のゲートライン（１８０）と複数のデータライン（１９０）と、を含み、前記ゲートライン（１８０）と前記データライン（１９０）は複数の配列配置の画素ユニット（０８９）を限定し、各画素ユニット（０８９）は共通電極（１４０）と、画素電極（１７０）と、薄膜トランジスタ（１２０）と、を含み、前記共通電極（１４０）が位置する層における前記ベース基板（１１０）に離れる側に第１絶縁層（１５０）が設けられ、前記第１絶縁層（１５０）における前記ベース基板（１１０）に離れる側に複数の自己容量電極（１６０）が設けられる。相互容量技術を利用するアレイ基板に比べ、当該アレイ基板（１００）の作成フローが少なくて信号雑音比が向上される。

Description

本発明の少なくとも１つの実施例はアレイ基板及びその作成方法と駆動方法と、表示装置に関する。
ディスプレイ技術の急速な発展につれ、タッチスクリーンは既にだんだん人々の日常生活に普及してきた。現在よく使用されるタッチスクリーンは液晶タッチスクリーンであって、タッチ機能を実現するためのタッチ構造と、表示機能を実現するための液晶表示パネルと、を主に含む。
液晶表示パネルは、相互対向するアレイ基板と、対向基板（例えばカラーフィルタ基板）と、アレイ基板と対向基板との間に設けられた液晶層と、を含む。液晶表示装置は、共通電極と画素電極に電圧をかけることによって液晶分子の配向を制御し、更に光線を制御する。異なる表示モードによって、共通電極と画素電極はそれぞれ対向基板とアレイ基板に位置してもよく（例えばＴＮモード）、両方ともアレイ基板に位置してもよい（例えばＩＰＳモードとＡＤＳモード）。
タッチスクリーンは、例えば、タッチ構造と表示パネルの外にある保護ガラスが集積された外掛け式タッチスクリーンと、タッチ構造が表示パネルの内部に設けられた組込式タッチスクリーンとを含む。外掛け式タッチスクリーンは、作成コストが高いことと、光線透過率が低くてモジュールが厚いことと、などのデメリットを有し、組込式タッチスクリーンはタッチモジュール全体の厚さを低減し、タッチスクリーンの作成コストを低減することができるため、各パネルメーカーに人気がある。
現状、多数のタッチスクリーンはコンデンサ式タッチスクリーンであって、相互容量原理を利用するタッチスクリーンと自己容量原理を利用するタッチスクリーンに分けられる。
通常、相互容量原理を利用するタッチスクリーンは基板の表面に横電極と縦電極が作成され、横電極と縦電極が交差する場所に電気容量が形成される。接触物（例えば、人間の指）がスクリーンにタッチした際に、タッチされた場所の付近にある２つの電極の間の結合に影響したことによって、この２つの電極の間の電気容量が変更された。電気容量の変化状況によって、タッチされた場所の座標を計算することができる。
通常、自己容量原理を利用するタッチスクリーンは、同じ層に設置され、且つお互いに絶縁する複数の自己容量電極を含み、各自己容量電極が導線によってタッチ検知チップに接続される。接触物（例えば、人間の指）がスクリーンにタッチしていない際に、各自己容量電極の電気容量はある固定値である。接触物がスクリーンにタッチした際に、タッチされた場所に対応する自己容量電極の電気容量は固定値に接触物が起こした電気容量を足した値であり、各自己容量電極の電気容量の値の変化状況を検出することで、タッチ検知チップがタッチされた場所の座標を得ることができる。
本発明の少なくとも１つの実施例は、アレイ基板及びその作成方法と駆動方法と、表示装置である。相互容量技術を利用するものに比べ、本発明実施例は作成フローを低減し、信号雑音比を向上することができる。
本発明の少なくとも１つの実施例は、ベース基板と、前記ベース基板に設置される複数のゲートラインと複数のデータラインと、を含むアレイ基板であって、前記ゲートラインと前記データラインは、配列に配置される複数の画素ユニットを限定し、各画素ユニットは共通電極と、画素電極と、薄膜トランジスタと、を含み、前記共通電極の位置される層における前記ベース基板に離れる側に第１絶縁層が設けられ、前記第１絶縁層における前記ベース基板に離れる側に複数の自己容量電極が設けられる、アレイ基板である。
本発明の少なくとも１つの実施例は上記のいずれかのアレイ基板を含む表示装置である。
本発明の少なくとも１つの実施例はアレイ基板の作成方法であって、ベース基板に複数のゲートラインと、複数のデータラインと、薄膜トランジスタと、共通電極と、画素電極と、を形成することと、１回のパターニング工程によって前記共通電極における前記ベース基板に離れる側に第１絶縁層を形成することと、１回のパターニング工程によって前記第１絶縁層における前記ベース基板に離れる側に複数の自己容量電極を形成することと、を含む。この方法において、前記ゲートラインとデータラインは配列配置の複数の画素ユニットを限定し、各画素ユニットは前記薄膜トランジスタと、共通電極と、画素電極とを含む。
本発明の少なくとも１つの実施例は更にアレイ基板の駆動方法であって、前記共通電極に共通電極信号を与えるとともに、前記各自己容量電極に駆動信号を与えることと、各自己容量電極からのフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断することと、もしくは、１コマの画像を表示する時間を表示時間帯とタッチ時間帯に分け、表示時間帯とタッチ時間帯で前記共通電極に共通電極信号を与え、タッチ時間帯で各自己容量電極に駆動信号を与えるとともに各自己容量電極のフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断することと、を含む。この方法において、前記共通電極も、前記自己容量電極も前記アレイ基板のベース基板に設置され、前記共通電極が位置する層における前記ベース基板に離れる側に第１絶縁層が設けられ、前記第１絶縁層における前記ベース基板に離れる側に自己容量電極が設けられる。
本願実施例の構成を明らかにするために、以下は実施例の図面を簡単に説明する。無論、以下の説明における図面はあくまでも本発明の実施例の一部に関するものであり、本発明の範囲をこれに限定する趣旨ではない。
本発明実施例にかかるアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の平面模式図である。 本発明実施例にかかる自己容量電極が導線と同じ層に設置される平面模式図である。 本発明実施例にかかる自己容量電極が導線と異なる層に設置される平面模式図である。 本発明実施例にかかるアレイ基板の平面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかるアレイ基板の作成方法において各ステップの処理を経った後のアレイ基板の断面模式図である。 本発明実施例にかかる表示装置の断面模式図である。
本発明の目的、技術案、長所を更に明確するためには、以下は本発明実施例の図面を結合し、本発明実施例の技術案を明瞭かつ全面に説明する。勿論、説明した実施例は本発明の一部であり、全ての実施例ではない。説明した本発明の実施例に基づいて、当業者は創造的な労働を払わずに得られる他の実施例の全てが、本発明の保護範囲に含まれる。
別途で定義された以外に、本公開に使用された技術専門用語もしくは科学専門用語は当業者が理解した通常の意味であるべきである。本公開に使用された「第１」と、「第２」と、類似した言葉とは、何らかの順番と、数量もしくは重要性を表すためでなく、異なる構成部分を区別するためのみである。同様に、「１つ」と、「１」と、もしくは「当該」などのような言葉も数量を制限するわけではなく、少なくとも１つ存在することを表す。「包括」もしくは「含む」などのような言葉は、当該言葉の前に登場した素子もしくは物件が当該言葉の前に列挙した素子もしくは物件及びそれに同等するものをカバーすることを指し、他の素子もしくは物件を排除するわけではない。「接続」もしくは「連なる」などのような言葉は物理的もしくは機械的接続を限定するためではなく、直接的であろうと、間接的であろうと、電気的接続を含むことができる。「上」と、「下」と、「左」と、「右」とは、相対位置関係を表すためであって、説明対象の絶対位置が変更されたことに応じ、当該相対位置関係も変更されるかもしれない。
研究において、本願の発明者は、組込式タッチスクリーンに対し、タッチ構造をアレイ基板に作成し相互容量技術を利用する際に、少なくとも２回のパターニング工程を増加する必要があり、且つ得たタッチスクリーンの信号雑音比が低いことに、気づいた。自己容量技術において、接触物（例えば、指）がスクリーンをタッチする際に、接触物と自己容量電極が直接に結合したため、生じたタッチ変化量が大きく、信号雑音比が高く、そして自己容量技術が一回パターニング工程のみで自己容量電極を形成するため、相互容量技術に比べ、自己容量技術は、作成フローを減らし、信号雑音比を向上することもできるので、組込式タッチスクリーンに適当する。
本発明の少なくとも１つの実施例は、アレイ基板及びその作成方法と駆動方法と、表示装置を提供する。アレイ基板のベース基板に共通電極と複数の自己容量電極を形成し、共通電極をベース基板と自己容量電極が位置する層との間に設けることで、作成フローを減らし、信号雑音比を向上することができる。
本発明の少なくとも１つの実施例は、図１と図２に示すように、アレイ基板１００はベース基板１１０と、前記ベース基板１１０に設置された複数のゲートライン１８０と複数のデータライン１９０と、を含み、前記ゲートライン１８０と前記データライン１９０は配列に配置される複数の画素ユニット０８９を限定し、各画素ユニット０８９は共通電極１４０と、画素電極１７０と、薄膜トランジスタ１２０と、を含み、前記共通電極１４０が位置する層における前記ベース基板１１０に離れる側に第１絶縁層１５０が設けられ、前記第１絶縁層１５０における前記ベース基板１１０に離れる側に複数の自己容量電極１６０が設けられる、アレイ基板を提供する。
本発明実施例において、例えば、ベース基板１１０はガラス基板と、石英基板などでもよい。
本発明実施例において、共通電極１４０と画素電極１７０は透明導電材料で作成され、例えば酸化インジウムスズと、酸化インジウム亜鉛と、酸化インジウムガリウム亜鉛などの透明金属酸化物で作成されてもよい。共通電極１４０はスリット状の画素電極１７０的下層に位置する板状電極（要するにベース基板１１０にさらに近い）でもよく、もしくは板状の画素電極１７０の上層に位置するスリット状電極でもよい。図１において共通電極１４０がスリット状の画素電極１７０的下層に位置する板状電極であることを例として説明する。
本発明実施例において、第１絶縁層１５０は共通電極１４０と自己容量電極１６０を絶縁させるものであって、例えば、酸化ケイ素と、窒素酸化ケイ素と、窒化ケイ素と、樹脂などの絶縁材料で作成されてもよい。
少なくとも１つの実施例において、自己容量電極１６０は共通電極１４０が位置する層と画素電極１７０が位置する層との間に位置してもよく、もしくは画素電極１７０が位置する層におけるベース基板１１０の反対側に位置してもよく、もしくは画素電極１７０と並列で同じ膜の層に位置してもよい。要するに、自己容量電極１６０は画素電極１７０の上層もしくは下層もしくは同じ層に位置してもよい。図１において自己容量電極１６０が画素電極１７０の間の隙間に位置し、画素電極１７０と並列で第１絶縁層１５０に位置することを例として説明する。
少なくとも１つの実施例において、自己容量電極１６０が画素電極１７０の位置する層におけるベース基板１１０の反対側に位置する際に、もしくは自己容量電極１６０が画素電極１７０と並列で同じ膜の層に位置する際に、自己容量電極１６０に保護層が設けられてもよい。
例えば、図１に示すように、自己容量電極１６０が画素電極１７０と並列で第１絶縁層１５０に位置する際に、自己容量電極１６０に保護層１７１が設けられる。例えば、自己容量電極１６０の酸化を防ぐために、保護層１７１は透明金属酸化物材料で作成されてもよい。例えば、金属導電材料で自己容量電極１６０が形成された後に、その上に透明金属酸化物材料が一層形成されてもよく、次に一回のパターニング工程（例えば露出と、現像と、エッチングなどのステップを含む）によって画素電極１７０及び自己容量電極１６０に位置する保護層１７１が形成される。要するに、保護層１７１は画素電極１７０に同じ層に設置されてもよい。これによって、保護層１７１を単独で作成する工程を省くことができる。例えば、自己容量電極１６０が画素電極１７０の位置する層の上に位置する際に、自己容量電極１６０に絶縁層（例えば窒化ケイ素などの絶縁材料）が設置されることで自己容量電極１６０を保護することができる。
少なくとも１つの実施例において、各自己容量電極１６０がグリッド状もしくは十字形などの構造に設計されてもよい。これによって自己容量電極が占拠する寸法（面積）をなるべく低減することができ、自己容量電極１６０が共通電極１４０と画素電極１７０との間の電場への影響が低減され、開口率が向上される。例えば、図２に示すように、各自己容量電極１６０は第１方向に沿って延びる第１延出部１６１を少なくとも１つ、および／または第２方向に沿って延びる第２延出部１６２を少なくとも１つを含んでもよく、第１方向と第２方向は交差する。図２にグリッド状の自己容量電極１６０が２つ示され、要するに、この際に自己容量電極１６０は複数の第１延出部と複数の第２延出部を含む。例えば、自己容量電極は十字形、Ｌ形またはＴ形構造に形成された場合に、１つの第１延出部と１つの第２延出部を含んでもよい。
なお、図１の１６０はグリッド状もしくは十字形などの構造の自己容量電極１６０の第１延出部１６１もしくは第２延出部１６２を表してもよい。
少なくとも１つの実施例において、自己容量電極１６０がグリッド状もしくは十字形などの構造の際に、その抵抗値を減少するために、金属材料（例えばアルミニウム、銅、ジルコニウム、モリブデンなどの金属もしくは金属合金材料）で自己容量電極１６０を作成してもよい。
少なくとも１つの実施例において、自己容量電極１６０が開口率と表示効果への影響をなるべく低減するために、特に自己容量電極１６０が金属材料で作成された際に、図２に示すように、第１延出部１６１がベース基板１１０に直交する方向にゲートライン１８０に重ね合わされてもよく、第２延出部１６２がベース基板１１０に直交する方向にデータライン１９０に重ね合わされてもよい。これはアレイ基板が対向基板（例えばカラーフィルタ基板）に合わせた後に、データラインとゲートラインが対向基板にあるブラックマトリックスの位置に対応され、第１延出部と第２延出部をそれぞれゲートラインとデータラインに対応されるから、第１延出部と第２延出部もブラックマトリックスの位置に対応され、ユーザに気づかれずに、表示効果への影響を避け、且つ開口率にも影響しない。
自己容量電極の信号を導出するために、各自己容量電極は１つの導線に電気的接続してもよい。少なくとも１つの実施例において、自己容量電極は導線と同じ層設置もしくは異なる層に設置されてもよい。以下に、図面を結合して自己容量電極の導線の設置について詳細に説明する。
図３は本発明実施例にかかる自己容量電極が導線と同じ層に設置される平面模式図である。図３において、各自己容量電極１６０は対応する導線１６３と同じ層に共通電極１４０が位置する層に（図３に第１絶縁層１５０が示されていない）設置される。自己容量電極１６０は導線１６３と同じ層に設置されるため、導線１６３の密集の位置（例えば区域Ａにおいて）にタッチ死角が出やすい。タッチ死角の中に信号が乱れ、タッチ性能が保証されにくい。但し、自己容量電極が導線と同じ層に設置される方式は解像度が高い製品に適用してもよい。その理由は当該製品の画素寸法が小さく、タッチ死角を許容範囲に調整することができるからである。また、この方式は高いＰＰＩ（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈで、インチごとの画素数）を有する製品に適用されてもよい。
図１は自己容量電極は導線と異なる層に設置される方式を示す。図１に示すように、自己容量電極１６０の位置する層と導線１６３との間に第２絶縁層２３５が設けられ、自己容量電極１６０はビアホール１６４によって導線１６３に電気的接続される。本発明実施例において、自己容量電極は導線と異なる層に設置され、タッチ死角を避けることができる。
図４は本発明実施例にかかる自己容量電極が導線と異なる層に設置される平面模式図である。図４に示すように、自己容量電極は他の自己容量電極に電気的接続された少なくとも１つの導線に重ね合ってもよい。図４は各自己容量電極が２つの導線（１つは当該自己容量電極の導線で、もう１つは他の自己容量電極の導線）に重ね合うことを例として説明する。図４からわかるように、ビアホール１６４は均一に配置されなく、光の回折作用などの原因で、これらのビアホール１６４はユーザに気づかれる可能性があり、表示効果に影響を与える。
ビアホールの不均一に配置されることによる表示効果への影響を低減するために、少なくとも１つの実施例において、各自己容量電極とそれに重ね合う他の自己容量電極に電気的接続する少なくとも１つの導線との間にある第２絶縁層に凹陥部を設置してもよい。凹陥部の深さは第２絶縁層の厚さより小さい（要するにスルーホールが形成されていない）。図４に自己容量電極が８つ示された。例えば、自己容量電極１６０ａはそれに電気的接続する導線１６３ａに重ね合うとともに、自己容量電極１６０ｂの導線１６３ｂにも重ね合う。自己容量電極１６０ａはビアホール１６４によって導線１６３ａに電気的接続され、自己容量電極１６０ａと導線１６３ｂとの間に凹陥部１６５が設置される。図４の他の自己容量電極も類似した方式で設置される。図４からわかるように、ビアホール１６４と凹陥部１６５の全体は均一に配置し、表示の一致性を向上することができ、ビアホールの不均一に配置されることによる表示効果への影響を低減することができる。
自己容量電極がそれに電気的接続する導線と異なる層に設置される際に、導線は自己容量電極におけるベース基板に離れる側（要するに図１の自己容量電極１６０の上方）に位置してもよく、自己容量電極におけるベース基板に向かう側（要するに図１の自己容量電極１６０の下方）に位置してもよい。自己容量電極はそれに電気的接続される導線に直接に接触してもよく、図１に示すように、他の導電構造によって導線に電気的接続されてもよい。以下の実施例は図１に示す状況を例として説明する。
例えば、図１に示すように、導線１６３が自己容量電極１６０の下方に設置される。このような場合、共通電極１４０のビアホール１６４に対応する場所に開口１４１が設けられ、ビアホール１６４は開口１４１を通貫し、該当開口１４１は例えば閉鎖の開口もしくは半閉鎖の開口である。自己容量電極１６０と導線１６３との間の第２絶縁層２３５は自己容量電極１６０と共通電極１４０との間の第１絶縁層１５０を含む。
本発明実施例において、自己容量電極に電気的接続される導線はアレイ基板にあるいずれかの金属構造の材料で作成されてもよい。例えば、導線１６３は薄膜トランジスタ１２０に含まれる第１電極と同じ層に設置されることで、第１電極が作成される材料を利用して導線を作成することができる。例えば、第１電極は薄膜トランジスタ１２０のゲート電極１２１でもよく、もしくはソース電極１２４とドレイン電極１２５でもよい。例えば、ゲート電極とソース電極／ドレイン電極はアルミニウム、銅、ジルコニウム、モリブデンなどの金属材料で作成されてもよい。
例えば、自己容量電極１６０は導線１６３に導電ブロック１６６によって電気的接続されてもよい。導電ブロック１６６が設置されることで、ビアホール１６４を作成する過程において第２絶縁層２３５に対する過エッチングによる導線１６３の切断問題を避けることができ、自己容量電極１６０を導線１６３に適当に電気的接続することができる。例えば、導電ブロック１６６は薄膜トランジスタ１２０に含まれる第２電極と同じ層に設置されてもよい。例えば、図１に示すように、第２電極はソース電極１２４とドレイン電極１２５でもよいことで、導電ブロック１６６および薄膜トランジスタのソース電極１２４とドレイン電極１２５は、同じ回のパターニング工程（例えば露出と、現像と、エッチングなどのステップを含む）において同時に形成することができる。
なお、図１は薄膜トランジスタ１２０がボトムゲート型薄膜トランジスタであることのみを例として説明したが、トップゲート型薄膜トランジスタでもよいため、この際にゲート電極１２１とゲート絶縁層１２２はソース電極１２４とドレイン電極１２５の上に位置してもよい。この場合に、導線１６３は下層に位置するソース電極およびドレイン電極と同じ層に設置されてもよく、導電ブロック１６６は上層に位置するゲート電極と同じ層に設置されてもよい。
アレイ基板的の電力消費を減少するために、共通電極１４０の下方に一つの厚い絶縁層を設置することで、共通電極１４０とその下方に位置する金属構造（例えばゲートラインとデータラインなど）との間の電気容量を減少してもよい。例えば、図１に示すように、共通電極１４０が位置する層と薄膜トランジスタ１２０との間に第３絶縁層１３０が設置される。例えば、第３絶縁層は樹脂材料で作成されてもよい。例えば、第３絶縁層の厚さは２〜３μｍでもよい。第３絶縁層１３０が設けられた際に、自己容量電極１６０と導線１６３との間にある第２絶縁層２３５は第３絶縁層１３０を更に含む。
また、上記の第２絶縁層２３５に位置する凹陥部１６５は第３絶縁層１３０に設置されてもよい。この理由は、第３絶縁層１３０は厚く設置されてもよく、凹陥部１６５を当該絶縁層に設置することでビアホール１６４の不均一に配置されることによる表示の不均一問題を効果的に改善することができることである。表示の不均一問題を更に改善するために、共通電極１４０の凹陥部１６５に対応する場所で開口を設置してもよい。
図１に示すように、薄膜トランジスタ１２０はゲート絶縁層１２２を含み、導線１６３と、薄膜トランジスタ１２０の中の下層にある電極（例えばボトムゲート型薄膜トランジスタのゲート電極、もしくはトップゲート型薄膜トランジスタのソース電極とドレイン電極）とは同じ層に設置される際に、自己容量電極１６０と導線１６３との間にある第２絶縁層２３５はゲート絶縁層１２２（例えば窒化シリコンなどの絶縁材料で作成されてもよい）を更に含む。
少なくとも１つの実施例において、共通電極１４０における各自己容量電極１４０の一部もしくは全部の第１延出部１６１と第２延出部１６２とに対応する場所にホロウエリア１４２が設置されてもよい。これによって自己容量電極１６０のグランドに対する容量を低減することができ、自己容量電極１６０が駆動されやすくなる。例えば、グリッド状構造を利用した自己容量電極１６０に対し、共通電極１４０におけるその第１延出部１６１と第２延出部１６２の一部に対応する場所にホロウエリアが設置されてもよい。例えば、十字形構造を利用した自己容量電極１６０に対し、共通電極１４０におけるその全部の第１延出部１６１と第２延出部１６２に対応する場所にホロウエリアが設置されてもよい。
それ以外に、共通電極が掘り切られた後に、自己容量電極１６０とゲートライン１８０と、自己容量電極１６０とデータライン１９０との間に寄生容量が発生される。この寄生容量を減少するために、自己容量電極１６０と、ゲートライン１８０および／またはデータライン１９０との間に絶縁層が設置されてもよい。例えば、上記した共通電極１４０が位置する層と薄膜トランジスタ１２０との間にある第３絶縁層１３０で自己容量電極１６０とゲートライン１８０およびデータライン１９０との間の各電気容量を減少することができる。
少なくとも１つの実施例において、図５に示すように、各隣接される二行の画素ユニット０８９は画素ユニット群を形成し、前記隣接される二行の画素ユニット０８９の間にゲートライン１８０が２つ設けられ、隣接される画素ユニット群の間の隙間に導線１６３が設置されてもよい。
通常、アレイ基板において、ゲートラインは薄膜トランジスタのゲート電極と同じ層に設置（例えば両者が一体で形成される）され、データラインは薄膜トランジスタのソース電極及びドレイン電極と同じ層に設置（例えば、データラインと、ソース電極およびドレイン電極のいずれかと、一体で形成される）される。そのため、図１に示した状況において、導線１６３と、ゲート電極１２１と、ゲートラインとは同じ層に設置され、かつ、同じ回のパターニング工程において形成されてもよい。導電ブロック１６６と、ソース電極１２４と、ドレイン電極１２５と、データラインとは同じ層に設置され、かつ、同じ回のパターニング工程において形成されてもよい。それ以外に、共通電極に信号を提供する共通電極ラインは導線１６３と、ゲート電極１２１と、ゲートラインと同じ層に設置され、かつ、同じ回のパターニング工程において形成されてもよい。
なお、図１に示した状況において、自己容量電極１６０と導線１６３との間の第２絶縁層２３５は、第１絶縁層１５０と、第３絶縁層１３０と、ゲート絶縁層１２２とを含む。但し、本発明実施例はこれに限定されない。例えば、第２絶縁層２３５は、第１絶縁層１５０と、第３絶縁層１３０と、を含み、ゲート絶縁層１２２を含まなくてもよい。例えば、アレイ基板１００に第３絶縁層１３０が設置されなくてもよく、それに応じて、第２絶縁層２３５は第３絶縁層１３０を含まなくてもよい。
本発明の少なくとも１つの実施例は更にアレイ基板の作成方法である。図１と図２に示すように、この方法は、ベース基板１１０上に複数のゲートライン１８０と複数のデータライン１９０と薄膜トランジスタ１２０と共通電極１４０と画素電極１７０とを形成することと、一回のパターニング工程によって共通電極１４０におけるベース基板１１０に離れる側に第１絶縁層１５０を形成することと、一回のパターニング工程によって第１絶縁層１５０におけるベース基板１１０に離れる側に複数の自己容量電極１６０を形成することと、を含む。この方法において、ゲートライン１８０とデータライン１９０は複数の配列配置の画素ユニット０８９を限定し、各画素ユニット０８９は薄膜トランジスタ１２０と、共通電極１４０と、画素電極１７０と、を含む。
パターニング工程は、マスクプレートを利用することによって設定された図案を形成する工程を含み、例えば、フォトレジスト塗布と、フォトレジスト露光と、フォトレジスト現像と、フォトレジスト図案で薄膜層をエッチングすると、などのステップを含む。但し、実施形態はこれのみに限らず、パターニング工程はマスクプレートを利用せずに設定された図案を形成する他の工程でもよく、例えば、スクリーン印刷工程によって設定された図案を形成することでもよい。
本発明実施例において、自己容量電極１６０は共通電極１４０の後に形成され、よって、形成されたアレイ基板において、共通電極１４０はベース基板１１０と自己容量電極１６０が位置する層との間にある。相互容量技術に比べ、本発明実施例は一回のパターニング工程のみ増加したら自己容量電極が形成され、これによって、作成フローが減少されるとともに、信号雑音比も向上できる。
本発明実施例において、自己容量電極１６０と画素電極１７０の形成された順番は制限されない。例えば、複数の自己容量電極１６０が形成される前にもしくは形成された後に、画素電極１７０が形成されてもよい。
自己容量電極１４０が形成される前に画素電極１７０が形成される際に、自己容量電極１６０は画素電極１７０の上層に位置するため、自己容量電極１６０に保護層１７１が形成されてもよい。例えば、自己容量電極のベース基板に離れる側に透明導電材料が形成されてもよく、一回パターニング工程によって、前記画素電極を形成するとともに、各自己容量電極に保護層を形成する。
少なくとも１つの実施例において、自己容量電極は、共通電極と画素電極との間の電場への影響を減少するように、グリッド状もしくは十字形などの構造に形成されてもよい。例えば、図２に示すように、形成された各自己容量電極１６０は第１方向に沿って延びる第１延出部１６１を少なくとも１つ、および／または第２方向に沿って延びる第２延出部１６２を少なくとも１つ含み、前記第１方向と前記第２方向は交差する。
少なくとも１つの実施例において、自己容量電極のグランドに対する容量を減少するために、一回のパターニング工程によって、共通電極１４０を形成するとともに、共通電極１４０における各自己容量電極１６０の一部もしくは全部の第１延出部１６１と第２延出部１６２に対応する場所にホロウエリア１４２を形成してもよい。
少なくとも１つの実施例において、自己容量電極はそれに電気的接続された導線と同じ層もしくは異なる層に設置されてもよい。例えば、自己容量電極が導線と同じ層に設置される場合に、複数の自己容量電極を形成するとともに、各自己容量電極が１つの導線に電気的接続されるように複数の導線を形成する。例えば、自己容量電極が導線と異なる層に設置される場合に、図１に示すように、共通電極１４０を形成する前に、各自己容量電極１６０が第２絶縁層２３５にあるビアホール１６４に介して導線１６３に電気的接続されるように、ベース基板１１０に複数の導線１６３および第２絶縁層２３５を順番に形成する。
少なくとも１つの実施例において、ビアホール１６４の不均一に配置されることによる表示の不均一を低減するために、図４に示すように、前記作成方法は、自己容量電極１４０を形成する過程において、各自己容量電極１４０を他の自己容量電極に電気的接続された少なくとも１つの導線に重ね合わさせることと、第２絶縁層を形成する過程において、第２絶縁層に凹陥部１６５を少なくとも１つ形成し、この少なくとも１つの凹陥部１６５は各自己容量電極およびこの自己容量電極に重ね合った前記他の自己容量電極に電気的接続された少なくとも１つの導線に対応し、凹陥部１６５の深さは前記第２絶縁層の厚さより小さい（要するに、凹陥部１６５は第２絶縁層を通貫するスルーホールではない）ことと、を含んでもよい。
本発明実施例において、自己容量電極が導線に異層設置される際に、導線は自己容量電極の上方もしくは下方に位置されてもよい。導線が自己容量電極の下方に位置される際に、少なくとも１つの実施例において、図１に示すように、前記作成方法は、共通電極１４０を形成するとともに、共通電極１４０にビアホール１６４に対応する開口１４１を形成すること、を含む。
本発明実施例において、自己容量電極に電気的接続された導線はアレイ基板を形成するいずれかの金属構造の材料で作成されてもよい。例えば、前記作成方法は、一回のパターニング工程によって、薄膜トランジスタ１２０の第１電極（例えばゲート電極１２１、もしくはソース電極１２４とレイン電極１２５）および複数の導線１６３を形成されること、を含んでもよい。
本発明実施例において、自己容量電極１６０は導線１６３に直接に接触されてもよく、導電ブロック１６６によって電気的接続されてもよい。例えば、自己容量電極１６０が導電ブロック１６６によって導線１６３に電気的接続される場合に、前記作成方法は、一回のパターニング工程によって、薄膜トランジスタの第２電極と、自己容量電極１６０と導線１６３を電気的接続される導電ブロック１６６と、を形成すること、を含む。例えば、薄膜トランジスタ１２０がボトムゲート型薄膜トランジスタである場合に、第２電極はソース電極１２４とドレイン電極１２５でもよい。例えば、薄膜トランジスタ１２０がトップゲート型薄膜トランジスタである場合に、第２電極はゲート電極でもよい。
以下に図１に示すアレイ基板を例として、本発明実施例に係るアレイ基板の作成方法に対し詳細な説明をする。
図１に示すように、アレイ基板１００にある共通電極１４０は板状電極であって、画素電極１７０はスリッド電極であって、自己容量電極１６０と画素電極１７０は並列で第１絶縁層１５０に位置され、薄膜トランジスタ１２０はボトムゲート型薄膜トランジスタであって、自己容量電極１６０は導電ブロック１６６によって導線１６３に電気的接続される。この場合に、本発明実施例に係るアレイ基板の作成方法は以下のステップＳ１からステップＳ９を含んでもよい。以下にこれらのステップを１つずつ説明する。
ステップＳ１において、図６ａに示すように、ベース基板１１０にゲート電極金属層を形成し、１回目のパターニング工程によって、導線１６３と、ゲート電極１２１と、ゲートライン（図６ａに示されていない）と、を形成する。
例えば、ベース基板１１０はガラス基板、石英基板などでもよく、ゲート電極金属層はアルミニウム、銅、ジルコニウム、モリブデンなどの金属で作成されてもよい。それ以外に、このステップにおいて共通電極線などを形成してもよく、ここで省略する。
ステップＳ２において、図６ｂに示すように、ゲート絶縁層材料を形成し、２回目のパターニング工程によってゲート絶縁層１２２を形成するとともに、導線１６３を暴露するように、ゲート絶縁層１２２における導線１６３に対応する場所でゲート絶縁層ビアホール０２２を形成する。
ステップＳ３において、図６ｃに示すように、活性層材料を形成し、３回目のパターニング工程によって活性層１２３を形成するとともに、導線１６３を暴露するように、ゲート絶縁層ビアホール０２２にある活性層材料をエッチングする。
ステップＳ４において、図６ｄに示すように、ソースドレイン金属層を形成し、４回目のパターニング工程によってソース電極１２４と、ドレイン電極１２５と、データライン（図６ｄに示されていない）と、ゲート絶縁層ビアホール０２２に位置される導電ブロック１６６と、を形成することによって、導電ブロック１６６が導線１６３に接触される。
ステップＳ５において、図６ｅに示すように、第３絶縁層材料を形成し、５回目のパターニング工程によって第３絶縁層１３０を形成し、導電ブロック１６６を暴露するように、導電ブロック１６６に対応する場所でビアホール１３１を形成し、ドレイン電極１２５を暴露するように、ドレイン電極１２５に対応する場所にビアホール１３２を形成する。
このステップにおいて、第３絶縁層１３０に凹陥部（図６ｅに示されていない）を形成してもよく、この凹陥部はベース基板１１０に沿う方向に１つの導線に重ね合わされる。
ステップＳ６において、図６ｆに示すように、第１透明導電材料を形成し、６回目のパターニング工程によって共通電極１４０を形成する。このステップにおいて、共通電極１４０は導電ブロック１６６に対応する場所に開口１４１が形成され、導電ブロック１６６を暴露するように、ビアホール１３１にある第１透明導電材料がエッチングされ、共通電極１４０における形成されようとする各自己容量電極の一部もしくは全部の第１延出部と第２延出部に対応する場所にホロウエリア１４２が形成され、共通電極１４０におけるドレイン電極１２５に対応する場所に開口が形成され、ドレイン電極１２５を露出するように、ビアホール１３２にある第１透明導電材料がエッチングされる。
このステップにおいて、もし上記のステップＳ５において凹陥部が形成されたのであれば、共通電極における凹陥部に対応する場所に開口を更に形成してもよい。
ステップＳ７において、図６ｇに示すように、第１絶縁層材料を形成し、７回目のパターニング工程によって第１絶縁層１５０を形成し、導電ブロック１６６を暴露するように、導電ブロック１６６に対応する場所にビアホール１６４を形成するとともに、ドレイン電極１２５を暴露するように、ドレイン電極１２５に対応する場所にビアホール１７２を形成する。
ステップＳ８において、図６ｈに示すように、金属材料を一層形成し、８回目のパターニング工程によって自己容量電極１６０を形成することで、各自己容量電極１６０が少なくとも１つの第１延出部１６１と少なくとも１つの第２延出部１６２を含み、各自己容量電極１６０の１つの延出部が導電ブロック１６６に電気的接続され、かつ、少なくとも１つの延出部が共通電極１４０にあるホロウエリア１４２に対応され、ドレイン電極１２５を暴露するように、ビアホール１７２にある金属材料をエッチングする。
このステップにおいて、上記のステップＳ５において凹陥部が形成されたのであれば、この凹陥部に対応する場所に自己容量電極１６０が形成される。このステップにおいて、ビアホール１７２の中の金属材料が保留されてもよい。
ステップＳ９において、図１に示すように、第２透明導電材料を形成し、９回目のパターニング工程によって画素電極１７０を形成することで、第２透明導電材料がドレイン電極１２５に接触され、それに、保護層１７１を形成するために、自己容量電極１６０を覆う第２透明導電材料が保留される。
このステップにおいて、もしステップＳ８においてビアホール１７２の中の金属材料がエッチングされなかったのであれば、画素電極１７０がドレイン電極１２５に電気的接続されることを実現するために、画素電極１７０をビアホール１７２の中の金属材料に接触させてもよい。
なお、上記の作成方法は８回のマスク工程（要するにパターニング工程）を使用したアレイ基板に基づいて自己容量電極が形成されるマスク工程を１回増加することで得たものである。本発明実施例に係る作成方法は他のアレイ基板例えば、７回マスク工程および６回マスク工程を使用したアレイ基板にも適用されてもよく、ここで省略する。
以上の作成方法において、各構造の設置はアレイ基板の実施例に関連する説明を参考してもよく、繰り返しの説明はしない。
本発明の少なくとも１つの実施例は更に上記のいずれかの実施例に係るアレイ基板の駆動方法であって、共通電極に共通電極信号を与えるとともに、各自己容量電極に駆動信号を与えることと、各自己容量電極のフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断すること（以下はパターン１と呼ぶ）と、もしくは、１コマの画像を表示する時間を表示時間帯とタッチ時間帯に分け、表示時間帯とタッチ時間帯で共通電極に共通電極信号を与え、タッチ時間帯で各自己容量電極に駆動信号を与えるとともに各自己容量電極のフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断すること（以下はパターン２と呼ぶ）と、を含むアレイ基板の駆動方法。この駆動方法において、図１に示すように、共通電極１４０も、自己容量電極１６０もアレイ基板１００のベース基板１１０に設置され、共通電極１４０が位置される層におけるベース基板１１０に離れる側に第一絶縁層１５０が設けられ、第一絶縁層１５０におけるベース基板に離れる側に自己容量電極１６０が設けられる。この駆動方法の中のアレイ基板の実施について、上記のアレイ基板の実施例を参考してもよく、ここで省略する。
本発明実施例の駆動方法は２つの駆動パターンに関し、パターン１において、表示駆動とタッチ駆動が別々で行われ、互いに影響しないため、表示駆動も、タッチ駆動も、ずっと行われてもよく、パターン２において、時間を分けて駆動され、１コマの画像の表示時間が表示時間帯とタッチ時間帯に分けられ、表示駆動は表示時間帯とタッチ時間帯でずっと行われてもよく、タッチ駆動はタッチ段階のみで行われる。そのため、本発明実施例に係る駆動方法において、表示機能はタッチ機能に影響されない。
本発明実施例において、表示駆動が行われる過程で、前記駆動方法は、ゲートラインにゲート走査信号を与えることと、データラインにグレースケール信号を与えることと、を更に含む。
例えば、上記のパターン２を使用した際に、前記駆動方法は、表示時間帯において、複数のゲートラインに順番にゲート走査信号を与え、複数のデータ信号ラインに順番にグレースケール信号を与え、共通電極に共通電極信号を与え、液晶表示機能を実現し、かつ自己容量電極が接地されることになることを含む。タッチ時間帯において、各自己容量電極に駆動信号を与え、各自己容量電極からのフィードバック信号を受信し、且つタッチが発生するかどうかを判断するようにフィードバック信号を解析し、タッチ機能を実現する。そして、この過程で、液晶表示機能を実現するために、ゲートラインとデータラインと共通電極との信号が表示時間帯に一致される。この例において、表示時間帯において、自己容量電極に共通電極信号を更に与えてもよい。
パターン１が使用された際に、液晶表示機能の実現およびタッチ機能の実現は上記のパターン２に類似する。異なる点は、パターン１において表示時間帯とタッチ時間帯を分ける必要がなく、表示駆動とタッチ駆動が同時進行してもよいことである。
また、タッチ機能を実現する過程において、自己容量電極に順番に駆動信号を与え、順番に各自己容量電極のフィードバック信号を受信してもよく、もしくは、各自己容量電極に同時に駆動信号を与え、各自己容量電極のフィードバック信号を同時に受信してもよい。
本発明の少なくとも１つの実施例は上記のいずれかの実施例に係るアレイ基板１００を含む表示装置。図７に示すように、アレイ基板１００にある自己容量電極１６０が共通電極１４０に設置され、且つ図７において自己容量電極１６０が導線１６３を異なる層に設置されることを例として説明する。アレイ基板の実施について、以上の関連する説明を参考してもよく、ここで省略する。
本発明実施例に係る表示装置は、液晶パネルと、電子ペーパーと、携帯電話と、タブレットＰＣと、テレビと、ディスプレイと、ノートＰＣと、デジタルフォトフレームと、カーナビと、などのような表示機能を有する任意の製品か部品でもよい。
少なくとも１つの実施例において、図７に示すように、前記表示装置は、アレイ基板１００に対向するように設置された対向基板２００を更に含む。対向基板２００に黒行列２１０が設けられる。各自己容量電極１６０が第１方向に沿って延びる第１延出部を少なくとも１つ、および／または第２方向に沿って延びる第２延出部を少なくとも１つを含み、且つ第１方向と第２方向が交差する場合に、第１延出部１６１と第２延出部１６２は黒行列が位置される場所に対応する。要するに、各自己容量電極１６０がグリッド状もしくは十字形などの構造を使用した際に、自己容量電極１６０は黒行列２１０が位置される場所に対応する。黒行列が黒い遮光材料で作成されるため、自己容量電極１６０（特に金属材料で作成される際に）は黒行列に遮られるので表示効果に影響を与えない。
勿論、アレイ基板１００と対向基板２００との間に液晶が更に設けられ、対向基板２００に例えばカラーフィルター層と、平坦層と、パッドと、などの構造が更に設けられてもよく、アレイ基板１００にタッチＩＣと、プリント回路板と、などの構造が更に設けられる。これらの構造は当業者に公知されるため、本発明実施例において説明しない。
以上記載したのは、本発明の保護範囲を限定するものではなく、本発明の実施形態の例示に過ぎない。本発明の保護範囲は、添付の特許請求の範囲によって確定される。
本願は、２０１５年２月２日出願の中国特許出願第２０１５１００５３７３１．７に基づく優先権を要求し、そのすべての内容はここに参照として取り込まれる。

Claims (30)

  1. ベース基板と、前記ベース基板に設置される複数のゲートラインと複数のデータラインと、を含むアレイ基板であって、
    前記ゲートラインと前記データラインは、配列に配置される複数の画素ユニットを限定し、
    各画素ユニットは共通電極と、画素電極と、薄膜トランジスタと、を含み、
    前記共通電極の位置される層における前記ベース基板に離れる側に第１絶縁層が設けられ、
    前記第１絶縁層における前記ベース基板に離れる側に複数の自己容量電極が設けられる、アレイ基板。
  2. 前記自己容量電極は前記共通電極が位置する層と前記画素電極が位置する層との間に位置され、もしくは前記自己容量電極は前記画素電極の位置する層における前記ベース基板の反対側に位置され、もしくは前記自己容量電極と前記画素電極とは並列し同じ膜層に位置される、請求項１に記載のアレイ基板。
  3. 前記自己容量電極が前記画素電極の位置する層におけるベース基板の反対側に位置される場合に、もしくは前記自己容量電極と前記画素電極とが並列し同じ膜層に位置される場合に、前記自己容量電極に保護層が設けられる、請求項２に記載のアレイ基板。
  4. 各自己容量電極は第１方向に沿って延びる第１延出部を少なくとも１つ、および／または第２方向に沿って延びる第２延出部を少なくとも１つ含み、前記第１方向と前記第２方向は交差する、請求項１から３のいずれか一項に記載のアレイ基板。
  5. 各第１延出部は前記ベース基板に直交する方向に前記ゲートラインの１つに重ね合わされ、各第２延出部は前記ベース基板に直交する方向に前記データラインの１つに重ね合わされる、請求項４に記載のアレイ基板。
  6. 前記共通電極は各自己容量電極の一部もしくは全部の第１延出部と第２延出部に対応する場所にホロウエリアが設けられる、請求項４または５に記載のアレイ基板。
  7. 各自己容量電極は１つの導線に電気的接続され、前記導線は前記自己容量電極の信号を導出するためのものであって、
    前記自己容量電極は前記導線と異なる層に設置され、前記自己容量電極が位置する層と前記導線との間に第２絶縁層が設けられ、前記自己容量電極はビアホールによって前記導線に電気的接続される、請求項１から６のいずれか一項に記載のアレイ基板。
  8. 前記自己容量電極が他の自己容量電極に電気的接続された少なくとも１つの導線に重ね合わされ、且つ両者の間の前記第２絶縁層に凹陥部が設けられ、前記凹陥部の深さは前記第２絶縁層の厚さより小さい、請求項７に記載のアレイ基板。
  9. 前記共通電極が前記ビアホールに対応する場所に開口が設けられ、前記ビアホールは前記開口を通過する、請求項７または８に記載のアレイ基板。
  10. 前記薄膜トランジスタは第１電極を含み、前記導線は前記第１電極と同じ層に設置される、請求項９に記載のアレイ基板。
  11. 前記薄膜トランジスタは第２電極を更に含み、前記自己容量電極は、前記第２電極と同じ層に設置された導電ブロックによって、前記導線に電気的接続される、請求項１０に記載のアレイ基板。
  12. 前記共通電極が位置する層と前記薄膜トランジスタとの間に第３絶縁層が設けられ、前記第２絶縁層は前記第３絶縁層を含む、請求項９から１１のいずれか一項に記載のアレイ基板。
  13. 前記薄膜トランジスタはゲート絶縁層を含み、前記第２絶縁層は更に前記ゲート絶縁層を含む、請求項１２に記載のアレイ基板。
  14. 隣接される２行の画素ユニットは画素ユニット群を１つ形成し、前記隣接される２行の画素ユニットの間にゲートラインが２つ設けられ、前記導線は隣接される前記画素ユニット群の間の隙間に設置される、請求項９から１３のいずれか一項に記載のアレイ基板。
  15. 前記共通電極が位置される層と前記薄膜トランジスタとの間に第３絶縁層が設けられる、請求項１から８のいずれか一項に記載のアレイ基板。
  16. 各自己容量電極は１つの導線に電気的接続され、前記導線は前記自己容量電極の信号を導出するために使用され、前記自己容量電極は前記導線と同じ層に設置される、請求項１から６のいずれか一項に記載のアレイ基板。
  17. 前記自己容量電極は金属材料で作成されている、請求項４から１６のいずれか一項に記載のアレイ基板。
  18. 請求項１から１７のいずれか一項に記載のアレイ基板を含む表示装置。
  19. 前記アレイ基板に対向するように設置される対向基板を更に含み、
    前記対向基板に黒行列が設けられ、各自己容量電極が第１方向に沿って延びる第１延出部を少なくとも１つ、および／または第２方向に沿って延びる第２延出部を少なくとも１つ含み、且つ前記第１方向と前記第２方向が交差する場合に、前記第１延出部と前記第２延出部は前記黒行列の場所に対応する、請求項１８に記載の表示装置。
  20. ベース基板に複数のゲートラインと、複数のデータラインと、薄膜トランジスタと、共通電極と、画素電極と、を形成することと、
    １回のパターニング工程によって前記共通電極における前記ベース基板に離れる側に第１絶縁層を形成することと、
    １回のパターニング工程によって前記第１絶縁層における前記ベース基板に離れる側に複数の自己容量電極を形成することと、
    を含む、アレイ基板的作成方法であって、
    前記ゲートラインとデータラインは配列配置の複数の画素ユニットを限定し、各画素ユニットは前記薄膜トランジスタと、共通電極と、画素電極とを含む、アレイ基板的作成方法。
  21. 前記自己容量電極が形成される前にもしくは形成された後に、前記画素電極を形成する、請求項２０に記載の作成方法。
  22. 前記自己容量電極における前記ベース基板に離れる側に透明導電材料を形成し、
    一回のパターニング工程によって、前記画素電極を形成するとともに、各自己容量電極に保護層を形成する、請求項２１に記載の作成方法。
  23. 各自己容量電極は第１方向に沿って延びる第１延出部を少なくとも１つ、および／または第２方向に沿って延びる第２延出部を少なくとも１つを含み、前記第１方向と前記第２方向は交差する、請求項２０から２２のいずれか一項に記載の作成方法。
  24. 前記共通電極を形成するとともに、前記共通電極における各自己容量電極に対応する一部もしくは全部の前記第１延出部と第２延出部との場所にホロウエリアを形成する、請求項２３に記載の作成方法。
  25. 前記ベース基板に、各自己容量電極がビアホールによって導線に電気的接続するように、順番で複数の導線および第２絶縁層を形成する、請求項２０から２４のいずれか一項に記載の作成方法。
  26. 前記自己容量電極を形成する過程において、各自己容量電極が他の自己容量電極に電気的接続された少なくとも１つの導線に重ね合わされ、
    前記第２絶縁層を形成する過程において、前記第２絶縁層に凹陥部を形成し、前記凹陥部は各自己容量電極およびそれに重ね合わされた他の自己容量電極に電気的接続される少なくとも１つの導線に対応し、前記凹陥部の深さは前記第２絶縁層の厚さより小さい、請求項２５に記載の作成方法。
  27. 前記共通電極を形成するとともに、前記共通電極に前記ビアホールに対応する開口を形成する、請求項２５または２６に記載の作成方法。
  28. 一回のパターニング工程によって、前記薄膜トランジスタの第１電極および前記複数の導線を形成する、請求項２７に記載の作成方法。
  29. 一回のパターニング工程によって、前記薄膜トランジスタの第２電極および前記自己容量電極と前記導線を電気的接続する導電ブロックを形成する、請求項２８に記載の作成方法。
  30. 共通電極に共通電極信号を与えるとともに、各自己容量電極に駆動信号を与えることと、各自己容量電極からのフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断することと、もしくは、
    １コマの画像を表示する時間を表示時間帯とタッチ時間帯に分け、表示時間帯とタッチ時間帯で前記共通電極に共通電極信号を与え、タッチ時間帯で各自己容量電極に駆動信号を与えるとともに各自己容量電極のフィードバック信号を受信し、フィードバック信号によってタッチされた場所を判断することと、
    を含むアレイ基板の駆動方法であって、
    前記共通電極も、前記自己容量電極も前記アレイ基板のベース基板に設置され、前記共通電極が位置する層における前記ベース基板に離れる側に第１絶縁層が設けられ、前記第１絶縁層における前記ベース基板に離れる側に自己容量電極が設けられる、アレイ基板の駆動方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104571715B (zh) * 2015-02-02 2018-01-02 京东方科技集团股份有限公司 阵列基板及其制作方法和驱动方法、显示装置
KR102358041B1 (ko) * 2015-05-28 2022-02-04 엘지디스플레이 주식회사 터치 표시 장치의 박막트랜지스터를 포함하는 기판 및 그 제조 방법
CN105321960B (zh) * 2015-09-28 2018-07-03 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示面板
CN105259690A (zh) * 2015-10-10 2016-01-20 武汉华星光电技术有限公司 阵列基板制作方法、阵列基板以及触控液晶显示装置
CN105487735A (zh) * 2016-01-19 2016-04-13 深圳市华星光电技术有限公司 触摸面板以及其制造方法
CN105629545A (zh) * 2016-01-19 2016-06-01 深圳市华星光电技术有限公司 触摸面板以及其制造方法
CN105468202B (zh) * 2016-01-29 2018-09-14 上海中航光电子有限公司 阵列基板、触控显示面板及触控显示装置
CN106020544B (zh) * 2016-05-19 2019-01-22 京东方科技集团股份有限公司 一种触控显示面板及其制作方法、触控显示装置
CN106020545B (zh) * 2016-05-20 2019-01-15 京东方科技集团股份有限公司 阵列基板及其制备方法、触摸屏
CN105911736A (zh) * 2016-06-20 2016-08-31 上海天马微电子有限公司 一种显示装置
CN106024908A (zh) * 2016-07-26 2016-10-12 京东方科技集团股份有限公司 一种薄膜晶体管制作方法和阵列基板制作方法
TWI613493B (zh) * 2016-12-20 2018-02-01 財團法人工業技術研究院 具感測之顯示畫素陣列結構
CN108064418A (zh) * 2016-12-27 2018-05-22 深圳市柔宇科技有限公司 阵列基板及阵列基板的制备方法
CN106653698B (zh) * 2017-01-20 2019-06-21 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN106896556B (zh) * 2017-02-28 2023-11-03 厦门天马微电子有限公司 阵列基板及其制造方法、显示面板以及显示装置
CN107065269B (zh) * 2017-05-27 2020-10-02 上海天马微电子有限公司 显示面板及显示装置
CN109388294B (zh) * 2017-08-11 2021-01-22 京东方科技集团股份有限公司 触控面板及其制作方法、触控显示装置
KR101973439B1 (ko) * 2017-09-05 2019-04-29 삼성전기주식회사 코일 부품
CN107978611B (zh) * 2017-11-30 2020-05-15 昆山工研院新型平板显示技术中心有限公司 阵列基板及其制备方法及显示屏
CN108649429A (zh) * 2018-05-15 2018-10-12 Oppo广东移动通信有限公司 发射激光器及光源组件
CN109062435A (zh) * 2018-07-27 2018-12-21 京东方科技集团股份有限公司 有机发光二极管面板及其控制方法、显示装置
CN109445633B (zh) * 2018-10-29 2023-04-07 武汉天马微电子有限公司 一种显示面板及显示装置
CN209000914U (zh) 2018-11-21 2019-06-18 惠科股份有限公司 一种阵列基板和显示面板
CN111381705B (zh) * 2018-12-29 2024-05-24 北京小米移动软件有限公司 一种终端
CN110520976B (zh) * 2019-07-16 2024-02-09 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
CN110376814B (zh) * 2019-07-29 2022-08-26 昆山龙腾光电股份有限公司 阵列基板及内嵌触控显示面板
CN111047986B (zh) * 2019-11-27 2021-11-09 南京京东方显示技术有限公司 一种显示面板
CN111129304B (zh) * 2019-11-28 2023-06-02 联芸科技(杭州)股份有限公司 Mom电容器、电容阵列结构及其版图设计方法
CN111290658B (zh) * 2020-01-21 2022-04-22 京东方科技集团股份有限公司 阵列基板及其制备方法和触控显示面板
US11927853B2 (en) * 2020-04-03 2024-03-12 Hefei Boe Display Technology Co., Ltd. Display substrate, display panel and display device
CN111443511A (zh) * 2020-04-16 2020-07-24 深圳市华星光电半导体显示技术有限公司 自电容式触控显示面板及其驱动方法
CN111739926B (zh) * 2020-08-17 2020-11-20 京东方科技集团股份有限公司 显示面板及显示装置
KR20230052784A (ko) 2020-08-17 2023-04-20 보에 테크놀로지 그룹 컴퍼니 리미티드 디스플레이 패널 및 디스플레이 장치
CN112130388A (zh) * 2020-09-25 2020-12-25 昆山龙腾光电股份有限公司 阵列基板及其制造方法、触控显示面板及触控显示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380141B1 (ko) * 2000-09-25 2003-04-11 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
CN101840084B (zh) * 2009-03-18 2012-05-30 北京京东方光电科技有限公司 触摸式液晶显示器、触摸方法、阵列基板及其制造方法
CN102544025A (zh) * 2010-12-31 2012-07-04 京东方科技集团股份有限公司 半透半反式薄膜晶体管阵列基板及其制造方法
KR101520423B1 (ko) * 2011-04-21 2015-05-14 엘지디스플레이 주식회사 터치센서 인셀 타입 액정표시장치용 어레이 기판 및 이의 제조방법
WO2013031903A1 (ja) * 2011-09-02 2013-03-07 シャープ株式会社 タッチパネルおよび表示装置
KR101449490B1 (ko) * 2012-12-06 2014-10-14 포항공과대학교 산학협력단 센싱 장치
US9336723B2 (en) * 2013-02-13 2016-05-10 Apple Inc. In-cell touch for LED
CN103294322B (zh) 2013-06-06 2017-07-07 敦泰电子有限公司 触控显示装置
CN103941488A (zh) * 2013-11-01 2014-07-23 上海中航光电子有限公司 一种边缘场型液晶显示装置、阵列基板及其制造方法
EP2887185B1 (en) * 2013-12-20 2016-11-09 LG Display Co., Ltd. Display device integrated with touch screen panel and method of driving the same
CN103744245A (zh) * 2013-12-31 2014-04-23 深圳市华星光电技术有限公司 一种液晶显示器阵列基板及相应的液晶显示器
CN104020891A (zh) 2014-05-30 2014-09-03 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
CN104020892B (zh) * 2014-05-30 2017-07-28 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
CN104020893B (zh) * 2014-05-30 2017-01-04 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
KR101725893B1 (ko) * 2014-06-24 2017-04-12 엘지디스플레이 주식회사 터치스크린 패널 일체형 표시장치 및 제조방법
CN104571715B (zh) 2015-02-02 2018-01-02 京东方科技集团股份有限公司 阵列基板及其制作方法和驱动方法、显示装置

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