TW201530240A - 畫素陣列 - Google Patents

Abstract

一種畫素陣列，其包括多條第一、第二訊號線、主動元件、畫素電極以及多條選擇線。第二訊號線與第一訊號線交錯以驅動主動元件，而畫素電極連接至主動元件。選擇線電性絕緣於第二訊號線，且與第一訊號線交錯，其中相鄰兩條第二訊號線之間設置有至少一選擇線。第一訊號線與選擇線的數量比為a1/a2，其中a1≦a2，且a1與a2互為質數時，選擇線被分成多組，各組具有a1條選擇線與第一訊號線電性連接，以及(a2-a1)條選擇線未與第一訊號線電性連接。

Description

畫素陣列

本發明是有關於一種畫素陣列，且特別是有關於一種適用於窄邊框設計的畫素陣列。

近年來，隨著科技產業日益發達，電子裝置例如行動電話(mobile phone)、平板電腦(tablet computer)或電子書(eBook)已廣泛地應用於日常生活中。當這些電子裝置越來越普及，並朝向便利與多功能的設計方向發展時，消費者在選購這些電子裝置的時候，具有窄邊框(slim border)的顯示裝置已逐漸成為軟硬體功能之外，一個重要的選購因素。

一般來說，為了因應螢幕外型設計朝向輕量化以及顯示區最大化的發展，通常會藉由縮小螢幕周圍用以遮蔽連接線路的非顯示區，來加大螢幕的顯示區，使顯示裝置符合窄邊框之設計需求。如圖1所示，近年來發展出一種窄化邊框的方法，其在掃描線30及資料線40之外設置選擇線10，其中選擇線10透過橋接點X與對應的掃描線30電性連接，如此一來，晶片20可透過這些選擇線10將掃描訊號傳遞至對應的掃描線30。由於這種佈線設 計可使掃描線30與資料線40由顯示區的同一邊拉線至晶片20，因此可窄化水平方向上的非顯示區的寬度W，從而符合窄邊框之設計需求。然而，隨著解析度的提升，選擇線10的訊號耦合效應越趨明顯。在選擇線10傳遞訊號時，位於選擇線10旁的這些畫素的電壓容易受其影響而浮動，造成橋接點X相對密集的區域A1與相對稀疏的區域A2之間產生灰階差異，而影響顯示品質。

本發明提供一種畫素陣列，其可改善灰階差異的明顯度。

本發明的一種畫素陣列，其包括多條第一訊號線、多條第二訊號線、多個主動元件、多個畫素電極以及多條選擇線。第二訊號線電性絕緣於第一訊號線，且與第一訊號線交錯，以定義出多個畫素區。主動元件位於畫素區內，且各主動元件與對應的第一訊號線及第二訊號線電性連接。畫素電極對應畫素區設置，且與主動元件電性連接。選擇線電性絕緣於第二訊號線，且與第一訊號線交錯，其中相鄰兩條第二訊號線之間設置有至少一選擇線。第一訊號線與選擇線的數量比為a1/a2，其中a1≦a2，且a1與a2互為質數時，選擇線被分成多組，各組具有a1條選擇線與第一訊號線電性連接，以及(a2-a1)條選擇線未與第一訊號線電性連接。

在本發明的一實施例中，上述的每一組包括多條與第一訊號線電性連接的第一選擇線以及至少一未與第一訊號線電性連 接的第二選擇線。

在本發明的一實施例中，上述的每一組的第一選擇線以及至少一第二選擇線的排列順序相同。

在本發明的一實施例中，上述的每一組中，至少一第二選擇線位於第一選擇線的一側。

在本發明的一實施例中，上述的每一組中，至少一第二選擇線位於第一選擇線之間。

在本發明的一實施例中，上述的至少一第二選擇線的數量為多條，且至少部分第二選擇線分散設置在第一選擇線之間。

在本發明的一實施例中，當第一訊號線的數量小於或等於第二訊號線的數量時，選擇線的數量等於第二訊號線的數量，且第二訊號線以及選擇線沿各第一訊號線的延伸方向交替排列。

在本發明的一實施例中，當第一訊號線的數量大於第二訊號線的數量時，選擇線的數量為兩倍的第二訊號線的數量。

在本發明的一實施例中，上述的選擇線位於各畫素區的相對兩側，且相鄰兩條第二訊號線之間設置有兩條選擇線。

在本發明的一實施例中，上述位於相鄰兩條第二訊號線之間的兩條選擇線更位於相鄰兩畫素電極之間。

在本發明的一實施例中，上述的選擇線與畫素電極互不重疊。

在本發明的一實施例中，上述的選擇線與第二訊號線位於同一層且與第一訊號線位於不同層。

在本發明的一實施例中，上述的畫素陣列更包括多個接墊以及接地電極。接墊位於畫素區的一側。接地電極位於畫素區的至少一側，且與第一訊號線電性連接的選擇線分別連接於接地電極與其中一個接墊之間，而未與第一訊號線電性連接的選擇線分別與接地電極連接。

在本發明的一實施例中，上述的畫素陣列更包括多個第一共用電極、多條共用電極連接線以及至少一第二共用電極。第一共用電極電性絕緣於畫素電極，且對應畫素電極設置。共用電極連接線將第一共用電極沿一方向串接。第二共用電極位於畫素區的至少一側，且第一共用電極透過共用電極連接線而電性連接於第二共用電極，並且未與第一訊號線電性連接的選擇線分別連接於第二共用電極與接地電極之間。

基於上述，本發明的畫素陣列令與第一訊號線電性連接的第一選擇線以及未與第一訊號線電性連接的第二選擇線分散地設置在畫素陣列中，以降低區域間灰階差異的明顯度，使應用本發明的畫素陣列的顯示裝置的顯示品質得以提升。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、150‧‧‧選擇線

20‧‧‧晶片

30‧‧‧掃描線

40‧‧‧資料線

100、200、300‧‧‧畫素陣列

110‧‧‧第一訊號線

120‧‧‧第二訊號線

130、130a、130b‧‧‧主動元件

140‧‧‧畫素電極

152‧‧‧第一選擇線

154‧‧‧第二選擇線

310‧‧‧接墊

320‧‧‧接地電極

330‧‧‧第一共用電極

340‧‧‧共用電極連接線

350‧‧‧第二共用電極

A、A1、A2、B‧‧‧區域

CH、CH1、CH2‧‧‧通道層

D1‧‧‧第一方向

D2‧‧‧第二方向

DE、DE1、DE2‧‧‧汲極

G1、G2、G3、G4、G5、G6‧‧‧組

GE、GE1、GE2‧‧‧閘極

GI‧‧‧閘絕緣層

OG‧‧‧絕緣層

P‧‧‧畫素區

R‧‧‧反射電極

S‧‧‧基板

SE、SE1、SE2‧‧‧源極

W‧‧‧寬度

W1、W2‧‧‧開口

X‧‧‧橋接點

A-A’、B-B’‧‧‧剖線

圖1是習知的一種顯示裝置的上視示意圖。

圖2A是依照本發明的第一實施例的一種畫素陣列的上視示意圖。

圖2B是圖2A中區域A的放大示意圖。

圖2C及圖2D分別是圖2B中剖線A-A’及B-B’的剖面示意圖。

圖3A是依照本發明的第二實施例的一種畫素陣列的上視示意圖。

圖3B是圖3A中區域B的放大示意圖。

圖4A至圖4C是依照本發明的第三實施例的一種畫素陣列的製作流程的局部上視示意圖。

圖2A是依照本發明的第一實施例的一種畫素陣列的上視示意圖。圖2B是圖2A中區域A的放大示意圖。圖2C及圖2D分別是圖2B中剖線A-A’及B-B’的剖面示意圖。請參照圖2A至圖2D，本實施例的畫素陣列100包括多條第一訊號線110、多條第二訊號線120、多個主動元件130、多個畫素電極140以及多條選擇線150。

第二訊號線120電性絕緣於第一訊號線110，且與第一訊號線110交錯，以定義出多個畫素區P。詳言之，本實施例的第一訊號線110沿第一方向D1排列且分別沿第二方向D2延伸。另一方面，第二訊號線120沿第二方向D2排列且分別沿第一方向D1延伸。第一方向D1與第二方向D2相交，且第一方向D1例如垂 直於第二方向D2，但本發明不限於此。

主動元件130位於畫素區P內，且各主動元件130與對應的第一訊號線110及第二訊號線120電性連接。在本實施例中，各畫素區P內設置有一個主動元件130，但本發明不限於此。在另一實施例中，各畫素區P內也可設置有多個主動元件130。

主動元件130例如設置在基板S上，且主動元件130包括閘極GE、閘絕緣層GI、通道層CH、源極SE以及汲極DE。在本實施例中，閘極GE以及第一訊號線110設置在基板S上，且第一訊號線110與閘極GE電性連接。閘絕緣層GI覆蓋在閘極GE以及第一訊號線110上，且閘絕緣層GI具有多個開口W1。開口W1曝露出第一訊號線110的部分區域。通道層CH設置在閘絕緣層GI上，且位於閘極GE的上方。源極SE以及汲極DE設置在通道層CH上，且兩者分別位於通道層CH的相對兩側。源極SE與第二訊號線120電性連接。

本實施例雖以底閘極薄膜電晶體說明主動元件130的實施型態，但本發明並不限於此。在另一實施例中，主動元件130可依據不同的設計需求而改變其種類或疊層架構。此外，本發明亦不用以限定第一訊號線110以及第二訊號線120各別傳遞的訊號種類。在本實施例中，第一訊號線110與閘極GE電性連接，且第二訊號線120與源極SE電性連接，因此，第一訊號線110用以傳遞掃描訊號，且第二訊號線120用以傳遞資料訊號。在另一實施例中，當第二訊號線120與閘極GE電性連接，且第一訊號線 110與源極SE電性連接時，第二訊號線120用以傳遞資料訊號，且第一訊號線110用以傳遞掃描訊號。

另外，本實施例的畫素陣列100還可進一步包括絕緣層OG，以保護上述元件，其中絕緣層OG覆蓋在主動元件130、選擇線150及閘絕緣層GI上。此外，絕緣層OG包括多個開口W2，且開口W2曝露出汲極DE的部分區域。畫素電極140對應畫素區P設置，且與主動元件130電性連接。詳言之，畫素電極140例如是透過開口W2與汲極DE接觸。在本實施例中，畫素電極140進一步覆蓋第一訊號線110以及第二訊號線120的部分區域，且選擇線150與畫素電極140互不重疊，但本發明不限於上述。

選擇線150電性絕緣於第二訊號線120，且與第一訊號線110交錯，其中各選擇線150透過閘絕緣層GI的其中一開口W1與對應的第一訊號線110接觸，以將來自晶片端的訊號傳遞至對應的第一訊號線110。詳言之，各選擇線150鄰近其中一第二訊號線120的一側設置，且選擇線150例如沿第二方向D2排列並分別沿第一方向D1延伸。透過選擇線150的設置，畫素陣列100的第一訊號線110以及第二訊號線120可由顯示區的同一邊拉線至晶片端而與晶片相接(未繪示)，從而有助於窄化非顯示區的寬度，使應用本實施例的畫素陣列100的顯示裝置符合窄邊框之設計需求。

在本實施例中，選擇線150與第二訊號線120位於同一層，且選擇線15與第一訊號線110位於不同層。詳言之，閘極GE以及第一訊號線110可由第一金屬層圖案化而成，且第二訊號 線120、選擇線150、源極SE以及汲極DE可由第二金屬層圖案化而成，但本發明不限於此。在另一實施例中，第一訊號線110、源極SE以及汲極DE可由第一金屬層圖案化而成，且閘極GE、第二訊號線120以及選擇線150可由第二金屬層圖案化而成。此時，第一訊號線110與源極SE電性連接而用以傳遞資料訊號，且第二訊號線120與閘極GE電性連接而用以傳遞掃描訊號時，掃描線150與第一訊號線110電性連接而用以傳遞資料訊號。需說明的是，上述第一、第二金屬層僅是用以區別不同道製程所形成的膜層，而非用以限定兩者形成的先後順序。在實際製程中，第一金屬層可製作於第二金屬層之前或之後。

在本發明的架構下，選擇線150的數量及其設置形態會依據第一訊號線110與第二訊號線120之間的數量關係而有所不同。然而，相鄰兩條第二訊號線120之間設置有至少一選擇線150。舉例而言，如圖2A所示，當第一訊號線110的數量小於或等於第二訊號線120的數量時，選擇線150的數量等於第二訊號線120的數量，且第二訊號線120以及選擇線150沿各第一訊號線110的延伸方向(即第二方向D2)交替排列。

由於各第一訊號線110僅需與一條選擇線150電性連接，因此，在選擇線150的數量大於第一訊號線110的數量下，部分的選擇線150會與第一訊號線110連接(參見橋接點X所在處)，且部分的選擇線150不與第一訊號線110連接。為便於描述，以下將與第一訊號線110電性連接的選擇線150稱作第一選擇線 152，而未與第一訊號線110電性連接的選擇線150稱作第二選擇線154。

為改善習知橋接點X相對密集的區域以及相對稀疏的區域之間產生灰階差異的現象，本實施例依據第一訊號線110以及選擇線150的最大公因數，對選擇線150進行分組。並且，依據第一訊號線110以及選擇線150的數量比去調變各組中的第一選擇線152以及第二選擇線154的數量。透過使第二選擇線154分散地設置在各組中，以改善第二選擇線154集中設置而造成明顯的灰階差異的現象。

詳言之，第一訊號線110的數量以及選擇線150的數量的最大公因數為N，N為大於1的正整數。第一訊號線110與選擇線150的數量比為a1/a2，其中a1≦a2，且a1與a2互為質數時，選擇線150被分成N組，各組具有a2條選擇線150，且各組的a2條選擇線150中有a1條選擇線150與第一訊號線110電性連接，且各組的a2條選擇線150中其餘的選擇線150未與第一訊號線110電性連接。換言之，各組中有a1條第一選擇線152以及(a2-a1)條第二選擇線154。當a1=a2時，全部的選擇線150皆會與第一訊號線110電性連接。在這樣的架構下，則選擇線150皆為第一選擇線152。另一方面，當a1>a2時，各組的選擇線150會包括多條第一選擇線152以及至少一第二選擇線154。

如圖2A所示，第一訊號線110(見橫向粗線)的數量為12，第二訊號線120(見縱向粗線)的數量為18。由於第一訊號線 110的數量小於第二訊號線120的數量，因此選擇線150(見縱向細線)的數量設計成等於第二訊號線120的數量，即選擇線150的數量為18。由於第一訊號線110的數量與選擇線150的數量的最大公因數(N)為6，因此選擇線150被分成6組G1、G2、G3、G4、G5、G6。此外，第一訊號線110與選擇線150的數量比為2：3，因此每一組G1、G2、G3、G4、G5、G6包括2條與第一訊號線110電性連接的第一選擇線152以及1條未與第一訊號線110電性連接的第二選擇線154。

在本實施例中，每一組G1、G2、G3、G4、G5、G6的第一選擇線152以及至少一第二選擇線154的排列順序相同。詳言之，在每一組G1、G2、G3、G4、G5、G6中，第二選擇線154位於第一選擇線152的一側，但本發明不限於此。在另一實施例中，第二選擇線154也可位於第一選擇線152之間。在其他實施例中，每一組G1、G2、G3、G4、G5、G6的第一選擇線152以及至少一第二選擇線154的排列順序可不相同，只要每一組G1、G2、G3、G4、G5、G6間的第二選擇線154不要集中排列而產生明顯的灰階差異即落入本案所欲保護的範圍內。

特別是，當a2與a1的差異甚大(例如a2-a1≧5)且各組中的第二選擇線154的數量為多條時，可令各組中的至少部分第二選擇線154分散設置在第一選擇線152之間，以進一步降低各組中灰階差異的明顯度。舉例而言，當a1/a2=9/16時，可將每組中第一選擇線152分成多個小組，且令各組中的第二選擇線154分 散設置在各個小組之間及/或所有小組的其中至少一側，例如是將每組中的9條第一選擇線152分成3個小組，且令每個小組(任三條第一選擇線152)之間及/或所有小組的其中至少一側設置1至3條第二選擇線154，以分散設置第二選擇線154。如此，可降低區域間灰階差異的明顯度，使應用畫素陣列100的顯示裝置的顯示品質得以提升。

圖3A是依照本發明的第二實施例的一種畫素陣列的上視示意圖。圖3B是圖3A中區域B的放大示意圖。請參照圖3A及圖3B，本實施例的畫素陣列200大致相同於圖2A至圖2D的畫素陣列100，且相同的元件以相同的標號表示，於此便不再贅述。

主要的差異在於，圖2A至圖2D的實施例是說明第一訊號線110的數量小於或等於第二訊號線120的數量時，選擇線150的數量及設置型態，而本實施例是說明第一訊號線110的數量大於第二訊號線120的數量時，選擇線150的數量及設置型態。

詳言之，當第一訊號線110的數量大於第二訊號線120的數量時，選擇線150的數量設計成兩倍的第二訊號線120的數量。在本實施例中，選擇線150位於各畫素區P的相對兩側，且相鄰兩條第二訊號線120之間設置有兩條選擇線150。並且，位於相鄰兩條第二訊號線120之間的兩條選擇線150更位於相鄰兩畫素電極140之間。

如圖3A所示，第一訊號線110的數量為18，第二訊號線120的數量為12。由於第一訊號線110的數量大於第二訊號線 120的數量，因此選擇線150的數量為兩倍的第二訊號線120的數量。換言之，選擇線150的數量為24。此外，由於第一訊號線110的數量與選擇線150的數量的最大公因數(N)為6，且第一訊號線110與選擇線150的數量比為3/4，因此，選擇線150被分成6組G1、G2、G3、G4、G5、G6，且每組中有3條與第一訊號線110電性連接的第一選擇線152以及1條未與第一訊號線110電性連接的第二選擇線154。

須說明的是，圖2A及圖3A的實施例雖皆是將選擇線150分成6組G1、G2、G3、G4、G5、G6，且各組中僅有1條第二選擇線154，但本發明不限於上述。實際的分組數量及各組中第二選擇線154的數量會因電子裝置的解析度不同而有所不同。舉例而言，當畫素陣列應用於720*480解析度(即第一訊號線110的數量為720，而第二訊號線120的數量為480)的電子裝置時，選擇線150的數量為960，第一訊號線110與選擇線150的數量比a1/a2為3/4，且最大公因數(N)為240，因此，選擇線150被分成240組。

圖4A至圖4C是依照本發明的第三實施例的一種畫素陣列的製作流程的局部上視示意圖。請先參照圖4A至圖4C，本實施例的畫素陣列300大致相同於圖3A及圖3B的畫素陣列200，且相同的元件以相同的標號表示，於此便不再贅述。

主要的差異在於，本實施例的各畫素區P內設置有多個主動元件(包括主動元件130a、130b)，且各畫素區P內的主動元件130a、130b共用一條第一訊號線110以及一條第二訊號線120。 詳言之，如圖4B所示，主動元件130a的源極SE1與第二訊號線120相連，且主動元件130a的汲極DE1與主動元件130b的源極SE2相連。

此外，本實施例的畫素陣列300更包括多個接墊310以及接地電極320。接墊310位於畫素區P的一側。接地電極320位於畫素區P的至少一側，其例如作為靜電放電的防護設計。在本實施例中，接地電極320例如環設在所有畫素區P的四周(途中省略繪示其中兩側)，且與第一訊號線110電性連接的選擇線150(即第一選擇線152)分別連接於接地電極320與其中一個接墊310之間，而未與第一訊號線110電性連接的選擇線150(即第二選擇線154)分別與接地電極320連接。

另外，畫素陣列300可進一步包括多個第一共用電極330、多條共用電極連接線340以及至少一第二共用電極350。第一共用電極330電性絕緣於畫素電極140，且對應畫素電極140設置，以構成儲存電容。共用電極連接線340將第一共用電極330沿一方向串接。在本實施例中，所述方向即第一方向D1，但本發明不限於此。第二共用電極350位於畫素區P的至少一側，且第一共用電極330透過共用電極連接線340而電性連接於第二共用電極350。並且，未與第一訊號線110電性連接的選擇線150(即第二選擇線154)分別連接於第二共用電極350與接地電極320之間。

當畫素陣列300應用於反射式顯示裝置時，畫素陣列300還可包括反射電極R。如圖4A所示，反射電極R、第一訊號線110、 主動元件140a、140b的閘極GE1、GE2、接墊310、接地電極320以及第二共用電極350可由第一金屬層圖案化而成。如圖4B所示，在形成閘絕緣層GI(繪示於圖2C)以及通道層CH1、CH2之後，主動元件140a、140b的源極SE1、SE2以及汲極DE1、DE2、第二訊號線120、選擇線150、第一共用電極330、共用電極連接線340可由第二金屬層圖案化而成，其中第二訊號線120透過閘絕緣層GI的開口W1分別與接地電極320以及接墊310電性連接，第一選擇線152透過開口W1分別與第一訊號線110、接地電極320以及接墊310電性連接，第二選擇線154透過開口W1分別與接地電極320以及第二共用電極350電性連接，共用電極連接線340透過開口W1與第二共用電極350電性連接。由於本實施例的第一共用電極330以及共用電極連接線340是與第二訊號線120設置在同一層，因此共用電極連接線340將相鄰的第一共用電極330沿各第二訊號線120的延伸方向(即第一方向D1)串接。在另一實施例中，當第一共用電極330以及共用電極連接線340是與第一訊號線110設置在同一層時，共用電極連接線340則例如是將相鄰的第一共用電極330沿各第一訊號線110的延伸方向(即第二方向D2)串接。如圖4C所示，在形成絕緣層OG(繪示於圖2C)之後，畫素電極140透過絕緣層OG的開口W2與汲極DE2(標示於圖4B)電性連接。

圖4A至圖4C是在選擇線150的數量為兩倍的第二訊號線120的數量的架構下進一步設置其他元件，如接墊310、接地電 極320、第一共用電極330、共用電極連接線340、第二共用電極350以及反射電極R，但本發明不限於此。在選擇線150的數量等於第二訊號線120的數量的架構下(如圖2A及圖2B所示)，畫素陣列亦可增設上述元件。

綜上所述，本發明的畫素陣列令與第一訊號線電性連接的第一選擇線以及未與第一訊號線電性連接的第二選擇線分散地設置在畫素陣列中，以降低區域間灰階差異的明顯度，使顯示品質得以提升。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧畫素陣列

110‧‧‧第一訊號線

120‧‧‧第二訊號線

150‧‧‧選擇線

152‧‧‧第一選擇線

154‧‧‧第二選擇線

A‧‧‧區域

D1‧‧‧第一方向

D2‧‧‧第二方向

G1、G2、G3、G4、G5、G6‧‧‧組

P‧‧‧畫素區

X‧‧‧橋接點

Claims (14)

1. 一種畫素陣列，包括：多條第一訊號線；多條第二訊號線，電性絕緣於該些第一訊號線，且與該些第一訊號線交錯，以定義出多個畫素區；多個主動元件，位於該些畫素區內，且各該主動元件與對應的該第一訊號線及該第二訊號線電性連接；多個畫素電極，對應該些畫素區設置，且與該些主動元件電性連接；以及多條選擇線，電性絕緣於該些第二訊號線，且與該些第一訊號線交錯，相鄰兩條第二訊號線之間設置有至少一選擇線，其中該些第一訊號線與該些選擇線的數量比為a1/a2，其中a1≦a2，且a1與a2互為質數時，該些選擇線被分成多組，各組具有a1條選擇線與該些第一訊號線電性連接，以及(a2-a1)條選擇線未與該些第一訊號線電性連接。
2. 如申請專利範圍第1項所述的畫素陣列，其中每一組包括多條與該些第一訊號線電性連接的第一選擇線以及至少一未與該些第一訊號線電性連接的第二選擇線。
3. 如申請專利範圍第2項所述的畫素陣列，其中每一組的該些第一選擇線以及該至少一第二選擇線的排列順序相同。
4. 如申請專利範圍第2項所述的畫素陣列，其中在每一組中，該至少一第二選擇線位於該些第一選擇線的一側。
5. 如申請專利範圍第2項所述的畫素陣列，其中在每一組中，該至少一第二選擇線位於該些第一選擇線之間。
6. 如申請專利範圍第2項所述的畫素陣列，其中該至少一第二選擇線的數量為多條，且至少部分該些第二選擇線分散設置在該些第一選擇線之間。
7. 如申請專利範圍第1項所述的畫素陣列，其中當該些第一訊號線的數量小於或等於該些第二訊號線的數量時，該些選擇線的數量等於該些第二訊號線的數量，且該些第二訊號線以及該些選擇線沿各該第一訊號線的延伸方向交替排列。
8. 如申請專利範圍第1項所述的畫素陣列，其中當該些第一訊號線的數量大於該些第二訊號線的數量時，該些選擇線的數量為兩倍的該些第二訊號線的數量。
9. 如申請專利範圍第8項所述的畫素陣列，其中該些選擇線位於各該畫素區的相對兩側，且相鄰兩條第二訊號線之間設置有兩條選擇線。
10. 如申請專利範圍第9項所述的畫素陣列，其中位於相鄰兩條第二訊號線之間的兩條選擇線更位於相鄰兩畫素電極之間。
11. 如申請專利範圍第1項所述的畫素陣列，其中該些選擇線與該些畫素電極互不重疊。
12. 如申請專利範圍第1項所述的畫素陣列，其中該些選擇線與該些第二訊號線位於同一層且與該些第一訊號線位於不同層。
13. 如申請專利範圍第1項所述的畫素陣列，更包括：多個接墊，位於該些畫素區的一側；以及一接地電極，位於該些畫素區的至少一側，且與該些第一訊號線電性連接的該些選擇線分別連接於該接地電極與其中一個接墊之間，而未與該些第一訊號線電性連接的該些選擇線分別與該接地電極連接。
14. 如申請專利範圍第13項所述的畫素陣列，更包括：多個第一共用電極，電性絕緣於該些畫素電極，且對應該些畫素電極設置；多條共用電極連接線，將該些第一共用電極沿一方向串接；以及至少一第二共用電極，位於該些畫素區的至少一側，且該些第一共用電極透過該些共用電極連接線而電性連接於該第二共用電極，並且未與該些第一訊號線電性連接的該些選擇線分別連接於該第二共用電極與該接地電極之間。