TWI460840B

TWI460840B - 畫素陣列基板

Info

Publication number: TWI460840B
Application number: TW100149591A
Authority: TW
Inventors: Yao Peng
Original assignee: Au Optronics Corp
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2014-11-11
Also published as: CN102623451B; TW201327757A; CN102623451A

Description

畫素陣列基板

本發明是有關於一種基板，且特別是關於一種畫素陣列基板。

現今社會多媒體技術相當發達，多半受惠於半導體元件與顯示器的進步。就顯示器而言，具有高畫質、低消耗功率、無輻射等優越特性之薄膜電晶體液晶顯示器已逐漸成為市場之主流。

隨著人們對於顯示器高解析度的訴求，顯示器內各畫素(pixel)的面積勢必要縮小，而顯示器之元件面積也勢必要減縮。然而，如圖1所示，目前市面上的電容設計大多為平面式的結構。具體而言，藉由在基板110上形成一第一電極112與一第二電極116，並配置一絕緣層114於第一電極112與第二電極116之間，以形成一電容結構，其中電容結構之電荷儲存量的大小取決於電容相對於基板110的表面所佔之面積大小。

因此，像是有機發光二極體(Organic Light Emitting Diode,OLED)顯示器，在對應每個畫素需要更多的薄膜電晶體數量時，欲得到高解析度，則增加電容平面面積勢必變得相當困難，而在電容平面面積無法縮小的情況下，為了得到可維持正常顯示畫面之電荷儲存量，提高畫面解析度將變得困難。另一方面，像是電子紙(Electronic paper)顯示器需要較大的電容設計以維持顯示畫面的灰階，此時，受限於電荷儲存量的要求而無法縮小顯示器的畫素面積，因而使顯示器的解析度受限。

本發明提供一種畫素陣列基板，其具有優良的電荷儲存量。

本發明之一實施例提供一種畫素陣列基板，其包括一基板、多條掃描線、多條資料線、多條共用線、多個電容、多個主動元件以及多個畫素電極。基板具有一表面。多條掃描線、多條資料線與多條共用線配置於基板上。多個電容配置於基板上且耦接於共用線，其中各電容的上電極相對表面具有起伏。多個主動元件配置於基板上。多個畫素電極配置於基板上，其中每一畫素電極分別透過不同的主動元件與對應之掃描線及資料線電性連接。

在本發明之一實施例中，前述之各電容的上電極相對表面的最大高低差為50奈米至2000奈米。

在本發明之一實施例中，前述之各電容的上電極垂直於表面的剖面呈波浪狀。

在本發明之一實施例中，前述之畫素陣列基板，其中從垂直表面的方向觀之，各電容的上電極具有互相平行的多條凹陷區。

在本發明之一實施例中，前述之畫素陣列基板，其中從垂直表面的方向觀之，各電容的上電極具有多個點狀凹陷區。

在本發明之一實施例中，前述之主動元件的通道的材質為低溫多晶矽或非晶矽。

本發明之另一實施例提供一種畫素陣列基板，其包括一基板、一第一絕緣層、多個主動元件、多條第一訊號線、多個下電極、多條共用線、一第二絕緣層、多條第二訊號線、多個上電極、一第三絕緣層以及多個畫素電極。第一絕緣層配置於基板上，且具有多個凹槽。各主動元件之一部分埋置於第一絕緣層中或全部配置於第一絕緣層上。多條第一訊號線、多個下電極與多條共用線配置於第一絕緣層上。各個下電極的一部份位於至少一個凹槽中，且各個共用線連接下電極。第二絕緣層覆蓋第一絕緣層、第一訊號線、下電極與共用線，且位於各主動元件的閘極與源汲極之間。多條第二訊號線與多個上電極配置於第二絕緣層上，其中上電極與下電極對應地耦合為多個電容。第三絕緣層覆蓋第二絕緣層、第二訊號線與上電極，且具有多個接觸窗開口。多個畫素電極配置於第三絕緣層上，各畫素電極通過一個接觸窗開口電性連接對應的主動元件的汲極。

在本發明之一實施例中，前述之各凹槽的深度為50奈米至2000奈米。

在本發明之一實施例中，前述之第一絕緣層在具有凹槽的部分的剖面呈波浪狀。

在本發明之一實施例中，前述之畫素陣列基板，其中各個下電極覆蓋的凹槽為互相平行的條狀凹槽。

在本發明之一實施例中，前述之畫素陣列基板，其中各個下電極覆蓋的凹槽為多個點狀凹槽。

在本發明之一實施例中，前述之各個上電極電性連接對應的主動元件的汲極。

在本發明之一實施例中，前述之第一絕緣層係為一單層或多層結構。

基於上述，在本發明之畫素陣列基板中，增加了電容在垂直於基板的方向上的面積，進而增加電荷儲存量。因此，在高解析度的需求使得畫素尺寸微縮的情況下，可減少電容在基板上所佔的面積以達到相同的開口率。也就是說，在不需要犧牲開口率的情況下即可提升電荷儲存量。換言之，在相同的畫素尺寸下，可增加開口率而提升顯示器亮度。或是在相同亮度下，因為開口率的提升而可減少背光亮度。另一方面，在維持相同的電荷儲存量下，可減少電容在基板上所佔的面積，使畫素尺寸微縮，提高顯示器的解析度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2A至圖2G為本發明一實施例之畫素陣列基板的製作流程剖面示意圖。

請參照圖2A，於一基板210之一表面S上依序地形成一第一子絕緣層212以及一第二子絕緣層214。在本實施例中，基板210例如是玻璃基板，第一子絕緣層212的材質例如是氮化矽(SiN_x )，而第二子絕緣層214的材質例如是矽氧化物(SiO_x )，但本發明不以此為限。

請參照圖2B，於第二子絕緣層214上形成一通道材料層(未繪示)。此通道材料層的材質可為低溫多晶矽或是非晶矽。在本實施例中，通道層材料的材質為低溫多晶矽，其中多晶矽可以是藉由熱退火(annealing)將非晶矽轉變成多晶矽的材質。

接著，圖案化此通道材料層而保留欲佈局通道的部分。並利用摻雜(doping)N型或P型摻質，以形成一源極摻雜區216b、一汲極摻雜區216c以及未摻雜摻質之一通道216a，其中通道216a配置於源極摻雜區216b以及汲極摻雜區216c之間。具體而言，若通道216a兩側之源極摻雜區216b以及汲極摻雜區216c摻雜之摻質為N型，則定義為N型金氧半導體(NMOS)電晶體。反之，則定義為P型金氧半導體(PMOS)電晶體。

請參照圖2C，於第二子絕緣層214上形成一第三子絕緣層218，此第三子絕緣層218覆蓋通道216、源極摻雜區216b以及汲極摻雜區216c。此外，第一子絕緣層212、第二子絕緣層214以及第三子絕緣層218構成一多層結構之第一絕緣層220。

接著，蝕刻第二子絕緣層214以及第三子絕緣層218以形成凹槽U，並暴露出部分第一子絕緣層212，其中凹槽的深度D_U 為50奈米至2000奈米。在本實施例中，形成凹槽U的方式例如是藉由乾蝕刻(dry etching)或是濕蝕刻(wet etching)來蝕刻出類似波浪狀的圖形。當然，凹槽的數量以及形狀都無特殊限制。本實施例在欲佈局電容的區域以及基板210之間保留第一子絕緣層212，以避免第一子絕緣層212上下的材料互相干擾。具體而言，為製程方便，本實施例之第一子絕緣層212的材質可選用與第二子絕緣層214不同的材質，再搭配適當之蝕刻劑，使得在形成凹槽U之蝕刻過程中，第一子絕緣層212可做為蝕刻中止層。然而，本發明不以此為限，在其他實施例中，亦可以不用配置第一子絕緣層212。

請參照圖2D，於第一絕緣層220上形成多條第一訊號線(未繪示)、多個下電極224、多條共用線(未繪示)以及閘極222。各個下電極224的一部分位於至少一個凹槽U中。在本實施例中，第一訊號線、下電極224、共用線以及閘極222的材質可為金屬、合金或金屬疊層，但本發明不以此為限。

請參照圖2E，形成一第二絕緣層230，以覆蓋第一絕緣層220、第一訊號線、下電極224、共用線以及閘極222。接著，形成接觸窗開口W1，此接觸窗開口W1貫穿第二絕緣層230以及第三子絕緣層218，並暴露出部份源極摻雜區216b以及汲極摻雜區216c。在本實施例中，形成接觸窗開口W1的方法例如是蝕刻，但本發明不以此為限。

請參照圖2F，於第二絕緣層230上形成多條第二訊號線(未繪示)、多個上電極244、源極242b以及汲極242c，其中源極242b以及汲極242c分別透過接觸窗開口W1與源極摻雜區216b以及汲極摻雜區216c電性連接。此時，多個主動元件240製作完成。在本實施例中，主動元件240部分埋置於第一絕緣層220中，且第二絕緣層230位於主動元件240的閘極222與源極242b以及汲極242c之間。在此，源極242b以及汲極242c被共同定義為源汲極。此外，上電極244與下電極224透過第二絕緣層230對應地耦合為多個電容C1。電容C1之上電極244相對基板210之表面S具有起伏。在本實施例中，電容C1之上電極244垂直於表面S的剖面呈波浪狀。此外，電容C1之上電極244相對表面S的最大高低差D為50奈米至2000奈米。

接著，形成一第三絕緣層250，以覆蓋第二絕緣層230、第二訊號線與上電極244，並可選擇性地將電容C1的波浪狀結構填平。在本實施例中，第三絕緣層250的材質例如是有機光阻(Organic photoresist)。此外，第三絕緣層250具有接觸窗開口W2。在本實施例中，形成接觸窗開口W2的方法例如是蝕刻，但本發明不以此為限。

請參照圖2G，於第三絕緣層250上形成多個畫素電極260，且畫素電極260通過接觸窗開口W2電性連接對應的主動元件240的汲極242c。至此，畫素陣列基板200即被完成。

接下來將以此畫素陣列基板200之上視圖做進一步的描述。圖3為圖2G之畫素陣列基板的上視示意圖，且沿圖3中A-A’剖線之剖面為圖2G。

請參照圖3與圖2G，本實施例之畫素陣列基板200包括具有一表面S之基板210以及配置基板210上之多條掃描線226、多條資料線246、多條共用線228、多個電容C1、多個主動元件240與多個畫素電極260。其中每條共用線228耦接於多個電容C1，且各條共用線228連接多個下電極224。此外，閘極222於基板210的正投影(未繪示)與通道216a於基板210的正投影(未繪示)重疊。另外，每一畫素電極260分別透過不同的主動元件240與對應之掃描線226及資料線246電性連接。在本實施例中，從垂直表面S的方向觀之，各電容C1的上電極244具有互相平行的多條凹陷區A1。

值得注意的是，本實施例之畫素陣列基板200利用互相平行的多條凹陷區A1增加電容C1垂直於基板210方向上的表面積，進而增加電荷儲存量。因此，本實施例之畫素陣列基板200可在相同的開口率下提升電荷儲存量。此外，本實施例之畫素陣列基板200亦可在相同之電荷儲存量下減少電容C1在基板210上所佔的面積，使畫素尺寸微縮，提高顯示器的解析度。

另外，電容C1的上電極244除了可具有上述互相平行的多條凹陷區A1外，在其他實施例中，亦可以多個點狀凹陷區取代條狀凹陷區A1。圖4為本發明另一實施例之畫素陣列基板的上視示意圖。請參照圖4，本實施例之畫素陣列基板400與圖3中之畫素陣列基板300具有相似的結構，且相似的符號代表相似的構件且具有相似的作用，故不再贅述。惟二者差異處在於本實施例之畫素陣列基板400之電容C2的上電極244’具有多個點狀凹陷區A2。此外，多個點狀凹陷區A2亦具有上述互相平行的多條凹陷區A1的功能。舉例而言，多個點狀凹陷區A2可增加電容C2垂直於基板210方向上的表面積，進而增加電荷儲存量。此外，多個點狀凹陷區A2亦可在相同之電荷儲存量下減少電容C2在基板210上所佔的面積，使畫素尺寸微縮，提高顯示器的解析度。

此外，本發明之畫素陣列基板除了可具有上述低溫多晶矽之主動元件外，在其他實施例中，本發明之畫素陣列基板亦可具有非晶矽之主動元件。以下將以圖5A至圖5F、圖6與圖7做詳細的描述。

圖5A至圖5F為本發明另一實施例之畫素陣列基板的製作流程剖面示意圖。

請參照圖5A，於一基板510之一表面S’上形成一第一絕緣層520。接著，蝕刻第一絕緣層520以形成凹槽U’，並暴露出部分基板510，其中凹槽的深度D_U’ 為50奈米至2000奈米。在本實施例中，形成凹槽U的方式例如是藉由乾蝕刻或是濕蝕刻來蝕刻出類似波浪狀的圖形。當然，凹槽的數量以及形狀都無特殊限制。

請參照圖5B，於第一絕緣層520上形成多條第一訊號線(未繪示)、多個下電極524、多條共電線(未繪示)以及閘極522。各個下電極524的一部分位於至少一個凹槽U’中。在本實施例中，第一訊號線、下電極524、共用線以及閘極522的材質可為金屬、合金或金屬疊層，但本發明不以此為限。

請參照圖5C，相繼形成一第二絕緣層530、一通道516以及一歐姆接觸圖案518於第一絕緣層520上，且位於閘極522上方。

請參照圖5D，於第二絕緣層530以及歐姆接觸圖案518上相繼形成多條第二訊號線(未繪示)、多個上電極544、源極542b以及汲極542c。此時，多個主動元件540製作完成。在本實施例中，主動元件540為底閘極結構，但本發明不以此為限。在其他實施例中，主動元件亦可以為頂閘極的結構，亦或任何熟悉此技藝者可對此結構稍做更動，故本發明並不限定主動元件之結構。在本實施例中，主動元件540全部配置於第一絕緣層520上，且該第二絕緣層530位於主動元件540的閘極522與源極542b以及汲極542c之間。在此，源極542b以及汲極542c被共同定義為源汲極。此外，上電極544與下電極524透過第二絕緣層530對應地耦合為多個電容C3，其中電容C3之上電極544相對基板510之表面S’具有起伏。在本實施例中，電容C3之上電極544垂直於表面S’的剖面呈波浪狀。此外，電容C3之上電極544相對表面S’的最大高低差D’為50奈米至2000奈米。

請參照圖5E，形成一第三絕緣層550，以覆蓋第二絕緣層530、第二訊號線與上電極544，並可選擇性地將電容C3的波浪狀結構填平。在本實施例中，第三絕緣層550的材質例如是有機光阻。此外，第三絕緣層550具有多個接觸窗開口W3。在本實施例中，形成接觸窗開口W3的方法例如是蝕刻或雷射剝除，但本發明不以此為限。

請參照圖5F，於第三絕緣層550上形成多個畫素電極560，且畫素電極560通過接觸窗開口W3電性連接對應的主動元件540的汲極542c。至此，畫素陣列基板500即被完成。

接下來將以此畫素陣列基板500之上視圖做進一步的描述。圖6為圖5F之畫素陣列基板的上視示意圖，且沿圖6中A-A’剖線之剖面為圖5F。

請參照圖6與圖5F，本實施例之畫素陣列基板500包括具有一表面S’之基板510以及配置基板510上之多條掃描線526、多條資料線546、多條共用線528、多個電容C3、多個主動元件540與多個畫素電極560。其中每條共用線528耦接於多個電容C3，且各條共用線528連接多個下電極524。此外，閘極522於基板510的正投影(未繪示)與通道516於基板510的正投影(未繪示)重疊。另外，每一畫素電極560分別透過不同的主動元件540與對應之掃描線526及資料線546電性連接。在本實施例中，從垂直表面S’的方向觀之，各電容C3的上電極544具有互相平行的多條凹陷區A3。

值得注意的是，本實施例之畫素陣列基板500具有與圖3中之畫素陣列基板200相似的功能。舉例而言，畫素陣列基板500利用互相平行的多條凹陷區A3增加電容C3垂直於基板510方向上的表面積，進而增加電荷儲存量。因此，本實施例之畫素陣列基板500可在相同的開口率下提升電荷儲存量，或是在相同之電荷儲存量下減少電容C3在基板510上所佔的面積。換言之，本實施例之畫素陣列基板500在維持相同的電荷儲存量下，可藉由減少電容C3在基板510上所佔的面積，使畫素尺寸微縮，進而提高顯示器的解析度。

另外，電容C3的上電極544除了可具有上述互相平行的多條凹陷區A3外，在其他實施例中，亦可以多個點狀凹陷區取代條狀凹陷區A3。圖7為本發明另一實施例之畫素陣列基板的上視示意圖。請參照圖7，本實施例之畫素陣列基板700與圖6中之畫素陣列基板500具有相似的結構，且相似的符號具代表相似的構件且具有相似的作用，故不再贅述。惟二者差異處在於本實施例之畫素陣列基板700之電容C4的上電極544’具有多個點狀凹陷區A4。此外，多個點狀凹陷區A4亦具有上述互相平行的多條凹陷區A3的功能。舉例而言，多個點狀凹陷區A2可增加電容C2垂直於基板210方向上的表面積，進而增加電荷儲存量。此外，多個點狀凹陷區A2亦可在相同之電荷儲存量下減少電容C2在基板210上所佔的面積，使畫素尺寸微縮，提高顯示器的解析度。

綜上所述，在本發明之畫素陣列基板中，增加了電容在垂直於基板的方向上的面積，進而增加電荷儲存量。因此，在高解析度的需求使得畫素尺寸微縮的情況下，可以不用犧牲畫素陣列基板的開口率，且在減少電容在基板上所佔的面積下達到優良的電荷儲存量。換言之，本發明實施例之畫素陣列基板在相同的畫素尺寸下，可增加開口率，進而提升顯示器亮度。或是在相同顯示器之亮度下，因為開口率的提升而可減少背光亮度。另一方面，在維持相同的電荷儲存量下，可減少電容在基板上所佔的面積，使畫素尺寸微縮，提高顯示器的解析度，進而適用於需要較大電荷儲存量之顯示器或是需要較多主動元件之顯示器，例如是電子紙或是有機發光二極體等顯示器。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、210、510．．．基板

112．．．第一電極

116．．．第二電極

114．．．絕緣層

200、400、500、700．．．畫素陣列基板

212．．．第一子絕緣層

214．．．第二子絕緣層

216a、516．．．通道

216b．．．源極摻雜區

216c．．．汲極摻雜區

218．．．第三子絕緣層

220、520．．．第一絕緣層

222、522．．．閘極

224、524．．．下電極

226、526．．．掃描線

228、528．．．共用線

230、530．．．第二絕緣層

240、540．．．主動元件

242b、542b．．．源極

242c、542c．．．汲極

244、244’、544、544’．．．上電極

246、546．．．資料線

250、550．．．第三絕緣層

260、560．．．畫素電極

518．．．歐姆接觸圖案

S、S’．．．表面

U、U’．．．凹槽

D_U 、D_U’ ．．．深度

W1、W2、W3．．．開口

C1、C2、C3、C4．．．電容

D、D’．．．最大高低差

A-A’．．．剖線

A1、A2、A3、A4．．．凹陷區

圖1為習知技術之平面式電容結構的示意圖。

圖2A至圖2G為本發明一實施例之畫素陣列基板的製作流程上視示意圖。

圖3為本發明一實施例之畫素陣列基板的上視示意圖。

圖4為本發明另一實施例之畫素陣列基板的上視示意圖。

圖5A至圖5F為本發明另一實施例之畫素陣列基板的製作流程上視示意圖。

圖6為本發明一實施例之畫素陣列基板的上視示意圖。

圖7為本發明另一實施例之畫素陣列基板的上視示意圖。

200．．．畫素陣列基板

210．．．基板

212．．．第一子絕緣層

214．．．第二子絕緣層

216a．．．通道

216b．．．源極摻雜區

216c．．．汲極摻雜區

218．．．第三子絕緣層

220．．．第一絕緣層

222．．．閘極

224．．．下電極

230．．．第二絕緣層

240．．．主動元件

242b．．．源極

242c．．．汲極

244．．．上電極

250．．．第三絕緣層

260．．．畫素電極

S．．．表面

U．．．凹槽

D_U ．．．深度

W1、W2．．．開口

C1．．．電容

D．．．最大高低差

Claims

一種畫素陣列基板，包括：一基板；一第一絕緣層，配置於該基板上，且具有多個凹槽；多個主動元件，各該主動元件之一部分埋置於該第一絕緣層中或全部配置於該第一絕緣層上；多條第一訊號線、多個下電極與多條共用線，配置於該第一絕緣層上，其中各該下電極的一部份位於至少一個該些凹槽中，且各該共用線連接該些下電極；一第二絕緣層，覆蓋該第一絕緣層、該些第一訊號線、該些下電極與該些共用線，且位於各該主動元件的閘極與源汲極之間；多條第二訊號線與多個上電極，配置於該第二絕緣層上，其中該些上電極與該些下電極對應地耦合為多個電容；一第三絕緣層，覆蓋該第二絕緣層、該些第二訊號線與該些上電極，且具有多個接觸窗開口；以及多個畫素電極，配置於該第三絕緣層上，各該畫素電極通過一個該些接觸窗開口電性連接對應的該主動元件的源汲極。
如申請專利範圍第1項所述之畫素陣列基板，其中各該凹槽的深度為50奈米至2000奈米。
如申請專利範圍第1項所述之畫素陣列基板，其中該第一絕緣層在具有該些凹槽的部分的剖面呈波浪狀。
如申請專利範圍第1項所述之畫素陣列基板，其中各該下電極覆蓋的該些凹槽為互相平行的條狀凹槽。
如申請專利範圍第1項所述之畫素陣列基板，其中各該下電極覆蓋的該些凹槽為多個點狀凹槽。
如申請專利範圍第1項所述之畫素陣列基板，其中該些主動元件的通道的材質為低溫多晶矽或非晶矽。
如申請專利範圍第1項所述之畫素陣列基板，其中各該上電極電性連接對應的該主動元件的源汲極。
如申請專利範圍第1項所述之畫素陣列基板，其中該第一絕緣層係為一多層結構。