JPH10506230A - 放射線像形成パネル - Google Patents
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.a)入射する放射線を電荷に直接変換するための容量性結合の放射線検出 手段と、 b)上記電荷を蓄積するための蓄積キャパシタ手段と、 c)上記蓄積キャパシタ手段に蓄積された上記電荷を周期的に出力するための 読み出し手段と、 d)上記容量性結合の放射線検出手段を周期的にリセットするためのリセット 手段とを備えたことを特徴とする放射線像形成システム。 2.上記容量性結合の放射線検出手段は、高電圧DCバイアスされたa−Se フィルムより成る請求項1に記載の像形成システム。 3.上記a−Seフィルムは、約300μm厚みである請求項2に記載の像形 成システム。 4.上記蓄積キャパシタ手段は、上記a−Seフィルムに隣接する第1の電極 と、この第1の電極と反対の第2の電極と、これら第1電極と第2電極との間の 誘電体層とを含む請求項2に記載の像形成システム。 5.上記容量性結合の放射線検出手段は、高電圧DCバイアスされたa−Si フィルムより成る請求項1に記載の像形成システム。 6.上記リセット手段は、薄膜トランジスタ(TFT)を含む請求項1に記載 の像形成システム。 7.上記のリセット手段は、ダイオードを含む請求項1に記載の像形成システ ム。 8.上記リセット手段は、金属−絶縁体−金属(MIM)トランジスタを含む 請求項1に記載の像形成システム。 9.上記リセット手段は、金属−絶縁体−半導体(MIS)トランジスタを含 む請求項1に記載の像形成システム。 10.上記ダイオードは、アモルファスシリコンp−i−nダイオードである 請求項7に記載の像形成システム。 11.上記読み出し手段は、薄膜トランジスタ(TFT)を含む請求項1に記 載の像形成システム。 12.上記読み出し手段は、更に、上記第1の電極に接続されたドレイン端子 と、データ読み出しラインに接続されたソース端子と、読み出し制御信号源に接 続されたゲート端子とを有する第1の薄膜トランジスタ(TFT)を含む請求項 4に記載の像形成装置。 13.上記リセット手段は、第2の薄膜トランジスタ(TFT)を含む請求項 4に記載の像形成装置。 14.上記第2の薄膜トランジスタ(TFT)は、上記第1電極に接続された ドレイン端子と、リセット電位源に接続されたソース端子と、リセット制御信号 源に接続されたゲート端子とを有する請求項13に記載の像形成装置。 15.上記リセット手段は、上記第1電極に接続されたアノードと、リセット 制御信号源に接続されたカソードとを有するダイオードを含む請求項12に記載 の像形成システム。 16.a)入射する放射線を電荷に直接変換するための容量性結合の放射線検 出手段と、 b)上記容量性結合の放射線検出手段に隣接して、上記電荷を蓄積するための ピクセル電極のアレーと、 c)上記ピクセル電極のアレーの各行を分離する複数の制御ラインと、 d)上記ピクセル電極のアレーの各列を分離する複数のデータラインと、 e)次々の制御信号を次々の上記制御ラインに発生するスキャナ手段と、 f)上記ピクセル電極の各々に接続されたドレイン端子、上記制御ラインの第 1の各ラインに接続されたゲート端子、及び上記データラインの各々に接続され たソース端子を有し、上記スキャナ手段が上記制御ラインの各々に上記制御信号 を発生するのに応答して上記ピクセル電極から上記データラインへ上記電荷を転 送するための複数のTFT読み出しスイッチ手段と、 g)上記複数のデータラインに接続され、上記データラインから上記電荷の次 々の行を受け取って出力するためのマルチプレクサ手段と、 h)上記ピクセル電極の各々に接続された第1の端子、上記制御ラインの上記 第1のラインに隣接する上記制御ラインの更に別の各々に接続された制御端子、 及びリセット電位源に接続された第2の端子を有し、上記ピクセル電極の各々を 上記電荷がそこから転送された後にリセットするための複数のリセットスイッチ 手段とを備えたことを特徴とする放射線像形成システム。 17.上記容量性結合の放射線検出手段は、高電圧DCバイアスされたa−S eフィルムより成る請求項16に記載の放射線像形成システム。 18.上記a−Seフィルムは、約300μm厚みである請求項17に記載の 像形成システム。 19.上記ピクセル電極手段は、上記a−Seフィルムに隣接する第1の電極 と、この第1の電極と反対の第2の電極と、これら第1電極と第2電極との間の 誘電体層とを含む請求項17に記載の像形成システム。 20.上記容量性結合の放射線検出手段は、高電圧DCバイアスされたa−S iフィルムより成る請求項16に記載の像形成システム。 21.上記リセット手段の各々は、薄膜トランジスタ(TFT)を含む請求項 16に記載の像形成システム。 22.上記のリセット手段の各々は、ダイオードを含む請求項16に記載の像 形成システム。 23.上記リセット手段の各々は、金属−絶縁体−金属(MIM)トランジス タを含む請求項16に記載の像形成システム。 24.上記リセット手段の各々は、金属−絶縁体−半導体(MIS)トランジ スタを含む請求項16に記載の像形成システム。 25.上記ダイオードは、アモルファスシリコンp−i−nダイオードである 請求項22に記載の像形成システム。 26.上記a−Seフィルムの上に横たわるAl層を更に備え、上記a−Se フィルムは、このAl層と上記第1電極との間に印加される高いDC電圧により 高電圧DCバイアスされる請求項19に記載の像形成システム。 27.上記Al層と上記a−Seフィルムの中間にCeO2のブロッキング層 を更に備えた請求項26に記載の像形成システム。 28.上記TFT読み出しスイッチ手段の各々は、CdSe半導体領域で形成 される請求項16に記載の像形成手段。 29.上記TFT読み出しスイッチ手段の各々は、a−Si半導体領域で形成 される請求項17に記載の像形成手段。 30.上記リセットスイッチ手段の各々は、p+−a−Si半導体で形成され たMISトランジスタを含む請求項29に記載の像形成システム。 31.上記リセットスイッチ手段の各々は、MIMトランジスタを含み、そし て上記TFT読み出しスイッチ手段の各々は、A−Si半導体で形成される請求 項20に記載の像形成手段。 32.上記ダイオードの各々は、上記ピクセル電極の1つに接続されたp+− a−Siより成るアノードと、上記制御ラインの1つに接続されたn+−a−S iより成るカソードと、これらアノードとカソードとの間のa−Si層とを有す る請求項25に記載の像形成システム。 33.上記リセットスイッチ手段の上記第2端子は、上記データラインの各々 に並列な各リセットラインを経て上記リセット電位源に接続される請求項16に 記載の像形成システム。 34.上記リセットスイッチ手段の上記第2端子は、上記制御ラインの各々に 並列な各リセットラインを経て上記リセット電位源に接続される請求項16に記 載の像形成システム。
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