JPH0414364A - イメージスキャナ - Google Patents
イメージスキャナInfo
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- JPH0414364A JPH0414364A JP2117998A JP11799890A JPH0414364A JP H0414364 A JPH0414364 A JP H0414364A JP 2117998 A JP2117998 A JP 2117998A JP 11799890 A JP11799890 A JP 11799890A JP H0414364 A JPH0414364 A JP H0414364A
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- Japan
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- ccd sensor
- output
- signal
- analog
- image scanner
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- 238000001514 detection method Methods 0.000 claims description 20
- 238000003491 array Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000001444 catalytic combustion detection Methods 0.000 description 33
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 3
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数台のＣＣＤセンサチップを備えたイメー
ジスキャナに関するものである。
ジスキャナに関するものである。
第２図は従来の密着形イメージスキャナの一桶成例を概
略的に示す外観斜視図である。同図に示されるように、
従来より、密着形イメージスキャナには、光学的に縮小
させることなく原稿Ｐを読取れるように基板３１上に複
数台のＣＣＤセンサチップ３２ａ乃至３２ｄが配列され
ていた。
略的に示す外観斜視図である。同図に示されるように、
従来より、密着形イメージスキャナには、光学的に縮小
させることなく原稿Ｐを読取れるように基板３１上に複
数台のＣＣＤセンサチップ３２ａ乃至３２ｄが配列され
ていた。
第３図は第２図の１個のＣＣＤセンサチップの構成を示
すブロック図である。同図に示されるように、従来のＣ
ＣＤセンサチップには、読取り解像度に応じた間隔で配
列されたホトセル（例えば、４００ｄｐｉ、６３．５μ
ｍピッチ）を有するホトセルアレイ３３と、閉状態でホ
トセルに電荷を蓄積させ開状態でホトセルの電荷を転送
させる転送ゲート３４と、ホトセルアレイ３３の検出信
号を保持するアナログレジスタ３５とが備えられている
。
すブロック図である。同図に示されるように、従来のＣ
ＣＤセンサチップには、読取り解像度に応じた間隔で配
列されたホトセル（例えば、４００ｄｐｉ、６３．５μ
ｍピッチ）を有するホトセルアレイ３３と、閉状態でホ
トセルに電荷を蓄積させ開状態でホトセルの電荷を転送
させる転送ゲート３４と、ホトセルアレイ３３の検出信
号を保持するアナログレジスタ３５とが備えられている
。
そして、ホトセルアレイ３３の電荷は転送ゲート入力信
号Ｇ（スタート信号）によりアナログレジスタ３５に検
出信号としてパラレル転送され、クロックパルスＣによ
り出力ゲート３６を介してシリアル転送され、リセット
信号Ｒを受けるリセット回ＦＩ＠３７ににより画素毎に
サンプリングされ、出力口ｖ？１３８により補償出力信
号として出力される。
号Ｇ（スタート信号）によりアナログレジスタ３５に検
出信号としてパラレル転送され、クロックパルスＣによ
り出力ゲート３６を介してシリアル転送され、リセット
信号Ｒを受けるリセット回ＦＩ＠３７ににより画素毎に
サンプリングされ、出力口ｖ？１３８により補償出力信
号として出力される。
第４図は第２図のイメージスキャナの信号処理回路の構
成例を示す図である。同図に示されるＣＣＤ３２ａ乃至
３２ｄのそれぞれの出力信号はアンプ３９ａ乃至３９ｄ
のそれぞれにより増幅され、Ａ／Ｄコンバータ４０ａ乃
至４０ｄのそれぞれによりデジタル変換されて出力され
る。
成例を示す図である。同図に示されるＣＣＤ３２ａ乃至
３２ｄのそれぞれの出力信号はアンプ３９ａ乃至３９ｄ
のそれぞれにより増幅され、Ａ／Ｄコンバータ４０ａ乃
至４０ｄのそれぞれによりデジタル変換されて出力され
る。
第５図は第２図のイメージスキャナの信号処理回路の他
の構成例を示す図である。同図に示されるＣＣＤ ３２
ａ乃至３２ｄのそれぞれの出力信号はゲート信号Ｇ１
乃至Ｇ４により逐次オンオフされるアナログスイッチ４
１ａ乃至４１ｄを介してアンプ４２に入力され、ここで
増幅され、Ａ／Ｄコンバータ４３によりデジタル変換さ
れて出力される。
の構成例を示す図である。同図に示されるＣＣＤ ３２
ａ乃至３２ｄのそれぞれの出力信号はゲート信号Ｇ１
乃至Ｇ４により逐次オンオフされるアナログスイッチ４
１ａ乃至４１ｄを介してアンプ４２に入力され、ここで
増幅され、Ａ／Ｄコンバータ４３によりデジタル変換さ
れて出力される。
しかしながら、第４図のイメージスキャナはアンプ及び
Ａ／ＤコンバータのそれぞれをＣＣＤセンサと同数備え
なければならず、また、第５図のイメージスキャナはＣ
ＣＤセンサと同数のアナログスイッチを備えなければな
らず、いずれのイメージスキャナについても回路構成が
複雑になる問題があった。
Ａ／ＤコンバータのそれぞれをＣＣＤセンサと同数備え
なければならず、また、第５図のイメージスキャナはＣ
ＣＤセンサと同数のアナログスイッチを備えなければな
らず、いずれのイメージスキャナについても回路構成が
複雑になる問題があった。
さらに、第４図のイメージスキャナでは、アンプやＡ／
Ｄコンバータの特性のばらつきにより、また、第５図の
イメージスキャナでは、アナログスイッチの特性のばら
つきにより出力信号が影響を受ける問題があった。
Ｄコンバータの特性のばらつきにより、また、第５図の
イメージスキャナでは、アナログスイッチの特性のばら
つきにより出力信号が影響を受ける問題があった。
そこで、本発明は上記したような従来技術の課題を解決
するためになされたもので、その目的とするところは、
回路規模の簡略化が図れ、しかも、処理回路の特性の影
響を受けにくいイメージスキャナを提供することにある
。
するためになされたもので、その目的とするところは、
回路規模の簡略化が図れ、しかも、処理回路の特性の影
響を受けにくいイメージスキャナを提供することにある
。
本発明に係るイメージスキャナは、光を受けることによ
り電荷を蓄積する複数の受光素子からなるホトセルアレ
イと、上記ホトセルアレイに蓄積された電荷を検出信号
として転送させる転送ゲートと、上記転送ゲートを介し
て転送される検出信号を格納するアナログレジスタとを
有するＣＣＤセンサチップを、複数台配列することによ
り構成されたイメージスキャナにおいて、上記それぞれ
のＣＣＤセンサチップのアナログレジスタに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、さらに、上記ＣＣ
Ｄセンサチップの出力端子をこのＣＣＤセンサチップに
隣接する他のＣＣＤセンサチップの入力端子に接続して
、上記複数台のＣＣＤセンサチップをカスケード接続す
る接続線と、上記複数台のＣＣＤセンサチップの動作を
制御する制御手段とを備えたことにより構成される。
り電荷を蓄積する複数の受光素子からなるホトセルアレ
イと、上記ホトセルアレイに蓄積された電荷を検出信号
として転送させる転送ゲートと、上記転送ゲートを介し
て転送される検出信号を格納するアナログレジスタとを
有するＣＣＤセンサチップを、複数台配列することによ
り構成されたイメージスキャナにおいて、上記それぞれ
のＣＣＤセンサチップのアナログレジスタに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、さらに、上記ＣＣ
Ｄセンサチップの出力端子をこのＣＣＤセンサチップに
隣接する他のＣＣＤセンサチップの入力端子に接続して
、上記複数台のＣＣＤセンサチップをカスケード接続す
る接続線と、上記複数台のＣＣＤセンサチップの動作を
制御する制御手段とを備えたことにより構成される。
本発明においては、ＣＣＤセンサチップのアナログレジ
スタのそれぞれに、外部からの検出信号を転送するため
の入力端子と外部に検出信号を転送するための出力端子
とを備え、接続線によりＣＣＤセンサチップの出力端子
をこのチップに隣接する他のＣＣＤセンサチップの入力
端子に接続して、複数台のＣＣＤセンサチップをカスゲ
ート接続している。このようにして、ＣＣＤセンサチッ
プをカスケード接続したので、複数台のＣＣＤセンサを
１台のセンサと同様に制御できる。
スタのそれぞれに、外部からの検出信号を転送するため
の入力端子と外部に検出信号を転送するための出力端子
とを備え、接続線によりＣＣＤセンサチップの出力端子
をこのチップに隣接する他のＣＣＤセンサチップの入力
端子に接続して、複数台のＣＣＤセンサチップをカスゲ
ート接続している。このようにして、ＣＣＤセンサチッ
プをカスケード接続したので、複数台のＣＣＤセンサを
１台のセンサと同様に制御できる。
〔実施例〕
以下に、本発明を図示の実施例に基づいて説明する。
第１図は本発明に係るイメージスキャナの一実施例の構
成を示すブロック図である。同図に示されるように、本
実施例においては、４個のＣＣＤセンサチップ２ａ乃至
２ｄによりイメージスキャすが構成されている場合を説
明する。
成を示すブロック図である。同図に示されるように、本
実施例においては、４個のＣＣＤセンサチップ２ａ乃至
２ｄによりイメージスキャすが構成されている場合を説
明する。
ＣＣＤセンサチップ２ａ乃至２ｄのそれぞれには、光を
受けることにより電荷を蓄積する複数の受光素子（ホト
セル）を備えたホトセルアレイ３ａ乃至３ｄと、閉状態
でホトセルに電荷を蓄積させ開状態でホトセルの電荷を
検出信号として転送させる転送ゲート４ａ乃至４ｄと、
この転送ゲートを介して転送される検出信号を保持する
アナログレジスタ５ａ乃至５ｄとが備えられている。
受けることにより電荷を蓄積する複数の受光素子（ホト
セル）を備えたホトセルアレイ３ａ乃至３ｄと、閉状態
でホトセルに電荷を蓄積させ開状態でホトセルの電荷を
検出信号として転送させる転送ゲート４ａ乃至４ｄと、
この転送ゲートを介して転送される検出信号を保持する
アナログレジスタ５ａ乃至５ｄとが備えられている。
また、ＣＣＤセンサチップ２ａ乃至２ｄのそれぞれには
、タロツクパルスＣによりアナログレジスタ５ａ乃至５
ｄの出力をシリアル転送させることができる出力ゲート
６ａ乃至６ｄと、リセット信号Ｒを受けて出力信号を画
素毎にサンプリングすることができるリセット回路７ａ
乃至７ｄと、読取信号を補償出力信号として外部に出力
することができる出力回路８ａ乃至８ｄとが備えられて
いる。尚、本実施例では、ＣＣＤセンサチップ２ｄの出
力ゲート６ｄ、リセット回路７ｄ、及び出力回路８ｄの
みを用いる場合を示す。
、タロツクパルスＣによりアナログレジスタ５ａ乃至５
ｄの出力をシリアル転送させることができる出力ゲート
６ａ乃至６ｄと、リセット信号Ｒを受けて出力信号を画
素毎にサンプリングすることができるリセット回路７ａ
乃至７ｄと、読取信号を補償出力信号として外部に出力
することができる出力回路８ａ乃至８ｄとが備えられて
いる。尚、本実施例では、ＣＣＤセンサチップ２ｄの出
力ゲート６ｄ、リセット回路７ｄ、及び出力回路８ｄの
みを用いる場合を示す。
さらに、本実施例には、それぞれのＣ，ＣＤセンサチッ
プのアナログレジスタ５ａ乃至５ｄに、外部からの検出
信号を転送するための入力端子９ｂ乃至９ｄ（入力端子
９ａは図示せず）と外部に検出信号を転送するための出
力端子１０ａ乃至１０Ｃ（出力端子１０ｄは図示せず）
とが備えられてい、る。そして、アナログレジスタ５ａ
、５ｂ、５Ｃの出力端子１０ ａ ＋ １０ ｂ ｒ
１０ ｃのそれぞれを隣接する他のＣＣＤセンサチップ
のアナログレジスタ５ｂ、５ｃ、５ｄの入力端子９ｂ、
９ｃ。
プのアナログレジスタ５ａ乃至５ｄに、外部からの検出
信号を転送するための入力端子９ｂ乃至９ｄ（入力端子
９ａは図示せず）と外部に検出信号を転送するための出
力端子１０ａ乃至１０Ｃ（出力端子１０ｄは図示せず）
とが備えられてい、る。そして、アナログレジスタ５ａ
、５ｂ、５Ｃの出力端子１０ ａ ＋ １０ ｂ ｒ
１０ ｃのそれぞれを隣接する他のＣＣＤセンサチップ
のアナログレジスタ５ｂ、５ｃ、５ｄの入力端子９ｂ、
９ｃ。
９ｄに接続線１１により接続して（実際には、ＣＣＤセ
ンサチップを搭載している基板の端子同士をワイヤボン
ディングにより接続している）、複数台のＣＣＤセンサ
チップをカスゲート接続している。
ンサチップを搭載している基板の端子同士をワイヤボン
ディングにより接続している）、複数台のＣＣＤセンサ
チップをカスゲート接続している。
尚、図には示されていないが、本実施例には所定のタイ
ミングでＣＣＤセンサチップ２ａ乃至２ｄに入力される
転送ゲートＧ、クロック信号Ｃ、リセット信号Ｒを出力
する制御回路が備えられている。
ミングでＣＣＤセンサチップ２ａ乃至２ｄに入力される
転送ゲートＧ、クロック信号Ｃ、リセット信号Ｒを出力
する制御回路が備えられている。
上記構成を有するイメージスキャナにおいては、転送ゲ
ーｈ４ａ乃至４ｄの閉状態の際に入射した光によりホト
セルアレイ３４乃至３ｄに電荷が蓄積され、転送ゲート
入力信号Ｇにより転送ゲート４ａ乃至４ｄが開状態にな
った際に；ｉｇ槓された受光データの全てを一斉にアナ
ログレジスタ５ａ乃至５ｄに転送させる。そして、各Ｃ
ＣＤセンサ２ａ乃至２ｄの各アナログレジスタ５ａ乃至
５ｄにおいては、クロックパルスＣによりアナログレジ
スタ内で、及び接続線１１を介して隣接するアナログレ
ジスタ間で画像読取り信号かシリアル転送される。最終
段のＣＣＤセンサチップ２ｄではアナログレジスタ５ｄ
の出力は出力ゲート６ｄが開放されたときにリセット回
＃１７ｄに入力され、リセット信号Ｒにより画素毎にサ
ンプリングされ、出力回路８ｄは画像読取り信号を補償
出力信号として出力される。
ーｈ４ａ乃至４ｄの閉状態の際に入射した光によりホト
セルアレイ３４乃至３ｄに電荷が蓄積され、転送ゲート
入力信号Ｇにより転送ゲート４ａ乃至４ｄが開状態にな
った際に；ｉｇ槓された受光データの全てを一斉にアナ
ログレジスタ５ａ乃至５ｄに転送させる。そして、各Ｃ
ＣＤセンサ２ａ乃至２ｄの各アナログレジスタ５ａ乃至
５ｄにおいては、クロックパルスＣによりアナログレジ
スタ内で、及び接続線１１を介して隣接するアナログレ
ジスタ間で画像読取り信号かシリアル転送される。最終
段のＣＣＤセンサチップ２ｄではアナログレジスタ５ｄ
の出力は出力ゲート６ｄが開放されたときにリセット回
＃１７ｄに入力され、リセット信号Ｒにより画素毎にサ
ンプリングされ、出力回路８ｄは画像読取り信号を補償
出力信号として出力される。
第６図は第１図のイメージスキャナの信号処理回路の構
成例を示す図である。ＣＯＤ基板１上には、複数（本実
施例では４）のＣＣＤセンサチップ２ａ乃至２ｄが取り
付けられ、それぞれのアナログレジスタが接続線１１に
よりカスケード接続されている。最終段のＣＣＤセンサ
チップからのＣＯＤ出力信号はアンプ１２に入力されて
増幅され、この増幅された出力信号（画像読取信号）は
、Ａ／Ｄコンバータ１２に入力されてデジタル変換され
て出力される。
成例を示す図である。ＣＯＤ基板１上には、複数（本実
施例では４）のＣＣＤセンサチップ２ａ乃至２ｄが取り
付けられ、それぞれのアナログレジスタが接続線１１に
よりカスケード接続されている。最終段のＣＣＤセンサ
チップからのＣＯＤ出力信号はアンプ１２に入力されて
増幅され、この増幅された出力信号（画像読取信号）は
、Ａ／Ｄコンバータ１２に入力されてデジタル変換され
て出力される。
以上に説明したように、本実施例においては、ＣＣＤセ
ンサチップのアナログレジスタのそれぞれに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、接続線によりＣＣ
Ｄセンサチップの出力端子をこのチップに隣接する他の
ＣＣＤセンサチップの入力端子に接続してカスゲート接
続している。このようにして、カスケード接続されたＣ
ＣＤセンサチップはあながも１台のＣＣＤセンサである
かのように制御できるので、第６図に示されるように、
信号処理回路を１台のアンプ１２とＡ／Ｄコンバータ１
３で構成できる。従って、本実施例によれば構成を簡略
にでき、また、第４図及び第５図の従来例のようにアン
プやアナログスイッチの特性ばらつきによる影響を受け
ることはない。
ンサチップのアナログレジスタのそれぞれに、外部から
の検出信号を転送するための入力端子と外部に検出信号
を転送するための出力端子とを備え、接続線によりＣＣ
Ｄセンサチップの出力端子をこのチップに隣接する他の
ＣＣＤセンサチップの入力端子に接続してカスゲート接
続している。このようにして、カスケード接続されたＣ
ＣＤセンサチップはあながも１台のＣＣＤセンサである
かのように制御できるので、第６図に示されるように、
信号処理回路を１台のアンプ１２とＡ／Ｄコンバータ１
３で構成できる。従って、本実施例によれば構成を簡略
にでき、また、第４図及び第５図の従来例のようにアン
プやアナログスイッチの特性ばらつきによる影響を受け
ることはない。
尚、上記実施例においては、ＣＯＤセンサチッグを４個
搭載した場合について説明したが、本発明はこれには限
定されず、ＣＯＤセンサチップの数は何個であってもよ
い。
搭載した場合について説明したが、本発明はこれには限
定されず、ＣＯＤセンサチップの数は何個であってもよ
い。
以上説明したように、本発明によれば、複数のＣＣＤセ
ンサをカスゲートに接続したので、あたかも長尺のＣＣ
Ｄセンサが１個であるかのように制御でき、信号処理回
路の構成を簡単なものにでき、また、信号処理回路が一
系統であるため回路部品の特性ばらつきによる影響がな
くなり、読取り画像の品質の向上を図ることかできる。
ンサをカスゲートに接続したので、あたかも長尺のＣＣ
Ｄセンサが１個であるかのように制御でき、信号処理回
路の構成を簡単なものにでき、また、信号処理回路が一
系統であるため回路部品の特性ばらつきによる影響がな
くなり、読取り画像の品質の向上を図ることかできる。
第１図は本発明に係るイメージスキャナの一実施例の構
成を示すブロック図、 第２図は従来の密着形イメージスキャナの一構成例を概
略的に示す外観斜視図、 第３図は第２図の１個のＣＯＤセンサチップの構成を示
すブロック図、 第４図は第２図のイメージスキャナの信号処理回路の構
成例を示す図、 第５図は第２図のイメージスキャナの信号処理回路の他
の構成例を示す図、 第６図は本実施例において複数個のＣＣＤセンサ出力信
号を処理するための回路例を示す図である。 １・・・基板 ２ａ乃至２ｄ・・・ＣＣＤセンサチップ３ａ乃至３ｄ・
・・ホトセルアレイ ４ａ乃至４ｄ・・・転送ゲート ５ａ乃至５ｄ・・・アナログレジスタ ６ａ乃至６ｄ・・・出力ゲート ７ａ乃至７ｄ・・・リセット回路 ８ａ乃至８ｄ・・・出力回路 ９ｂ乃至９ｄ・・・入力端子 １０ａ乃至１０ｃ・・・出力端子 １１・・・接続線 １２・・・アンプ １３・・・Ａ／Ｄコンバータ
成を示すブロック図、 第２図は従来の密着形イメージスキャナの一構成例を概
略的に示す外観斜視図、 第３図は第２図の１個のＣＯＤセンサチップの構成を示
すブロック図、 第４図は第２図のイメージスキャナの信号処理回路の構
成例を示す図、 第５図は第２図のイメージスキャナの信号処理回路の他
の構成例を示す図、 第６図は本実施例において複数個のＣＣＤセンサ出力信
号を処理するための回路例を示す図である。 １・・・基板 ２ａ乃至２ｄ・・・ＣＣＤセンサチップ３ａ乃至３ｄ・
・・ホトセルアレイ ４ａ乃至４ｄ・・・転送ゲート ５ａ乃至５ｄ・・・アナログレジスタ ６ａ乃至６ｄ・・・出力ゲート ７ａ乃至７ｄ・・・リセット回路 ８ａ乃至８ｄ・・・出力回路 ９ｂ乃至９ｄ・・・入力端子 １０ａ乃至１０ｃ・・・出力端子 １１・・・接続線 １２・・・アンプ １３・・・Ａ／Ｄコンバータ
Claims (1)
- 【特許請求の範囲】 光を受けることにより電荷を蓄積する複数の受光素子か
らなるホトセルアレイと、上記ホトセルアレイに蓄積さ
れた電荷を検出信号として転送させる転送ゲートと、上
記転送ゲートを介して転送される検出信号を格納するア
ナログレジスタとを有するＣＣＤセンサチップを、複数
台配列することにより構成されたイメージスキャナにお
いて、上記それぞれのＣＣＤセンサチップのアナログレ
ジスタに、外部からの検出信号を転送するための入力端
子と外部に検出信号を転送するための出力端子とを備え
、 さらに、上記ＣＣＤセンサチップの出力端子をこのＣＣ
Ｄセンサチップに隣接する他のＣＣＤセンサチップの入
力端子に接続して、上記複数台のＣＣＤセンサチップを
カスケード接続する接続線上記複数台のＣＣＤセンサチ
ップの動作を制御する制御手段とを備えたことを特徴と
するイメージスキャナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117998A JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117998A JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414364A true JPH0414364A (ja) | 1992-01-20 |
| JP2874953B2 JP2874953B2 (ja) | 1999-03-24 |
Family
ID=14725514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117998A Expired - Fee Related JP2874953B2 (ja) | 1990-05-07 | 1990-05-07 | イメージスキャナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874953B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154877A (en) * | 1979-05-23 | 1980-12-02 | Canon Inc | Picture signal processing system |
| JPH02134081A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | イメージセンサ |
-
1990
- 1990-05-07 JP JP2117998A patent/JP2874953B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154877A (en) * | 1979-05-23 | 1980-12-02 | Canon Inc | Picture signal processing system |
| JPH02134081A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | イメージセンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874953B2 (ja) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |