JP2519935B2 - 密着型イメ−ジセンサ - Google Patents
密着型イメ−ジセンサInfo
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- JP2519935B2 JP2519935B2 JP62140400A JP14040087A JP2519935B2 JP 2519935 B2 JP2519935 B2 JP 2519935B2 JP 62140400 A JP62140400 A JP 62140400A JP 14040087 A JP14040087 A JP 14040087A JP 2519935 B2 JP2519935 B2 JP 2519935B2
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- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000012634 optical imaging Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、密着型イメージセンサの構成に関する。
本発明は密着型イメージセンサにおいて、走査回路を
同じチップ上に構成したフォトダイオードアレイチップ
を１個以上、縦列接続して実装したことにより、コスト
ダウン、大型センサの実現、製造の容易性等々の効果を
有するものである。
同じチップ上に構成したフォトダイオードアレイチップ
を１個以上、縦列接続して実装したことにより、コスト
ダウン、大型センサの実現、製造の容易性等々の効果を
有するものである。
従来例1. 特開昭59−229968に示されるように、フォトダイオー
ドと走査回路は別チップで構成されワイヤボンディング
されているものであった。
ドと走査回路は別チップで構成されワイヤボンディング
されているものであった。
従来例2. 特開昭59−86363に示されるように、CCDチップが千鳥
状に配列され、動作上同一チップとなるように光学的に
結像させているものであった。
状に配列され、動作上同一チップとなるように光学的に
結像させているものであった。
しかし、従来例１では、複数個必要な別チップ構成の
走査回路のコスト及びワイヤボンディング等の実装コス
トが重さみコストが高くなる。また従来例２では光学結
像素子のコスト及び光学結像素子の実装調整コストが重
さみコストが高くなるという問題点を有する。
走査回路のコスト及びワイヤボンディング等の実装コス
トが重さみコストが高くなる。また従来例２では光学結
像素子のコスト及び光学結像素子の実装調整コストが重
さみコストが高くなるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、密着型イメージセンサのコス
トダウン、それによって大型センサを実現し、また製造
の容易な密着型イメージセンサの構成を提供するところ
にある。
その目的とするところは、密着型イメージセンサのコス
トダウン、それによって大型センサを実現し、また製造
の容易な密着型イメージセンサの構成を提供するところ
にある。
本発明の密着型イメージセンサは、走査回路、走査回
路により時系列的に選択されるスイッチアレイ、スイッ
チアレイと各々接続されたセンサアレイを含むイメージ
センサチップを１個以上備えるものである。
路により時系列的に選択されるスイッチアレイ、スイッ
チアレイと各々接続されたセンサアレイを含むイメージ
センサチップを１個以上備えるものである。
本発明の密着型イメージセンサは、イメージセンサチ
ップにおいて、最終センサの選択パルスのタイミング中
にエンドパルスの立ち上がりと立ち下がりが含まれるの
が特徴である。
ップにおいて、最終センサの選択パルスのタイミング中
にエンドパルスの立ち上がりと立ち下がりが含まれるの
が特徴である。
本発明の密着型イメージセンサは、各イメージセンサ
チップの相互関係において、等間隔で直線上に全部のセ
ンサを配置したセンサアレイを備えており、各イメージ
センサチップのビデオ出力端子を共通接続し、各イメー
ジセンサチップの走査回路が縦列接続されて、同一基板
上の実装されているのが特徴である。
チップの相互関係において、等間隔で直線上に全部のセ
ンサを配置したセンサアレイを備えており、各イメージ
センサチップのビデオ出力端子を共通接続し、各イメー
ジセンサチップの走査回路が縦列接続されて、同一基板
上の実装されているのが特徴である。
本発明の密着型イメージセンサは、イメージセンサチ
ップにおいて、常に隣接する２個のセンサブロックを選
択する走査回路を有するのが特徴である。
ップにおいて、常に隣接する２個のセンサブロックを選
択する走査回路を有するのが特徴である。
本発明の密着型イメージセンサは、イメージセンサチ
ップにおいて、入出力端子に静電保護回路を有するのが
特徴である。
ップにおいて、入出力端子に静電保護回路を有するのが
特徴である。
本発明の密着型イメージセンサは、イメージセンサチ
ップ内、イメージセンサチップ間、プリアンプ及積分器
において、クロック信号の補正を行なうのが特徴であ
る。
ップ内、イメージセンサチップ間、プリアンプ及積分器
において、クロック信号の補正を行なうのが特徴であ
る。
本発明の密着型イメージセンサの上記の構成によれ
ば、複数個備えたイメージセンサチップを単一チップの
ように取り扱うことができる。光学的には同一直線上に
等間隔でセンサを構成しているので従来例１に用いたよ
うなセルフォックレンズアレイ等が利用できる。回路的
には各イメージセンサチップ間のビデオ信号のつなぎ目
で特殊な信号処理を不要としている。それは各イメージ
センサチップの最終センサの選択パルスのタイミング中
にエンドパルスの立ち上がりと立ち下がりが含まれる設
計により実現している。
ば、複数個備えたイメージセンサチップを単一チップの
ように取り扱うことができる。光学的には同一直線上に
等間隔でセンサを構成しているので従来例１に用いたよ
うなセルフォックレンズアレイ等が利用できる。回路的
には各イメージセンサチップ間のビデオ信号のつなぎ目
で特殊な信号処理を不要としている。それは各イメージ
センサチップの最終センサの選択パルスのタイミング中
にエンドパルスの立ち上がりと立ち下がりが含まれる設
計により実現している。
第１図は本発明の密着型イメージセンサの実装図であ
る。101の実装基板に102、103のイメージセンサチップ
を実装し、104のボンディングワイヤで接続してある。
イメージセンサチップ102、103のビデオ出力端子VIDEO
1、VIDEO2が101の実装基板を介して接続されている。イ
メージセンサチップ102のエンドパルス端子▲▼と
イメージセンサチップ103のスタートパルス端子▲
▼が101の実装基板を介して接続されている。実装基板1
01の入出力端子105としてVIDEO1、VIDEO2、VBB、VDD、V
SS、CL、▲▼、▲▼が接続されている。イメー
ジセンサチップ102、103は、高精度接続面106を向かい
合わせて、イメージセンサチップ102、103の相方のセン
サアレイ内のフォトダイオードが等間隔で同一直線上に
並ぶように実装される。
る。101の実装基板に102、103のイメージセンサチップ
を実装し、104のボンディングワイヤで接続してある。
イメージセンサチップ102、103のビデオ出力端子VIDEO
1、VIDEO2が101の実装基板を介して接続されている。イ
メージセンサチップ102のエンドパルス端子▲▼と
イメージセンサチップ103のスタートパルス端子▲
▼が101の実装基板を介して接続されている。実装基板1
01の入出力端子105としてVIDEO1、VIDEO2、VBB、VDD、V
SS、CL、▲▼、▲▼が接続されている。イメー
ジセンサチップ102、103は、高精度接続面106を向かい
合わせて、イメージセンサチップ102、103の相方のセン
サアレイ内のフォトダイオードが等間隔で同一直線上に
並ぶように実装される。
第２図は、イメージセンサチップの外観図である。20
1はセンサアレイ、202はスイッチアレイ、203は走査回
路、204は高精度ダイシング端面、205はパッド、206は
パッドエリア、207はビデオ配線、208はクロック配線で
ある。第２図において左側の高精度ダイシング端面204
で切断することによってイメージセンサチップ102、右
側で切断することによってイメージセンサチップ103と
して実装する。イメージセンサチップは第２図のままの
チップと180゜回転したチップを交互にウェハー上に配
列することによって、高精度ダイシングを１回行なえば
イメージセンサチップ102、103を一度に作成できる。
1はセンサアレイ、202はスイッチアレイ、203は走査回
路、204は高精度ダイシング端面、205はパッド、206は
パッドエリア、207はビデオ配線、208はクロック配線で
ある。第２図において左側の高精度ダイシング端面204
で切断することによってイメージセンサチップ102、右
側で切断することによってイメージセンサチップ103と
して実装する。イメージセンサチップは第２図のままの
チップと180゜回転したチップを交互にウェハー上に配
列することによって、高精度ダイシングを１回行なえば
イメージセンサチップ102、103を一度に作成できる。
第３図は、イメージセンサチップの回路図である。第
３図（ａ）（ｄ）はVDD、CL、▲▼、VSSの入力パッ
ド部、（ｂ）はイメージセンサ回路初段部、（ｃ）はイ
メージセンサチップ終段部である。第３図内で指示され
ている、VDD、VSS、φ、は、矢印間で相互に接続され
ており、イメージセンサチップ初段部と終段部間はセル
の繰り返しであり省略している。イメージセンサチップ
は、静電保護回路、走査回路、スイッチアレイ及センサ
アレイで構成される。入出力パッドはVDD、VSSの走査回
路電源、CL、▲▼のクロック、▲▼のスタート
パルス、VBBのセンサバイアス、VIDEO1、VIDEO2のビデ
オ出力、▲▼のエンドパルスである。
３図（ａ）（ｄ）はVDD、CL、▲▼、VSSの入力パッ
ド部、（ｂ）はイメージセンサ回路初段部、（ｃ）はイ
メージセンサチップ終段部である。第３図内で指示され
ている、VDD、VSS、φ、は、矢印間で相互に接続され
ており、イメージセンサチップ初段部と終段部間はセル
の繰り返しであり省略している。イメージセンサチップ
は、静電保護回路、走査回路、スイッチアレイ及センサ
アレイで構成される。入出力パッドはVDD、VSSの走査回
路電源、CL、▲▼のクロック、▲▼のスタート
パルス、VBBのセンサバイアス、VIDEO1、VIDEO2のビデ
オ出力、▲▼のエンドパルスである。
静電保護回路はトランジスタ301、302で構成され、入
出力パッドに過電圧が印加されるとトランジスタ301、3
02でバイパスする。
出力パッドに過電圧が印加されるとトランジスタ301、3
02でバイパスする。
走査回路はスタートパルス処理回路、シフトレジス
タ、エンドパルス処理回路で構成される。
タ、エンドパルス処理回路で構成される。
スタートパルス処理回路はインバータ308、NANDゲー
トF01、F02及び、クロックドゲート306、307で構成され
る。
トF01、F02及び、クロックドゲート306、307で構成され
る。
シフトレジスタは、クロックドゲート310、311、31
5、316及びインバータ312、314、317、319で基本セルが
構成され実施例では433セル有る。エンドパルス処理回
路はクロックドゲート320、321、インバータ322、324、
F03、330、331、332、336及び、NORゲート335で構成さ
れる。スイッチアレイはトランジスタS1〜トランジスタ
S1734で構成され、センサアレイはフォトダイオードD1
〜フォトダイオードD1734で構成される。
5、316及びインバータ312、314、317、319で基本セルが
構成され実施例では433セル有る。エンドパルス処理回
路はクロックドゲート320、321、インバータ322、324、
F03、330、331、332、336及び、NORゲート335で構成さ
れる。スイッチアレイはトランジスタS1〜トランジスタ
S1734で構成され、センサアレイはフォトダイオードD1
〜フォトダイオードD1734で構成される。
エンドパルス処理回路はセンサ選択パルスの前縁に同
期した幅の狭いエンドパルスを発生する。インバータ33
0、331、332の動作遅れを本実施例では利用している
が、他のディレイ手段を用いても良い。
期した幅の狭いエンドパルスを発生する。インバータ33
0、331、332の動作遅れを本実施例では利用している
が、他のディレイ手段を用いても良い。
スタートパルス処理回路はエンドパルス処理回路で発
生した幅の狭いエンドパルスを読み込む。NANDゲートF0
1、F02によって幅の狭いスタートパルスをシフトレジス
タの読み込めるセンサ選択パルスに変換する。スタート
パルス▲▼に幅の狭いパルスを入力すると、NANDゲ
ートF01の出力が反転してシフトレジスタのデータをセ
ットしシフトレジスタのデータ読み込みと同時にクロッ
ク▲▼によってNANDゲートF02が反転し、したがっ
てNANDゲートF01も反転して１サイクルのデータ読み込
みを終了する。
生した幅の狭いエンドパルスを読み込む。NANDゲートF0
1、F02によって幅の狭いスタートパルスをシフトレジス
タの読み込めるセンサ選択パルスに変換する。スタート
パルス▲▼に幅の狭いパルスを入力すると、NANDゲ
ートF01の出力が反転してシフトレジスタのデータをセ
ットしシフトレジスタのデータ読み込みと同時にクロッ
ク▲▼によってNANDゲートF02が反転し、したがっ
てNANDゲートF01も反転して１サイクルのデータ読み込
みを終了する。
第４図は密着型イメージセンサの動作波形図である。
第４図（ａ）は動作初旬、（ｂ）は動作中旬、（ｃ）は
動作終旬の動作波形であり、CL、VIDEO1、VIDEO2は連続
した波形であり途中省略されている。−１、−２はイメ
ージセンサチップ102、103の別を表わす。ＤはNANDゲー
トF01、Ｍはインバータ308、D1〜D867は各セルのインバ
ータ312、317とインバータ322、D.D867はインバータ332
それぞれの出力を表わす。VIDEO1、VIDEO2はビデオ出力
電流を表わす。
第４図（ａ）は動作初旬、（ｂ）は動作中旬、（ｃ）は
動作終旬の動作波形であり、CL、VIDEO1、VIDEO2は連続
した波形であり途中省略されている。−１、−２はイメ
ージセンサチップ102、103の別を表わす。ＤはNANDゲー
トF01、Ｍはインバータ308、D1〜D867は各セルのインバ
ータ312、317とインバータ322、D.D867はインバータ332
それぞれの出力を表わす。VIDEO1、VIDEO2はビデオ出力
電流を表わす。
以下特許請求の範囲の項分け記載に従って実施例の説
明を行なう。
明を行なう。
ａ）走査回路203、走査回路203により時系列的に選択
される（第４図D1−１〜D867−２動作波形参照）スイッ
チアレイ202、スイッチアレイ202とセンサアレイ201の
一端はそれぞれ共通に接続されもう一端は各スイッチと
各センサ間でそれぞれ接続された（第３図参照。各スイ
ッチはトランジスタS1〜S1734、各センサはフォトダイ
オードD1〜D1734に対応し、奇数番号のフォトダイオー
ドのアノードを共通にして、ビデオ配線VIDEO1、偶数番
号のフォトダイオードを共通にしてビデオ配線VIDEO2を
構成している。）センサアレイ201を含むイメージセン
サチップ102、103を１個以上備えた密着型イメージセン
サであることが周知事項である。
される（第４図D1−１〜D867−２動作波形参照）スイッ
チアレイ202、スイッチアレイ202とセンサアレイ201の
一端はそれぞれ共通に接続されもう一端は各スイッチと
各センサ間でそれぞれ接続された（第３図参照。各スイ
ッチはトランジスタS1〜S1734、各センサはフォトダイ
オードD1〜D1734に対応し、奇数番号のフォトダイオー
ドのアノードを共通にして、ビデオ配線VIDEO1、偶数番
号のフォトダイオードを共通にしてビデオ配線VIDEO2を
構成している。）センサアレイ201を含むイメージセン
サチップ102、103を１個以上備えた密着型イメージセン
サであることが周知事項である。
ｂ）各イメージセンサチップ102、103の全センサ（フ
ォトダイオード）を等間隔で直線上に配置したセンサア
レイを有する。
ォトダイオード）を等間隔で直線上に配置したセンサア
レイを有する。
第２図に示すように高精度ダイシング端面204をスタ
ートパルス▲▼側とエンドパルス▲▼側の両側
に有することにより、第１図に示すように、イメージセ
ンサチップ102のエンドパルス▲▼側の高精度ダイ
シング端面204とイメージセンサチップ103のスタートパ
ルス▲▼側の高精度ダイシング端面204をつきあわ
せて、高精度接続面106とすることにより上記のセンサ
アレイとすることができる。また等間隔で直線上に全フ
ォトダイオードを配置できることによって従来のイメー
ジセンサと比較してデメリットなく使用できる。言い換
えれば特殊な信号処理は不要になる。
ートパルス▲▼側とエンドパルス▲▼側の両側
に有することにより、第１図に示すように、イメージセ
ンサチップ102のエンドパルス▲▼側の高精度ダイ
シング端面204とイメージセンサチップ103のスタートパ
ルス▲▼側の高精度ダイシング端面204をつきあわ
せて、高精度接続面106とすることにより上記のセンサ
アレイとすることができる。また等間隔で直線上に全フ
ォトダイオードを配置できることによって従来のイメー
ジセンサと比較してデメリットなく使用できる。言い換
えれば特殊な信号処理は不要になる。
ｃ）各イメージセンサチップ102、103のビデオ出力端
子VIDEO1、VIDEO2（第２、３図参照）を共通接続して
（第１図参照）ビデオ出力端子VIDEO1、VIDEO2とする。
子VIDEO1、VIDEO2（第２、３図参照）を共通接続して
（第１図参照）ビデオ出力端子VIDEO1、VIDEO2とする。
複数のイメージセンサチップ102、103を用いても、単
一のビデオ出力端子VIDEO1、VIDEO2とすることによって
周辺回路が簡単になる。
一のビデオ出力端子VIDEO1、VIDEO2とすることによって
周辺回路が簡単になる。
ｄ）１本以上のツイストしたビデオ配線207を有す
る。（第１図参照） クロック配線208はビデオ配線207と浮遊静電容量を持
ち、ビデオ信号電流にクロックノイズ（第４図参照）を
発生させ、S/Nを低下させる。複数のビデオ配線207を有
する場合にビデオ配線ごとにクロックノイズの大きさが
異なり、それによってS/Nが異なるので使いにくい。そ
こでビデオ配線207を相互にツイストして、クロック配
線208との浮遊静電容量をそろえて、S/Nを同じにしてい
る。
る。（第１図参照） クロック配線208はビデオ配線207と浮遊静電容量を持
ち、ビデオ信号電流にクロックノイズ（第４図参照）を
発生させ、S/Nを低下させる。複数のビデオ配線207を有
する場合にビデオ配線ごとにクロックノイズの大きさが
異なり、それによってS/Nが異なるので使いにくい。そ
こでビデオ配線207を相互にツイストして、クロック配
線208との浮遊静電容量をそろえて、S/Nを同じにしてい
る。
ｅ）常に隣接する２組のセンサブロック（第３図にお
いて、奇数と偶数のフォトダイオードのペア）を選択す
る走査回路203を有する。
いて、奇数と偶数のフォトダイオードのペア）を選択す
る走査回路203を有する。
走査回路を簡単にするために、マスタースレーブ型シ
フトレジスタのマスター出力、スレーブ出力をゲートせ
ずにセンサ選択パルスとして用いている（第４図参
照）。４個のフォトダイオードが常にビデオ配線と導通
状態であるが、蓄積動作であるので問題はない。
フトレジスタのマスター出力、スレーブ出力をゲートせ
ずにセンサ選択パルスとして用いている（第４図参
照）。４個のフォトダイオードが常にビデオ配線と導通
状態であるが、蓄積動作であるので問題はない。
ｆ）各イメージセンサチップ102、103間及び各イメー
ジセンサチップ102、103内においてクロックの正相及び
逆相の配線208をツイストした走査回路203を有する。
ジセンサチップ102、103内においてクロックの正相及び
逆相の配線208をツイストした走査回路203を有する。
クロック配線208はビデオ配線207と浮遊静電容量を持
ち、ビデオ信号電流にクロックノイズ（第４図参照）を
発生させ、S/Nを低下させる。クロックノイズを抑圧す
るために正相のクロック配線とビデオ配線及び逆相のク
ロック配線とビデオ配線の持つ浮遊静電容量を等しくす
る。第１、２図において太線が正相、細線が逆相のクロ
ック配線208である。第１図に示すようにイメージセン
サチップ102で正相のクロックを印加するクロック配線2
08とイメージセンサチップ103で正相のクロックを印加
するクロック配線208は逆側の位置となっている。これ
によってクロックノイズを抑圧する。このようなクロッ
ク接続を行なうには第３図で示すように奇数ビットのフ
ォトダイオードブロック数（図では867）であることが
必要である。
ち、ビデオ信号電流にクロックノイズ（第４図参照）を
発生させ、S/Nを低下させる。クロックノイズを抑圧す
るために正相のクロック配線とビデオ配線及び逆相のク
ロック配線とビデオ配線の持つ浮遊静電容量を等しくす
る。第１、２図において太線が正相、細線が逆相のクロ
ック配線208である。第１図に示すようにイメージセン
サチップ102で正相のクロックを印加するクロック配線2
08とイメージセンサチップ103で正相のクロックを印加
するクロック配線208は逆側の位置となっている。これ
によってクロックノイズを抑圧する。このようなクロッ
ク接続を行なうには第３図で示すように奇数ビットのフ
ォトダイオードブロック数（図では867）であることが
必要である。
第２図に示すようにイメージセンサチップ内において
は、正相（太線）と逆相（細線）のクロック配線208を
ツイストしてクロックノイズを抑圧している。
は、正相（太線）と逆相（細線）のクロック配線208を
ツイストしてクロックノイズを抑圧している。
ｇ）各イメージチップ102、103の最終センサ（フォト
ダイオードD1733、D1734）の選択パルス（インバータ32
4の出力）のタイミング中に立ち上がり立ち下がり共変
化するエンドパルス端子▲▼を有する。
ダイオードD1733、D1734）の選択パルス（インバータ32
4の出力）のタイミング中に立ち上がり立ち下がり共変
化するエンドパルス端子▲▼を有する。
スタートパルス▲▼やエンドパルス▲▼はビ
デオ配線207と浮遊静電容量を持ち、ビデオ信号電流に
ノイズ（第４図参照）を発生させる。しかし、エンドパ
ルス▲▼の立ち上がりと立ち下がりが、フォトダイ
オードD1733、D1734の選択パルス内に納まるようにする
ことにより、ビデオ信号電流VIDEO1、VIDEO2（第４図）
上に正負対称のノイズが現れ、これを積分することによ
りノイズが抑圧され、フォトダイオードD1733、D1734の
出力が有効となる。
デオ配線207と浮遊静電容量を持ち、ビデオ信号電流に
ノイズ（第４図参照）を発生させる。しかし、エンドパ
ルス▲▼の立ち上がりと立ち下がりが、フォトダイ
オードD1733、D1734の選択パルス内に納まるようにする
ことにより、ビデオ信号電流VIDEO1、VIDEO2（第４図）
上に正負対称のノイズが現れ、これを積分することによ
りノイズが抑圧され、フォトダイオードD1733、D1734の
出力が有効となる。
ｈ）各イメージセンサチップ102、103の入出力端子20
5に静電保護回路を設ける。
5に静電保護回路を設ける。
第３図に示すようにトランジスタ301、302にて設け
る。イメージセンサチップの実装が容易になる。絶縁基
板上に構成した薄膜トランジスタでも上記の静電保護回
路は構成できる。
る。イメージセンサチップの実装が容易になる。絶縁基
板上に構成した薄膜トランジスタでも上記の静電保護回
路は構成できる。
ｉ）各イメージセンサチップ102、103の走査回路203
が縦列接続された走査回路を有する。
が縦列接続された走査回路を有する。
複数のイメージセンサチップ102、103を用いても、単
一の走査回路（スタートパルス、クロック一系統のみ）
として扱えるので周辺回路が簡単になる。
一の走査回路（スタートパルス、クロック一系統のみ）
として扱えるので周辺回路が簡単になる。
ｊ）同一実装基板101上に各イメージセンサチップ10
2、103を実装する。
2、103を実装する。
複数のイメージセンサチップ102、103を同一の実装基
板101上に実装することにより、取扱いが容易である。
板101上に実装することにより、取扱いが容易である。
ｋ）プリアンプ601、積分器602においてクロックと同
一周期の信号を加算あるいは減算して補正する。
一周期の信号を加算あるいは減算して補正する。
第５、６図は密着型イメージセンサの信号処理図であ
る。クロック配線208のツイストにより、クロックノイ
ズを抑圧しているが、残留するクロックノイズをプリア
ンプ入力部あるいは積分器入力部で抑圧する。
る。クロック配線208のツイストにより、クロックノイ
ズを抑圧しているが、残留するクロックノイズをプリア
ンプ入力部あるいは積分器入力部で抑圧する。
第７図は密着型イメージセンサの信号処理図である。
第８図は密着型イメージセンサの信号処理タイムチャー
トである。
第８図は密着型イメージセンサの信号処理タイムチャー
トである。
第７図において、プリアンプ（積分器を含む）501に
入力されたビデオ信号VIDEO1、VIDEO2は、積分されてビ
デオ信号VDISとして出力される。プリアンプ501のリセ
ット信号DISはビデオ信号VDISをリセットする。（第８
図参照） ビデオ信号VDISはサンプルホールド回路502を介し
て、ビデオ信号VSHとして出力される。サンプルホール
ド回路502はサンプルホールド信号のハイレベルでサン
プル動作、ロウレベルでホールド動作を行なう。（第８
図参照） ビデオ信号VSHは、スイッチSWによって、奇数センサ
出力と偶数センサ出力が時系列的に連続したビデオ信号
VSWに変換される。スイッチSWはタイミング信号TSWに制
御される。（第８図参照） ビデオ信号VSWは、バッファアンプ503にバッファ増幅
されて、出力される。
入力されたビデオ信号VIDEO1、VIDEO2は、積分されてビ
デオ信号VDISとして出力される。プリアンプ501のリセ
ット信号DISはビデオ信号VDISをリセットする。（第８
図参照） ビデオ信号VDISはサンプルホールド回路502を介し
て、ビデオ信号VSHとして出力される。サンプルホール
ド回路502はサンプルホールド信号のハイレベルでサン
プル動作、ロウレベルでホールド動作を行なう。（第８
図参照） ビデオ信号VSHは、スイッチSWによって、奇数センサ
出力と偶数センサ出力が時系列的に連続したビデオ信号
VSWに変換される。スイッチSWはタイミング信号TSWに制
御される。（第８図参照） ビデオ信号VSWは、バッファアンプ503にバッファ増幅
されて、出力される。
このようにして、奇数フォトダイオードと偶数フォト
ダイオードで分離して出力された信号を合成することが
できる。
ダイオードで分離して出力された信号を合成することが
できる。
以上述べたように本発明によれば、単純な構成により
密着型イメージセンサのコストダウンが、はかれるとい
う効果を有する。複数のイメージセンサチップを用いて
もプリアンプ等の信号処理系統は一系統で済むので、周
辺回路のコストも安いという効果を有する。単純な構成
かつコストも安いことから大型のセンサも容易に、製造
上及びコスト的に実現できるという効果を有する。回路
的にも光学的にも特殊な処理をしていないので、確実性
が高いという効果を有する。
密着型イメージセンサのコストダウンが、はかれるとい
う効果を有する。複数のイメージセンサチップを用いて
もプリアンプ等の信号処理系統は一系統で済むので、周
辺回路のコストも安いという効果を有する。単純な構成
かつコストも安いことから大型のセンサも容易に、製造
上及びコスト的に実現できるという効果を有する。回路
的にも光学的にも特殊な処理をしていないので、確実性
が高いという効果を有する。
また、複数本のビデオ配線を用いた場合に、それぞれ
のビデオ信号出力のS/Nが異なるという欠点を、本発明
によって取りのぞいたので、下記ａ）、ｂ）、ｃ）の効
果が、明らかなものとなった。
のビデオ信号出力のS/Nが異なるという欠点を、本発明
によって取りのぞいたので、下記ａ）、ｂ）、ｃ）の効
果が、明らかなものとなった。
ａ）高解像度化により、単位長さあたりのフォトダイ
オードの個数が増えても、走査回路のセル数を増やさず
にすむ。これはイメージセンサチップの面積の増加をお
さえ、歩留りの向上につながる。
オードの個数が増えても、走査回路のセル数を増やさず
にすむ。これはイメージセンサチップの面積の増加をお
さえ、歩留りの向上につながる。
ｂ）高解像度化により、フォトダイオードの個数が増
えても、ビデオ信号を分散して処理するので、高速な信
号読出が可能となる。
えても、ビデオ信号を分散して処理するので、高速な信
号読出が可能となる。
ｃ）カラーイメージセンサとして用いた場合、各色ご
との独立ビデオ出力とすることができるので、インター
フェースが容易である。
との独立ビデオ出力とすることができるので、インター
フェースが容易である。
第１図は、密着型イメージセンサの実装図。 第２図は、イメージセンサチップの外観図。 第３図（ａ）、（ｂ）、（ｃ）、（ｄ）は、イメージセ
ンサチップの回路図。 第４図は（ａ）、（ｂ）、（ｃ）は、密着型イメージセ
ンサの動作波形図。 第５、６、７図は密着型イメージセンサの信号処理図。 第８図は、密着型イメージセンサの信号処理タイムチャ
ート。 101……実装基板 102、103……イメージセンサチップ 201……センサアレイ 202……スイッチアレイ 203……走査回路 205……入出力端子 207……ビデオ配線（VIDEO1太線、VIDEO2細線） 208……クロック配線（正相太線、逆相細線） VIDEO1、VIDEO2……ビデオ出力端子 601……プリアンプ 602……積分器 ▲▼……エンドパルス端子
ンサチップの回路図。 第４図は（ａ）、（ｂ）、（ｃ）は、密着型イメージセ
ンサの動作波形図。 第５、６、７図は密着型イメージセンサの信号処理図。 第８図は、密着型イメージセンサの信号処理タイムチャ
ート。 101……実装基板 102、103……イメージセンサチップ 201……センサアレイ 202……スイッチアレイ 203……走査回路 205……入出力端子 207……ビデオ配線（VIDEO1太線、VIDEO2細線） 208……クロック配線（正相太線、逆相細線） VIDEO1、VIDEO2……ビデオ出力端子 601……プリアンプ 602……積分器 ▲▼……エンドパルス端子
Claims (1)
- 【請求項１】ａ）走査回路、走査回路により時系列的に
選択されるスイッチアレイ、スイッチアレイとセンサア
レイの一端はそれぞれ共通に接続され、もう一端は各ス
イッチと各センサ間でそれぞれ接続されたセンサアレイ
を含むイメージセンサチップを１個以上備えた密着型イ
メージセンサにおいて、 ｂ）各イメージセンサチップの全センサを等間隔で直線
上に配置したセンサアレイ、 ｃ）各イメージセンサチップのビデオ出力端子を共通接
続したビデオ出力端子、 ｄ）１本以上のツイストしたビデオ配線、 ｅ）常に隣接する２組のセンサブロックを選択する走査
回路、 ｆ）各イメージセンサチップ間及各イメージセンサチッ
プ内においてクロックの正相及逆相の配線をツイストし
た走査回路。 ｇ）各イメージセンサチップの最終センサの選択パルス
のタイミング中に、立ち上がり、立ち下がり共変化する
エンドパルス端子、 ｈ）各イメージセンサチップの入出力端子に設けた静電
保護回路、 ｉ）各イメージセンサチップの走査回路が縦列接続され
た走査回路を備え、 ｊ）同一実装基板上に各イメージセンサチップを実装
し、 ｋ）プリアンプ、積分器においてクロックと同一周期の
信号を加算あるいは減算して補正することを特徴とする
密着型イメージセンサ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13961186 | 1986-06-16 | ||
| JP61-139611 | 1986-07-10 | ||
| JP61-162466 | 1986-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146561A JPS63146561A (ja) | 1988-06-18 |
| JP2519935B2 true JP2519935B2 (ja) | 1996-07-31 |
Family
ID=15249320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140400A Expired - Lifetime JP2519935B2 (ja) | 1986-06-16 | 1987-06-04 | 密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519935B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2823578B2 (ja) * | 1989-02-10 | 1998-11-11 | キヤノン株式会社 | 光電変換装置及びその駆動方法 |
-
1987
- 1987-06-04 JP JP62140400A patent/JP2519935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63146561A (ja) | 1988-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 12 |