JP3142278B2 - 固体撮像装置およびマルチチップ撮像装置 - Google Patents
固体撮像装置およびマルチチップ撮像装置Info
- Publication number
- JP3142278B2 JP3142278B2 JP01249444A JP24944489A JP3142278B2 JP 3142278 B2 JP3142278 B2 JP 3142278B2 JP 01249444 A JP01249444 A JP 01249444A JP 24944489 A JP24944489 A JP 24944489A JP 3142278 B2 JP3142278 B2 JP 3142278B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- voltage
- imaging device
- buffer
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は固体撮像装置に関する。
（従来の技術） 従来のリニアイメージセンサとしては、CCDリニアイ
メージセンサ、あるいはアモルファスシリコンを用いた
密着型イメージセンサが使用されている。
メージセンサ、あるいはアモルファスシリコンを用いた
密着型イメージセンサが使用されている。
（発明が解決しようとする課題） 上述のCCDセンサの場合は、一般にCCDアナログシフト
レジスタを用いて信号の読出しを行っているため製造工
程が複雑であり、安価ではないという問題点があった。
レジスタを用いて信号の読出しを行っているため製造工
程が複雑であり、安価ではないという問題点があった。
一方、アモルファスシリコンを用いた密着型イメージ
センサの場合は、出力が光電流という形で得られるた
め、適当な積分器を外づけにする必要があるとともに充
分なS/N比が得られないという問題点があった。
センサの場合は、出力が光電流という形で得られるた
め、適当な積分器を外づけにする必要があるとともに充
分なS/N比が得られないという問題点があった。
本発明は上記問題点を考慮してなされたものであっ
て、製造工程が簡単で、充分なS/N比を得ることのでき
る固体撮像装置を提供することを目的とする。
て、製造工程が簡単で、充分なS/N比を得ることのでき
る固体撮像装置を提供することを目的とする。
（課題を解決するための手段） 本発明は入射光量に応じた信号電荷を発生する複数の
感光画素と、外部から入力されるパルスに基づいて所定
の第１及び第２の制御パルスを発生するシフトレジスタ
と、複数の感光画素の各々に対応して設けられる複数の
電荷電圧変換素子と、複数の電荷電圧変換素子の出力を
外部に出力する共通出力ラインとを半導体基板上に集積
化した固体撮像装置において、共通出力ラインの電位を
検出するために単チップの出力端子に接続される出力バ
ッファを設け、電荷電圧変換素子は各々、画素が検知し
た光量に応じた電荷を蓄積する電荷蓄積部と、第１の制
御パルスにより活性化されて電荷蓄積部の電位を検出し
て出力する第１のバッファと、第１のバッファの出力を
他の電荷電圧変換素子との関係で逐次的に共通出力ライ
ンに供給する第２のバッファと、第２の制御パルスによ
り電荷蓄積部の電荷をリセットする電荷リセット部とを
有し、出力バッファに共通出力ラインを介して接続され
ていることを特徴とする。
感光画素と、外部から入力されるパルスに基づいて所定
の第１及び第２の制御パルスを発生するシフトレジスタ
と、複数の感光画素の各々に対応して設けられる複数の
電荷電圧変換素子と、複数の電荷電圧変換素子の出力を
外部に出力する共通出力ラインとを半導体基板上に集積
化した固体撮像装置において、共通出力ラインの電位を
検出するために単チップの出力端子に接続される出力バ
ッファを設け、電荷電圧変換素子は各々、画素が検知し
た光量に応じた電荷を蓄積する電荷蓄積部と、第１の制
御パルスにより活性化されて電荷蓄積部の電位を検出し
て出力する第１のバッファと、第１のバッファの出力を
他の電荷電圧変換素子との関係で逐次的に共通出力ライ
ンに供給する第２のバッファと、第２の制御パルスによ
り電荷蓄積部の電荷をリセットする電荷リセット部とを
有し、出力バッファに共通出力ラインを介して接続され
ていることを特徴とする。
（作 用） このように構成された本発明の固体撮像装置によれ
ば、信号電荷の読み出しが所定の第１および第２の制御
パルスに基づいて行われるため、従来のCCDセンサとは
異なり、例えば多層ポリシリコンの形成が不必要となっ
て製造工程が簡単となる。又、信号電荷の積分量ととも
に零基準が電荷電圧変換素子の電荷蓄積部によって検出
され、第１のバッファによって対応する電圧値に変換さ
れて共通出力ラインを介して第２のバッファによって外
部に選択的に出力される。これにより、例えば相関二重
サンプリング等の処理が可能となり、充分なS/N比を得
ることができる。
ば、信号電荷の読み出しが所定の第１および第２の制御
パルスに基づいて行われるため、従来のCCDセンサとは
異なり、例えば多層ポリシリコンの形成が不必要となっ
て製造工程が簡単となる。又、信号電荷の積分量ととも
に零基準が電荷電圧変換素子の電荷蓄積部によって検出
され、第１のバッファによって対応する電圧値に変換さ
れて共通出力ラインを介して第２のバッファによって外
部に選択的に出力される。これにより、例えば相関二重
サンプリング等の処理が可能となり、充分なS/N比を得
ることができる。
（実施例） 図面を参照して本発明の実施例を説明する。第１図に
本発明による固体撮像装置の一実施例を示す。この実施
例は半導体基板１上に１チップで完成された撮像装置を
示す。第１図において、半導体基板１上にシフトレジス
タ2A,2B、感光画素PE1,……PEn、電荷電圧変換素子A1,
……An、電流源4,6、共通出力ライン5,9、およびバッフ
ァ７が集積化されている。また、半導体基板１には端子
8a,8b,8c,8d,8e,8f,8g1、および8g2が設けられている。
シフトレジスタ2Aに外部から端子8aおよび8bを介してそ
れぞれ駆動パルスφ１およびφ２が定常的に印加され
る。更に端子8cを介してスタートパルスφ＊がシフトレ
ジスタ2Aに印加され、端子8dを介して直流電圧がシフト
レジスタ2A,2Bおよび電荷電圧変換素子A1,……Anに印加
される。また、端子8eを介して入力されるリセットパル
スφＲはシフトレジスタ2Bに印加される。なお、シフト
レジスタ2Bには、図示していないがシフトレジスタ2Aと
同様にスタートパルスφ＊、および駆動パルスφ1,φ２
が印加されている。端子8fは接地端子である。なお、各
チップを接続してマルチチップ化するための共通出力ラ
イン９は、その両端に、電流源６を有する入力端子8g1
と、バッファ７を介して共通出力ライン５が接続される
出力端子8g2とを備えている。バッファ７は、共通出力
ライン５の電圧を受けて低インピーダンスの共通出力ラ
イン９に出力するためのものであり、電流源６とこのバ
ッファ７とによりソースフォロワ回路が構成されてい
る。
本発明による固体撮像装置の一実施例を示す。この実施
例は半導体基板１上に１チップで完成された撮像装置を
示す。第１図において、半導体基板１上にシフトレジス
タ2A,2B、感光画素PE1,……PEn、電荷電圧変換素子A1,
……An、電流源4,6、共通出力ライン5,9、およびバッフ
ァ７が集積化されている。また、半導体基板１には端子
8a,8b,8c,8d,8e,8f,8g1、および8g2が設けられている。
シフトレジスタ2Aに外部から端子8aおよび8bを介してそ
れぞれ駆動パルスφ１およびφ２が定常的に印加され
る。更に端子8cを介してスタートパルスφ＊がシフトレ
ジスタ2Aに印加され、端子8dを介して直流電圧がシフト
レジスタ2A,2Bおよび電荷電圧変換素子A1,……Anに印加
される。また、端子8eを介して入力されるリセットパル
スφＲはシフトレジスタ2Bに印加される。なお、シフト
レジスタ2Bには、図示していないがシフトレジスタ2Aと
同様にスタートパルスφ＊、および駆動パルスφ1,φ２
が印加されている。端子8fは接地端子である。なお、各
チップを接続してマルチチップ化するための共通出力ラ
イン９は、その両端に、電流源６を有する入力端子8g1
と、バッファ７を介して共通出力ライン５が接続される
出力端子8g2とを備えている。バッファ７は、共通出力
ライン５の電圧を受けて低インピーダンスの共通出力ラ
イン９に出力するためのものであり、電流源６とこのバ
ッファ７とによりソースフォロワ回路が構成されてい
る。
一方シフトレジスタ2Aは、駆動パルスφ1,φ２および
スタートパルスφ＊に基づいて、セットパルスφsi,
（ｉ＝1,……ｎ）を発生し、電荷電圧変換素子Aiに送出
する。そして、シフトレジスタ2Bは、スタートパルスφ
＊、駆動パルスφ1,φ２、およびリセットパルスφＲに
基づいてクリアパルスφci（ｉ＝1,……ｎ）を発生し、
電荷電圧変換素子Aiに送出する。
スタートパルスφ＊に基づいて、セットパルスφsi,
（ｉ＝1,……ｎ）を発生し、電荷電圧変換素子Aiに送出
する。そして、シフトレジスタ2Bは、スタートパルスφ
＊、駆動パルスφ1,φ２、およびリセットパルスφＲに
基づいてクリアパルスφci（ｉ＝1,……ｎ）を発生し、
電荷電圧変換素子Aiに送出する。
ダイオード等よりなる感光画素（以下、画素ともい
う）PEi（ｉ＝1,2,…,n）は、電荷電圧変換素子（以
下、変換素子ともいう）Ai（ｉ＝1,…,n）に接続されて
いる。この変換素子Aiは画素PEiの電位を検出し共通出
力ライン５に出力するためのものである。即ち、画素PE
iの電荷はキャパシタCPiに流入蓄積され、このキャパシ
タCPiの両端の電位変化を２段のソースフォロワが読出
す。電位変化の読出し終了後に、外部からのリセットパ
ルスφＲが印加されることにより、キャパシタCPi端の
電位がリセットされて端子8dを介して供給される外部電
源と等しくされる。この２段ソースフォロワは、セッ
トパルスφsiにより動作制御される第１段目のソースフ
ォロワ40と、この第１段ソースフォロワ40の制御を受け
る２段目のソースフォロワより構成されている。この２
段目のソースフォロワは具体的にはドライバ31と電流源
４とにより構成されている。なお、符号32は変換素子選
択用のゲートを示しており、セットパルスφsiに基づい
てゲート32が開かれている間に、選択された変換素子の
出力が、共通出力ライン５に出力される。
う）PEi（ｉ＝1,2,…,n）は、電荷電圧変換素子（以
下、変換素子ともいう）Ai（ｉ＝1,…,n）に接続されて
いる。この変換素子Aiは画素PEiの電位を検出し共通出
力ライン５に出力するためのものである。即ち、画素PE
iの電荷はキャパシタCPiに流入蓄積され、このキャパシ
タCPiの両端の電位変化を２段のソースフォロワが読出
す。電位変化の読出し終了後に、外部からのリセットパ
ルスφＲが印加されることにより、キャパシタCPi端の
電位がリセットされて端子8dを介して供給される外部電
源と等しくされる。この２段ソースフォロワは、セッ
トパルスφsiにより動作制御される第１段目のソースフ
ォロワ40と、この第１段ソースフォロワ40の制御を受け
る２段目のソースフォロワより構成されている。この２
段目のソースフォロワは具体的にはドライバ31と電流源
４とにより構成されている。なお、符号32は変換素子選
択用のゲートを示しており、セットパルスφsiに基づい
てゲート32が開かれている間に、選択された変換素子の
出力が、共通出力ライン５に出力される。
次に、第２図を参照して、画素PEiに対応して基板１
上に形成される変換素子Aiの詳細な構成について説明す
る。なお、第２図においては、特に第１段のソースフォ
ロワ40が詳細に示されている。
上に形成される変換素子Aiの詳細な構成について説明す
る。なお、第２図においては、特に第１段のソースフォ
ロワ40が詳細に示されている。
第２図において、第１段ソースフォロワ40は、セット
パルスφsiを受けて負荷バイアス電圧を作り出す電圧分
割回路27を構成するMOSトランジスタ25及び26と、キャ
パシタ36の電圧が印加されるドライバ29と、分割回路27
により分割された電圧が印加される電流源30とにより構
成される。
パルスφsiを受けて負荷バイアス電圧を作り出す電圧分
割回路27を構成するMOSトランジスタ25及び26と、キャ
パシタ36の電圧が印加されるドライバ29と、分割回路27
により分割された電圧が印加される電流源30とにより構
成される。
この実施例に係る撮像装置の動作について、変換素子
Aiのノードδ，ε及びθの各々パルス波形φδ，φε及
びφθ及び共通出力ライン５のノードλの出力波形φλ
を示す第３図を第２図と併せ参照しながら、詳細に説明
する。
Aiのノードδ，ε及びθの各々パルス波形φδ，φε及
びφθ及び共通出力ライン５のノードλの出力波形φλ
を示す第３図を第２図と併せ参照しながら、詳細に説明
する。
第１段のソースフォロワ40が、シフトレジスタ2Aで生
成されたセットパルスφsiの供給を受けると、電圧分割
回路27が負荷バイアス電圧を生成する。セットパルスφ
siの供給に同期して、ノードδに現われる負荷バイアス
電圧は、第３図に示すように、駆動電圧12Vのセットパ
ルスφsiに対して３〜5V程度で、時刻T2からT5の区間出
力される。即ち、セットパルスφsiに同期して時刻T2で
立上がり、時刻T5で立下がる。このとき、ノードεに
は、リセットパルスφＲに基づいてシフトレジスタ2Bで
生成されたクリアパルスφciの前後で、画素PEiに感知
される光量に応じた電位差DPが発生している。ノードδ
及びεの夫々の波形に基づいて、第１段ソースフォロワ
40の出力が決定される。即ち、ドライバ29及び電流源30
間のノードθにおけるパルス波形φθは、第３図に示す
ように、時刻T2まで漸減した後φδの立上がりに同期し
て立下がり、時刻T3で感知された光量とリセットノイズ
分に応じた電位差分だけ立上がり、時刻T4で立下がる。
成されたセットパルスφsiの供給を受けると、電圧分割
回路27が負荷バイアス電圧を生成する。セットパルスφ
siの供給に同期して、ノードδに現われる負荷バイアス
電圧は、第３図に示すように、駆動電圧12Vのセットパ
ルスφsiに対して３〜5V程度で、時刻T2からT5の区間出
力される。即ち、セットパルスφsiに同期して時刻T2で
立上がり、時刻T5で立下がる。このとき、ノードεに
は、リセットパルスφＲに基づいてシフトレジスタ2Bで
生成されたクリアパルスφciの前後で、画素PEiに感知
される光量に応じた電位差DPが発生している。ノードδ
及びεの夫々の波形に基づいて、第１段ソースフォロワ
40の出力が決定される。即ち、ドライバ29及び電流源30
間のノードθにおけるパルス波形φθは、第３図に示す
ように、時刻T2まで漸減した後φδの立上がりに同期し
て立下がり、時刻T3で感知された光量とリセットノイズ
分に応じた電位差分だけ立上がり、時刻T4で立下がる。
なお、時刻T3において立上がる直前のノードθの電位
と、時刻T4において立下がった直後のノードθの電位と
の差が信号電荷の積分量に比例したものとなる。時刻T4
からT5の間で漸減したノードθの波形φθは、時刻T5で
再び立上がり、その後は漸減する。このようにノードθ
の波形φθは、ノードδ及びεの波形φδ及びφεに基
づいて、オフセット及びインピーダンスが制御されたも
のとなる。
と、時刻T4において立下がった直後のノードθの電位と
の差が信号電荷の積分量に比例したものとなる。時刻T4
からT5の間で漸減したノードθの波形φθは、時刻T5で
再び立上がり、その後は漸減する。このようにノードθ
の波形φθは、ノードδ及びεの波形φδ及びφεに基
づいて、オフセット及びインピーダンスが制御されたも
のとなる。
上記第１段のソースフォロワ40の出力、即ちノードθ
の波形φθは、ドライバ31及び選択用ゲート32を介して
共通出力ライン５に出力される。この共通ライン５には
変換素子Aiの各出力、即ち変換素子A1からAnまでの出力
が逐次的に出力される。従って、共通ライン５のノード
λには、ノードθに現われる時刻T2からT5までの波形φ
θが、シフトレジスタ2Aの駆動パルスの立上がり区間毎
に繰返し出力されて、画素PEiによる感知光量に応じた
出力パルスが読出されることになる。すなわち、シフト
レジスタ2Aの駆動パルスの立上がり区間毎に、画素PEi
による信号電荷の積分量および零基準がノードλに繰返
し出力されて読み出されることになる。
の波形φθは、ドライバ31及び選択用ゲート32を介して
共通出力ライン５に出力される。この共通ライン５には
変換素子Aiの各出力、即ち変換素子A1からAnまでの出力
が逐次的に出力される。従って、共通ライン５のノード
λには、ノードθに現われる時刻T2からT5までの波形φ
θが、シフトレジスタ2Aの駆動パルスの立上がり区間毎
に繰返し出力されて、画素PEiによる感知光量に応じた
出力パルスが読出されることになる。すなわち、シフト
レジスタ2Aの駆動パルスの立上がり区間毎に、画素PEi
による信号電荷の積分量および零基準がノードλに繰返
し出力されて読み出されることになる。
上記のように、ノードλには各変換素子Ai（ｉ＝1,
…,n）の出力が時系列的に出力されるので、セットパル
スφsiが印加されている変換素子Aiの出力は、順次即ち
時系列的に時刻T2からT5間で読出されることになる。
…,n）の出力が時系列的に出力されるので、セットパル
スφsiが印加されている変換素子Aiの出力は、順次即ち
時系列的に時刻T2からT5間で読出されることになる。
なお、本実施例においては、時刻T1及びT6、即ち駆動
パルスφ２の隣接する立上がり時刻は、この変換素子Ai
では昇圧動作などを行なっていないため、ノードλにお
ける出力パルスとしては直接関係しない。
パルスφ２の隣接する立上がり時刻は、この変換素子Ai
では昇圧動作などを行なっていないため、ノードλにお
ける出力パルスとしては直接関係しない。
以上により本実施例によれば、信号負荷の読み出しが
所定の制御パルスに基づいて行われるため、従来のCCD
センサとは異なり、例えば多層ポリシリコンの形成が不
要となって製造工程が簡単となる。また、信号電荷の積
分量および零基準が電圧値に変換されて共通出力ライン
５を介して外部に選択的に出力されることにより、例え
ば相関二重サンプリング等の処理が可能となり、充分な
S/N比を得ることができる。
所定の制御パルスに基づいて行われるため、従来のCCD
センサとは異なり、例えば多層ポリシリコンの形成が不
要となって製造工程が簡単となる。また、信号電荷の積
分量および零基準が電圧値に変換されて共通出力ライン
５を介して外部に選択的に出力されることにより、例え
ば相関二重サンプリング等の処理が可能となり、充分な
S/N比を得ることができる。
更に、個々のチップを連続的に接続するための共通出
力ライン９を各チップ内に形成し、第１のチップの入力
端子8g1はボンディングし、第１のチップの出力端子8g2
と第２のチップの入力端子8g1を接続して、以下、第ｎ
のチップまで、連続的に接続することが可能となり、単
チップを多数接続したマルチチップ撮像装置を形成でき
る。
力ライン９を各チップ内に形成し、第１のチップの入力
端子8g1はボンディングし、第１のチップの出力端子8g2
と第２のチップの入力端子8g1を接続して、以下、第ｎ
のチップまで、連続的に接続することが可能となり、単
チップを多数接続したマルチチップ撮像装置を形成でき
る。
なお、マルチチップ撮像装置を形成する場合は、第１
から第ｎまでのチップの内のどれか１つのチップ内の電
流源６を共通出力ライン９に接続し、他のチップ内の電
流源６を共通ラインに接続しないようにしても良い。
又、出力動作を高速化するために、入力端子8g1及び出
力端子8g2を有する共通出力ライン９とバッファ７を１
チップ内に複数個設けても良い。
から第ｎまでのチップの内のどれか１つのチップ内の電
流源６を共通出力ライン９に接続し、他のチップ内の電
流源６を共通ラインに接続しないようにしても良い。
又、出力動作を高速化するために、入力端子8g1及び出
力端子8g2を有する共通出力ライン９とバッファ７を１
チップ内に複数個設けても良い。
以上述べたように本発明の固体撮像装置によれば、製
造工程が簡単であって、かつ充分なS/N比を得ることが
できる。又単チップを多数接続したマルチチップ撮像装
置を形成することができる。
造工程が簡単であって、かつ充分なS/N比を得ることが
できる。又単チップを多数接続したマルチチップ撮像装
置を形成することができる。
第１図は本発明による固体撮像装置の実施例を示すブロ
ック図、第２図は第１図に示す固体撮像装置における電
荷電圧変換素子の詳細な構成を示す回路図、第３図は第
１図に示す実施例の動作を説明するタイミングチャート
である。 １……半導体基板、2A,2B……シフトレジスタ、4,6……
電流源、5,9……共通出力ライン、７……バッファ、8a,
8b,8c,8d,8e,8f,8g1,8g2……端子、PEi（ｉ＝1,……
ｎ）……感光画素、Ai（ｉ＝1,……ｎ）……電荷電圧変
換素子。
ック図、第２図は第１図に示す固体撮像装置における電
荷電圧変換素子の詳細な構成を示す回路図、第３図は第
１図に示す実施例の動作を説明するタイミングチャート
である。 １……半導体基板、2A,2B……シフトレジスタ、4,6……
電流源、5,9……共通出力ライン、７……バッファ、8a,
8b,8c,8d,8e,8f,8g1,8g2……端子、PEi（ｉ＝1,……
ｎ）……感光画素、Ai（ｉ＝1,……ｎ）……電荷電圧変
換素子。
Claims (7)
- 【請求項１】入射光量に応じた信号電荷を発生する複数
の感光画素と、外部から入力されるパルスに基づいて所
定の第１及び第２の制御パルスを発生するシフトレジス
タと、前記複数の感光画素の各々に対応して設けられる
複数の電荷電圧変換素子と、前記複数の電荷電圧変換素
子の出力を外部に出力する共通出力ラインとを半導体基
板上に集積化した固体撮像装置において、 前記共通出力ラインの電位を検出するために単チップの
出力端子に接続される出力バッファを設け、 前記電荷電圧変換素子は各々、前記画素が検知した光量
に応じた電荷を蓄積する電荷蓄積部と、前記第１の制御
パルスにより活性化されて前記電荷蓄積部の電位を検出
して出力する第１のバッファと、前記第１のバッファの
出力を他の電荷電圧変換素子との関係で逐次的に前記共
通出力ラインに供給する第２のバッファと、前記第２の
制御パルスにより前記電荷蓄積部の電荷をリセットする
電荷リセット部とを有し、前記出力バッファに前記共通
出力ラインを介して接続されていることを特徴とする固
体撮像装置。 - 【請求項２】前記第１のバッファは、他の電荷電圧変換
素子との関係で逐次的に活性化されて前記電荷蓄積部の
電位を検出して出力することを特徴とする請求項１記載
の固体撮像装置。 - 【請求項３】前記第１のバッファは、前記第１の制御パ
ルスとしてのセットパルスの電圧を分割して負荷供給用
のバイアス電圧を生成する電圧分割回路と、この電圧分
割回路から出力された前記バイアス電圧が供給される負
荷としての金属酸化半導体（MOS）素子と、前記バイア
ス電圧が前記金属酸化半導体素子に印加されたときに前
記電荷蓄積部の電位を検出して出力するドライバゲート
と、から成る第１段目のソースフォロワを前記画素が検
知した光量に応じた電荷を逐次的に出力するための活性
化回路として備えていることを特徴とする請求項１また
は２記載の固体撮像装置。 - 【請求項４】前記第２のバッファは、前記第１のバッフ
ァの出力を受けて対応する電荷電圧変換素子内の電荷を
前記共通出力ラインに送出するための制御を行なうドラ
イバMOS素子と、前記共通出力ラインに接続された電流
源とからなる第２段目のソースフォロワとを備えている
ことを特徴とする請求項１乃至３のいずれかに記載の固
体撮像装置。 - 【請求項５】前記第２のバッファはさらに、どの変換素
子の電位を前記共通出力ラインに送出するかを選択する
選択用ゲートを備えていることを特徴とする請求項４記
載の固体撮像装置。 - 【請求項６】前記電荷電圧変換素子は、前記シフトレジ
スタからの制御パルスに応答して、対応する感光画素か
ら発生された信号電荷の積分量およびこの積分量の零基
準を検出して電圧値に変換し、これらの電圧値を前記共
通出力ラインに送出することを特徴とする請求項１乃至
５のいずれかに記載の固体撮像装置。 - 【請求項７】請求項１乃至６のいずれかに記載の固体撮
像装置を複数個連続的に接続したことを特徴とするマル
チチップ撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01249444A JP3142278B2 (ja) | 1989-09-26 | 1989-09-26 | 固体撮像装置およびマルチチップ撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01249444A JP3142278B2 (ja) | 1989-09-26 | 1989-09-26 | 固体撮像装置およびマルチチップ撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110962A JPH03110962A (ja) | 1991-05-10 |
| JP3142278B2 true JP3142278B2 (ja) | 2001-03-07 |
Family
ID=17193061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01249444A Expired - Lifetime JP3142278B2 (ja) | 1989-09-26 | 1989-09-26 | 固体撮像装置およびマルチチップ撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142278B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069201A (ja) * | 2011-09-26 | 2013-04-18 | Seiko Epson Corp | 光センサーとその駆動方法、及び静脈センサー、指紋センサー |
-
1989
- 1989-09-26 JP JP01249444A patent/JP3142278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03110962A (ja) | 1991-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7501609B2 (en) | Image sensor with linearly mounted image sensor IC's | |
| JP3817294B2 (ja) | 固体撮像装置 | |
| US5012344A (en) | Solid-state image pickup device having shared output line for photoelectric conversion voltage | |
| JPH10190038A (ja) | 光電変換装置 | |
| JPH04372288A (ja) | 光電変換装置 | |
| JP3142278B2 (ja) | 固体撮像装置およびマルチチップ撮像装置 | |
| JP3563971B2 (ja) | 信号処理装置及びそれを用いた撮像装置 | |
| US7872674B2 (en) | Solid-state imaging device and method of operating solid-state imaging device | |
| US5198654A (en) | Image reading apparatus for converting optical image information into an electrical image signal | |
| US6822212B2 (en) | Photoelectric device having noise reduction circuitry | |
| JP2850902B2 (ja) | 画像入力装置 | |
| US5237423A (en) | Multi-chip solid-state image sensing device | |
| JPH06311441A (ja) | 固体撮像装置 | |
| JP3288293B2 (ja) | 信号出力装置 | |
| JPH0142186B2 (ja) | ||
| JPH04256279A (ja) | イメージセンサチップ | |
| JP3182303B2 (ja) | 固体撮像素子及びこれを用いた撮像装置 | |
| JP2006060294A (ja) | 固体撮像素子 | |
| JPH0520891A (ja) | Ｃｃｄ撮像素子 | |
| JPH0897965A (ja) | 密着型イメージセンサ | |
| JP3997033B2 (ja) | イメージセンサユニット及びそれを用いた画像読み取り装置 | |
| JPH10243293A (ja) | 固体撮像装置 | |
| JPH05260397A (ja) | 固体撮像装置 | |
| JPH0422387B2 (ja) | ||
| JPH02210949A (ja) | イメージセンサチップ及びそれを用いた光電変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |