JP3288293B2

JP3288293B2 - 信号出力装置

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Publication number: JP3288293B2
Application number: JP12585698A
Authority: JP
Inventors: 勇武上野; 徹小泉
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-05-08
Filing date: 1998-05-08
Publication date: 2002-06-04
Anticipated expiration: 2018-05-08
Also published as: JPH1127112A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージリーダー
等の画像読取装置に好適に用いられる信号出力装置に関
する。

【０００２】

【従来の技術】多数の信号源からの出力信号を受けて、
時系列に並べ換えたり、増幅したりして信号を出力する
信号出力装置において、信号源の数が膨大になると、複
数の集積回路チップを用いて装置を構成することがあ
る。

【０００３】このような複数の集積回路チップを有する
信号出力装置の代表例に、マルチチップ型のイメージセ
ンサがある。

【０００４】マルチチップ型イメージセンサは、固体撮
像チップを複数個基体に貼り合わせた等倍系の撮像ユニ
ットであり、ファクシミリ、スキャナー、イメージリー
ダー等、さまざまな製品に用いられるようになってい
る。

【０００５】図１３はこの信号出力装置の等価回路を模
式的に表したものである。図１３の装置は３つの撮像チ
ップから構成され、個々のチップ１〜３の出力端子は同
一の出力線に接続されている。ここでは、説明を簡略化
するため、各チップを２画素構成のリニアセンサとして
いる。各チップの構成は同じであるのでチップ１を例に
とって説明すると、チップ１は光電変換素子Ｐ１，Ｐ
２、信号保持容量Ｃ１，Ｃ２、光電変換素子と保持容量
の間に設けられたスイッチ手段Ｍ１，Ｍ３、保持容量と
出力線Ｌ１との間に設けられたスイッチ手段Ｍ２，Ｍ
４、さらにチップ内出力線Ｌ１をリセットするためのリ
セット手段Ｍ５、アンプ手段Ａ１、バッファ手段Ｂ１、
バッファ手段とユニット出力線との間に設けられたスイ
ッチ手段ＳＷ１から構成される。

【０００６】ユニットの動作を簡単に説明すると、各チ
ップ同時に光電変換動作（光キャリア蓄積動作）を開始
し、所定の時間が経過した後に端子ＴＲ１〜３に、オン
のパルスが同時に入力され、３つのチップの光電変換素
子Ｐ１〜Ｐ６で蓄積された光信号の出力がそれぞれ保持
容量Ｃ１〜Ｃ６に読み出され、蓄積動作が終了する。

【０００７】次に走査回路を動かし、先ず容量Ｃ１，Ｃ
２の信号を時系列的に出力線Ｌ１に読み出すと、この信
号はアンプ手段Ａ１で電圧増幅された後、バッファ手段
Ｂ１、スイッチ手段ＳＷ１を介して、チップ出力端子５
１に取り出される。

【０００８】また、１チップ目の出力が終了すると次の
チップの出力信号の送出が端子５２から開始され、それ
が終了すると最後尾のチップの端子５３から出力信号が
送出され、その結果、ユニット出力端子ＯＵＴには各チ
ップの光電変換素子の信号が順次出力される。

【０００９】また、図１３に示した装置では各画素（Ｐ
１，Ｐ２）に対応して信号保持容量Ｃ１，Ｃ２が設けら
れているが、最近では特公平８−４１２７号公報に開示
されているように、１画素に対して複数の保持容量を設
け、これらの保持容量には画素の暗状態の信号と光信号
を該画素から読み出し、後段の差動増幅器等により両者
の差信号を得ることにより信号の低ノイズ化が図られて
いるものがある。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
信号出力装置においては、信号が各チップから共通出力
線５４に出力される際、信号出力と基準電圧（例えば接
地電位ＧＮＤ）との間のオフセット電圧がチップ毎に異
なることがある。

【００１１】図１４は各チップ毎に発生するオフセット
電圧を説明する為の電圧波形を示している。

【００１２】５５，５６はそれぞれチップ１の光電変換
素子Ｐ１，Ｐ２からの出力信号を示し、５７，５８はチ
ップ２の光電変換素子Ｐ３，Ｐ４からの出力信号を示
し、５９，６０はチップ３の光電変換素子Ｐ５，Ｐ６か
らの出力信号を示している。

【００１３】理想的には、基準電位ＧＮＤとなるべきチ
ップ１の出力信号の基準出力も基準電位ＧＮＤに対して
オフセット電圧Ｖoff１だけシフトしている。

【００１４】同様にチップ２もオフセット電圧Ｖoff２
だけシフトしており、チップ３はオフセット電圧Ｖoff
３だけシフトしている。

【００１５】そして、これらのオフセット電圧に差が生
じている（Ｖoff１≠Ｖoff２、Ｖoff２≠Ｖoff３）為
に、同じ光量の光を受けたとしても光電変換素子Ｐ１〜
Ｐ６から得られる出力信号は、所定値Ｖｉに対して高く
なったり低くなったりする。

【００１６】従って、図１３の装置で読み取った画像は
黒ベタの画像であっても縞状の画像として読み取られて
しまうことがあった。

【００１７】このオフセット電圧の要因は光電変換素子
自体のオフセット電圧の他、アンプ手段やバッファ手段
の出力オフセット電圧であり、特に光電変換素子とアン
プで発生するオフセット電圧はアンプのゲインが高い
程、出力端子ＯＵＴでは大きくなる。

【００１８】又、現状の集積回路の製造プロセスでは、
得られるチップ毎に多少なりとも特性が異なる為、オフ
セット電圧もチップ毎に異なることが多い。

【００１９】本発明の目的は、集積回路チップ同士のオ
フセット電圧の差を減少し得る信号出力装置を提供する
ことにある。

【００２０】本発明の別の目的は、装置外部に各信号源
に対応したメモリを持たずとも、上記オフセット電圧の
差を減少し得る信号出力装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明は、複数の信号源
からの出力信号を出力する為の出力端子と、該出力端子
から出力される出力信号のオフセット電圧のチップ毎の
バラツキを減じる為の補正回路とを有する集積回路チッ
プが複数個接続された信号出力装置であって、全ての前
記集積回路チップのうちいずれか一つの集積回路チップ
から出力される出力信号のオフセット電圧が、全ての前
記集積回路チップの前記補正回路に入力され、その入力
された前記オフセット電圧を基に、各集積回路チップに
おいて、そこから出力される出力信号の補正が行われる
ことを特徴とする信号出力装置である。

【００２２】また本発明は、複数の信号源からの出力信
号を出力する為の出力端子を有する集積回路チップが複
数個接続され、該複数個の集積回路チップのうちの一つ
の集積回路チップに、各集積回路チップの出力端子から
出力される出力信号のオフセット電圧のチップ毎のバラ
ツキを減じる為の補正回路を備えた信号出力装置であっ
て、全ての前記集積回路チップから出力される出力信号
が、前記補正回路に入力されて補正され、当該補正回路
を通して出力されることを特徴とする信号出力装置であ
る。

【００２３】

【発明の実施の形態】図１は本発明の信号処理装置の基
本的な構成を説明する為の図である。図１の（ａ）に示
すように、３つの集積回路チップ１，２，３は、それぞ
れ複数の信号源４と出力端子７，８，９とを有してお
り、各チップ１，２，３は必要に応じて設けられる共通
出力線１０やエンド／スタート信号の入出力用の線６
０，６１で接続されている。

【００２４】各チップ１，２，３は、各信号源からの出
力信号を増幅したり、時系列に並べ換える信号処理回路
５を有しており、更に補正回路（オフセットキャンセル
回路）６を有している。

【００２５】３つの補正回路６のうち、少なくとも１つ
が各チップ同士の間の出力信号のオフセット電圧の差を
減じる動作を行うようになっている。

【００２６】よって、補正回路６は、３つのチップのう
ち少なくとも１つに設けられていればよい。補正回路６
を有するチップと補正回路レスのチップの２種のチップ
を作製することは、コスト上昇に繋がる。よって、補正
回路として動作し得る回路をもつ同一種類の信号処理回
路チップを多数作製し、チップ同士の結線（接続関係）
やチップの動作の設定によって、そのうちの１つを補正
回路として動作させることも好ましい。

【００２７】図１の（ａ）の信号処理装置の動作は次の
とおりである。

【００２８】チップ１を動作させて信号源４からの出力
信号を信号処理回路５で処理して端子７から出力する。

【００２９】チップ１の動作が終了すると配線６０を通
して、チップ１の動作終了と、チップ２の動作開始を意
味するエンド／スタート信号がチップ２に入力される。
チップ２の補正回路には、チップ１からチップ１のオフ
セット電圧情報が端子７，８、共通出力線１０を介して
与えられている。従って、チップ２の信号源４からの出
力信号はチップ１のオフセット電圧に基づいて補正され
て端子８に出力される。

【００３０】続いて、チップ２の動作が終了すると、配
線６１を通してエンド／スタート信号がチップ３に入力
される。チップ３においてもチップ２と同様に、共通出
力線１０を介して入力されたチップ１のオフセット電圧
情報に従って、チップ３の信号源４からの出力信号が補
正されて端子９から出力される。

【００３１】補正を行わない場合に図１４に示したよう
なチップ同士の間のオフセット電圧のバラツキがある場
合においても、本発明による信号処理装置の出力信号は
図１の（ｂ）のようになる。

【００３２】図１の（ｂ）に示すように各チップの出力
信号のオフセット電圧の差は図１４とを比較して減少し
ていることがわかる。

【００３３】本発明に用いられる信号源としては、光電
変換素子、磁性素子、熱電気変換素子、機械電気変換素
子等が挙げられる。光電変換素子の代表例は、ホトダイ
オード、ホトトランジスタ等の光起電力素子や光導電素
子等である。なお、信号源は信号処理回路のチップとは
別体とされていてもよい。

【００３４】本発明に用いられる信号処理回路５として
は、シフトレジスタ、デコーダ、マルチプレクサ、ＣＣ
Ｄ等に代表される走査（選択）回路や、増幅器が１例と
して挙げられる。

【００３５】本発明に用いられる補正回路（補償回路）
としては、比較器又はクランプ回路を含む回路であり、
詳しい構成は後述する。

【００３６】図１の例では、一本の共通出力線１０に出
力する為に、各チップを時系列に駆動し出力信号を端子
ＯＵＴに送出したが、各チップを並列に同時駆動しても
よい。この場合は、出力線は共通化しなくてもよいし、
エンド／スタート信号を伝送する線６０，６１は省略で
きる。

【００３７】又、図１では、各チップを１列の一次元ア
レイ状に配したが、これは千鳥状に配してもよく、或い
は、４つ以上のチップを２次元状マトリクスアレイ状に
配してもよい。

【００３８】更には、各チップに特公平８−４１２７号
公報に記されているようなノイズ低減回路を付加して設
け各チップ内において各信号源同士のバラツキ（固定パ
ターンノイズ）を低減するようにすることも好ましいも
のである。

【００３９】本発明の集積回路チップとしては、Ｓｉ等
の半導体ウエハや、ガラス又は石英等の絶縁性基板や、
ＳＯＩウエハ等を用いて形成された集積回路素子が好ま
しく用いられる。

【００４０】そして複数の集積回路チップは、ガラス基
板、セラミック基板、プラスチック基板、ガラスエポキ
シ基板、可撓性フィルム基板等の上に実装され、それら
の基板に設けられた導電体からなる配線を通じて相互に
接続される。

【００４１】こうして得られた集合体（アセンブリ）が
イメージセンサ等の信号出力装置を構成する。

【００４２】上述した装置では、チップ１の出力信号の
オフセット電圧を基に他のチップ２，３のオフセット電
圧を補正したが、チップ２又はチップ３のオフセット電
圧を他のチップに入力することで該他のチップのオフセ
ット電圧を補正してもよい。

【００４３】あるチップのオフセット電圧の他のチップ
への入力タイミングは、信号出力装置の電源投入時、各
チップの動作開始初期、又はこれ以外の任意の時期に行
うことができる。例えばこの信号出力装置をリニアイメ
ージセンサとして利用する場合には、一ライン分の読取
り開始前、１枚の原稿の読取り開始前等とすることもで
きる。但し、補正回路として、比較器を用いたフィード
バック系を採用せずに、後述するクランプ回路を用いる
場合は、この限りでない。

【００４４】こうして、本発明の信号出力装置から得ら
れた出力信号は、チップ同士の間のオフセット電圧の差
が低減される。

【００４５】よって、各信号源に一対一に対応した外部
メモリを用いて、上記オフセット電圧差を補正する必要
がない。

【００４６】（実施形態１）図２に本発明による第１の実施形態を示す。図２におい
て、図１３に示したものと同一構成部材については同一
番号を付する。図２の信号出力装置としての撮像ユニッ
トの等価回路は図１３の構成と同様に少なくとも３つの
撮像チップから構成され、個々のチップ１〜３の出力端
子７，８，９は同一の共通出力線１０に接続されてい
る。各チップは説明を簡略化するため、２画素構成のリ
ニアセンサとしているが、３画素以上の構成でも良いこ
とは勿論である。

【００４７】図２に示すように、図１３と同様にして、
集積回路チップ１は、信号源としての光電変換素子Ｐ
１，Ｐ２、信号保持容量Ｃ１，Ｃ２、光電変換素子と保
持容量の間に設けられたスイッチ手段Ｍ１，Ｍ３、保持
容量と出力線Ｌ１との間に設けられたスイッチ手段Ｍ
２，Ｍ４、さらにチップ内出力線Ｌ１をリセットするた
めのリセット手段Ｍ５、増幅器Ａ１、バッファ手段Ｂ
１、バッファ手段とユニット出力線との間に設けられた
スイッチ手段ＳＷ１及び信号処理回路としての走査回路
を備えている。

【００４８】同様に、チップ２は、信号源としての光電
変換素子Ｐ３，Ｐ４、信号保持容量Ｃ３，Ｃ４、光電変
換素子と保持容量の間に設けられたスイッチ手段Ｍ６，
Ｍ８、保持容量と出力線Ｌ２との間に設けられたスイッ
チ手段Ｍ７，Ｍ９、さらにチップ内出力線Ｌ２をリセッ
トするためのリセット手段Ｍ１０、増幅器Ａ２、バッフ
ァ手段Ｂ２、バッファ手段とユニット出力線との間に設
けられたスイッチ手段ＳＷ２及び信号処理回路としての
走査回路を備えている。

【００４９】また、チップ３は、信号源としての光電変
換素子Ｐ５，Ｐ６、信号保持容量Ｃ５，Ｃ６、光電変換
素子と保持容量の間に設けられたスイッチ手段Ｍ１１，
Ｍ１３、保持容量と出力線Ｌ３との間に設けられたスイ
ッチ手段Ｍ１２，Ｍ１４、さらにチップ内出力線Ｌ３を
リセットするためのリセット手段Ｍ１５、増幅器Ａ３、
バッファ手段Ｂ３、バッファ手段とユニット出力線との
間に設けられたスイッチ手段ＳＷ３、及び信号処理回路
としての走査回路を備えている。

【００５０】それぞれ光電変換素子Ｐ１，Ｐ２、Ｐ３，
Ｐ４、Ｐ５，Ｐ６からチップ内出力線Ｌ１，Ｌ２，Ｌ３
に信号を出力するまでは図１３を用いて説明した従来例
と全く同じである。

【００５１】本実施形態では、チップ１の出力回路段
に、出力バッファＢ１の出力とユニット出力との比較を
行うコンパレータＷＣ１、スイッチ手段Ｍ１６、保持手
段Ｃ７とアンプを構成するＭＯＳトランジスタＭ１７、
抵抗Ｒ７が設けられている。同様に、チップ２の出力回
路段に、出力バッファＢ２の出力とユニット出力との比
較を行うコンパレータＷＣ２、スイッチ手段Ｍ１８、保
持手段Ｃ８とアンプを構成するＭＯＳトランジスタＭ１
９、抵抗Ｒ８が設けられている。また、チップ３の出力
回路段に、出力バッファＢ３の出力とユニット出力との
比較を行うコンパレータＷＣ３、スイッチ手段Ｍ２０、
保持手段Ｃ９とアンプを構成するＭＯＳトランジスタＭ
２１、抵抗Ｒ９が設けられている。

【００５２】ここで上記構成の撮像ユニットの動作を図
３のタイミングチャートを用いて説明する。

【００５３】説明を簡略化するために、各チップにおい
て光電変換動作は終了し、各画素の信号はそれぞれ、保
持容量Ｃ１〜Ｃ６に読み出されているとする。

【００５４】そして、１チップ目の出力に先立って、例
えばリセット手段Ｍ５，Ｍ１０，Ｍ１５の制御端子ＲＳ
Ｔ１〜３をハイレベルにしてリセット手段Ｍ５，Ｍ１
０，Ｍ１５をオンする。こうして１〜３チップ目の出力
線Ｌ１〜Ｌ３を基準レベル（図ではＧＮＤ）にし、バッ
ファ手段Ｂ１〜Ｂ３の出力端子には上記基準レベルに対
応した電圧が出力されるようにする。その後に、ＴＲＭ
にパルスを入力し、出力系のフィードバックループをＯ
Ｎさせる。この時、チップ選択端子Ｓ１〜Ｓ３の内、チ
ップ選択端子Ｓ１のみにパルスが入力されてスイッチ手
段ＳＷ１がＯＮし、その他のスイッチ手段ＳＷ２，ＳＷ
３はＯＦＦしているとする。

【００５５】こうして全チップ１，２，３のコンパレー
タＷＣ１，ＷＣ２，ＷＣ３の入力端子の一方には、端子
７，８，９を介して、チップ１の出力線Ｌ１のリセット
に基づいて発生するオフセット電圧Ｖoff１が入力され
る。

【００５６】チップ１では、出力バッファＢ１からの出
力と、スイッチ手段ＳＷ１を介して出力されたオフセッ
ト電圧Ｖoff１が、コンパレータＷＣ１で比較される。
チップ１では、コンパレータＷＣ１の２入力の系路の違
いによる差がなければ、保持手段にオフセット電圧Ｖof
f１に対応した電圧が保持されてフィードバックループ
（Ａ１，Ｒ２，Ｂ１，ＳＷ１，ＷＣ１，Ｍ１６，Ｃ７，
Ｒ７，Ｍ１７，Ｒ１）は直ちに安定化する。

【００５７】チップ２やチップ３では、端子８，９を介
してチップ１のオフセット電圧Ｖoff１がコンパレータ
ＷＣ２，ＷＣ３の２入力端子の一方に入力される。もう
一方の入力端子には各チップのチップ内出力線Ｌ２，Ｌ
３のリセットに基づく各チップ固有のオフセット電圧Ｖ
off２，Ｖoff３が入力される。

【００５８】即ちコンパレータＷＣ２（又はＷＣ３）で
は、チップ１のオフセット電圧Ｖoff１と、チップ２
（又はチップ３）のオフセット電圧Ｖoff２（又はＶoff
３）とが比較され、これらの電圧に所定の差がある場合
はコンパレータの出力により保持容量Ｃ８，Ｃ９が充放
電され、その電圧を増幅した電圧が差動アンプＡ２，Ａ
３の入力基準電圧としてフィードバックされる。

【００５９】その結果、差動アンプＡ１〜Ａ３の基準電
圧は、各チップの出力オフセット電圧が１チップ目のオ
フセット電圧に等しくなった時点で一定値に収束し、そ
の後、ＴＲＭにオフパルスが与えられトランジスタＭ１
６，Ｍ１８，Ｍ２０はＯＦＦする。安定状態になるまで
の所要時間はフィードバックループの回路時定数で決ま
るが、１μｓｅｃ以内にすることは困難ではなく、本フ
ィードバック系を用いた駆動を行うことは、実質何ら問
題はない。

【００６０】こうして、保持容量Ｃ７，Ｃ８，Ｃ９に
は、チップ１のオフセット電圧に基づいた電圧がそれぞ
れ保持される。

【００６１】従って、走査回路を駆動して、各チップの
光電変換素子の出力信号を差動アンプＡ１〜Ａ３で増幅
する場合には、差動アンプＡ１〜Ａ３の基準入力電圧
は、チップ１のオフセット電圧に基づいて所定の値に既
に調整されていることになる。

【００６２】こうして、端子ＴＲＭにスイッチ手段Ｍ１
６，Ｍ１８，Ｍ２０をオンさせるパルスが印加されてか
らは、各チップ共オフセット電圧はほぼＶoff１とな
る。

【００６３】各信号源の出力が例えば電圧Ｖｉであれ
ば、この信号出力装置の端子ＯＵＴからの出力は電圧Ｖ
ｉにそろう。

【００６４】要するに、各チップから出力信号の送出が
行われた際にはオフセット電圧が補正された理想的な出
力が得られる。

【００６５】本実施形態ではオフセットの補正残りが生
じる要因としてはコンパレータのオフセット電圧であ
り、製造プロセスの精度にもよるが、これは数ｍＶ〜十
数ｍＶまで抑えられるものであり、従来の３つの要因に
対して大幅に改善される。

【００６６】さらに、このオフセット電圧はアンプゲイ
ンには依存しない為、上記の補正残りが問題となる場合
にはアンプゲインを上げて、Ｓ／Ｎ比を上げることがで
きる。

【００６７】以上は、集積回路チップ１のオフセット電
圧を基にして他のチップのオフセット電圧を補正する場
合を例に挙げたが、図３の装置においては、動作を変え
ることでチップ２又は３のオフセット電圧を基に残りの
チップのオフセット電圧を補正することもできる。

【００６８】まず、リセット手段Ｍ５，Ｍ１０，Ｍ１５
をオンして出力線Ｌ１，Ｌ２，Ｌ３を基準電位にリセッ
トする。次に、チップ選択端子Ｓ１，Ｓ２，Ｓ３に同時
にパルスを入力して、スイッチ手段ＳＷ１，ＳＷ２，Ｓ
Ｗ３をオンして、共通出力線１０を介して全チップの出
力線を共通化する。こうすると各チップのコンパレータ
ＷＣ１，ＷＣ２，ＷＣ３の共通化された入力には各チッ
プの出力のうち最大値（ピーク値）又は最小値（ボトム
値）が入力される。こうして、各チップでは、各チップ
固有のオフセット電圧と上記最大値（又は最小値）とが
比較されて、該オフセット電圧が補正されることにな
る。共通化された入力値が最大値となるか最小値となる
かは、出力バッファアンプＢ１，Ｂ２，Ｂ３が、ｎＭＯ
Ｓ又はｎｐｎトランジスタで構成されるか、ｐＭＯＳ又
はｐｎｐトランジスタで構成されているか、に因る。

【００６９】又、コンパレータＷＣ１，ＷＣ２，ＷＣ３
が、スイッチＭ１６，Ｍ１８，Ｍ２０のオン／オフと共
に同時に動作状態又は非動作状態になるように、該コン
パレータＷＣ１〜ＷＣ３を制御すれば、低消費電力化さ
れるだけでなく、誤動作防止の効果も奏し得る。

【００７０】増幅器Ａ１，Ａ２，Ａ３に入力される基準
電圧を生成する基準電圧源としては、図示したソースホ
ロワだけでなく別の形式のアンプを用いることもでき
る。

【００７１】（実施形態２）図４に本発明による別の実施形態を示す。

【００７２】本実施形態の回路構成は図１３に示した撮
像ユニットの各チップ１〜３のそれぞれの増幅器Ａ１〜
Ａ３とバッファ手段Ｂ１〜Ｂ３との間に、容量手段ＣＣ
１〜ＣＣ３、スイッチ手段ＭＣ１〜ＭＣ３、及び電圧源
ＶＣ１〜ＶＣ３からなるクランプ手段（クランプ回路）
をそれぞれ設け、これにより各チップのオフセット電圧
を補正するものである。

【００７３】また、チップ１，２においては上記クラン
プ手段をバイパスし、アンプ手段Ａ１，Ａ２の出力は直
接、チップ選択スイッチ手段ＳＷ１，ＳＷ２にそれぞれ
接続され、チップ１，２の出力端子７，８及び共通出力
線１０を介してチップ３のクランプ手段の入力端子９
（容量手段ＣＣ３の入力端子）に接続されている。

【００７４】従って、チップ１〜３の増幅器Ａ１，Ａ２
の出力はすべて、チップ３のクランプ手段、バッファ手
段Ｂ３を通って出力される為、増幅器を含めてそれより
前段で発生したオフセット電圧はチップ３のクランプ手
段ＣＣ３，ＭＣ３，ＶＣ３で補正することが可能であ
る。

【００７５】これを図５のタイミングチャートで簡単に
説明すると、各チップからの出力タイミングに先立っ
て、チップ３のクランプ回路のＣＬ３端子にパルスを入
力することにより、各チップの出力オフセット電圧（Ｖ
off１，Ｖoff２，Ｖoff３）が異なってもＯＵＴ端子に
はそれらのオフセットが補正された波形が得られる。電
圧Ｖｃはクランプ動作により補正された基準電圧値であ
り、電圧源Ｖｃ３に依存して定められる値である。

【００７６】また、図６のタイミングチャートに示すよ
うにチップ３のクランプタイミングを各画素出力毎に行
ってもよい。

【００７７】ここで、チップ３のチップ選択スイッチ手
段ＳＷ３は全てのチップ選択時にＯＮしている必要があ
る。その為には、端子Ｓ３には、Ｓ１，Ｓ２への入力と
共にＳ３にも同じパルスが入力されるようにＯＲゲート
を設ければよい。

【００７８】図４の信号出力装置は端子Ｓ１，Ｓ２，Ｓ
３へのパルス入力の制御を各チップ内で行うように構成
されている。これに対して、図７に示す信号出力装置
は、端子Ｓ１，Ｓ２，Ｓ３を全て外部端子として各チッ
プに配設し、外部のコントローラー（不図示）からの信
号入力によって、スイッチＳＷ１，ＳＷ２，ＳＷ３のオ
ン／オフを制御する。

【００７９】チップ３は外部端子Ｓ３を電源電圧にプル
アップすることによりチップ選択端子Ｓ３はノーマリー
ハイとなり、スイッチ手段ＳＷ３はノーマリーオンとな
る。又、チップ３の増幅器Ａ３の出力端子には、他のチ
ップ１，２の出力端子７，８が接続される為、増幅器Ａ
３を構成するオペアンプとしては信号出力を伴わない時
（非選択時）にはアンプの出力がフローティングになる
オペアンプを用いる。

【００８０】チップ内に設けられているチップ選択パル
ス端子Ｓ１〜Ｓ３に入力されるチップ選択パルスは、同
じく各チップ内に設けられたタイミング・ジェネレータ
ー回路ＴＧ１，ＴＧ２，ＴＧ３で生成する。但し、チッ
プ３においては、増幅器Ａ３の出力側に設けられたスイ
ッチ手段ＭＣ４の制御端子には、タイミングジェネレー
ター回路ＴＧ３からの出力が直接接続されるが、出力ス
イッチ手段ＳＷ３の制御端子には抵抗ＲＲを介して接続
されると同時に外部端子Ｓ３′から外部制御信号を入力
可能とする。従って、外部端子Ｓ３′を例えば電源と短
絡すれば、スイッチＳＷ３はノーマリーオンとなるが、
スイッチＭＣ４はチップ３が選択された時だけタイミン
グジェネレーター回路ＴＧ３からオンパルスを受けてオ
ンする。

【００８１】勿論、図８の端子Ｓ１，Ｓ２をチップの外
部端子とすることも可能である。

【００８２】因みに、以上説明した図４、図７、図８の
装置は、チップ１又はチップ２とチップ３との回路構成
が異なっており、チップ１、チップ２のクランプ回路は
実質的に休止していて働いていない。

【００８３】（実施形態３）本発明による第３の実施形態を図９に示す。

【００８４】第２の実施形態ではチップ３の内部配線が
他のチップと異なっている。よってチップ３のみをチッ
プ１，２とは別チップとして製造しなければならず製造
コストの上昇を招く場合がある。

【００８５】本実施形態は、チップ１〜３は全く同じチ
ップで、チップの外部配線により、チップ間の接続関係
を変えるものである。

【００８６】各チップ共に、クランプ回路からの外部出
力端子１４，１５，１６と、補正される前の出力信号を
出力する為の外部出力端子７，８，９と、各チップから
の出入力のオン／オフタイミングを定める為の外部制御
端子１１，１２，１３とを有している。

【００８７】この場合、チップ１、チップ２のクランプ
回路は動作する必要がない為、端子１４，１５はオープ
ン又は所定の電位に固定しておけばよい。

【００８８】図９では差動アンプＡ１〜Ａ３の出力に、
バッファ手段ＢＣ１〜ＢＣ３及びスイッチ手段ＳＣ１〜
ＳＣ３を設けチップ１〜３まで全く同一構成のチップを
接続している。端子１１，１４，１２，１５はオープン
であり、端子１３は高電位に保持されるようにしてあ
る。

【００８９】動作を説明すると、タイミングジェネレー
ター回路ＴＧ１からチップ選択端子Ｓ１にパルスが入力
され、スイッチ手段ＳＣ１をオンしてチップ１が選択さ
れると、アンプＡ１の出力は後段のバッファＢＣ１、ス
イッチ手段ＳＣ１を通って共通出力線１０に出力され
る。

【００９０】スイッチ手段ＳＣ３はノーマリーオンであ
る為、チップ１の出力信号は、チップ３のクランプ回路
の容量ＣＣ３に入力される。チップ３のクランプ回路の
バッファＢ３からは電圧源Ｖｃ３で定められるクランプ
電位を基準とするチップ１の出力信号が出力される。

【００９１】よって、チップ１がどのようなオフセット
電圧成分をもっていても、チップ３のクランプ回路によ
り補正される。

【００９２】こうして、チップ１の各信号源からの出力
信号が全て補正されて出力端子ＯＵＴから出力された後
は、同様にしてチップ２からの出力信号がチップ３のク
ランプ回路で補正されて出力される。

【００９３】以上詳述したとおり、図９の装置は、端子
７，８，９，１１，１２，１３，１４，１５，１６を如
何に接続するかによって、どのチップにおいても他のチ
ップの出力信号のクランプ動作が可能となる。

【００９４】よって、チップ３の内部回路構成をチップ
１やチップ２と異ならしめる必要はない。

【００９５】なお、バッファ手段ＢＣ１〜ＢＣ３は、対
応するチップが非選択即ち、信号出力を行わない時に
は、その出力端子がフローティングとなるようなバッフ
ァ回路のものを選べばよい。

【００９６】（実施形態４）図１０に本発明の第４の実施形態を示す。

【００９７】本実施形態は増幅器Ａ１〜Ａ３の出力側に
新たなバッファ手段を設けることなく全チップとも同一
チップで構成したものである。本実施例の構成は各増幅
器Ａ１〜Ａ３の出力側にそれぞれスイッチ手段ＳＷ１〜
ＳＷ３を設け、その制御は従来通り内部のタイミングジ
ェネレーターＴＧ１，ＴＧ２，ＴＧ３で生成されるチッ
プ選択パルスＳ１〜Ｓ３を用いる。

【００９８】各スイッチ手段ＳＷ１〜ＳＷ３の出力はチ
ップ外部の出力端子７，８，９に一旦出力される。ま
た、各チップの出力バッファ手段Ｂ１〜Ｂ３はスイッチ
手段を介することなくチップ外部に出力可能ではある。
しかしチップ１，２の出力端子１４，１５はオープン又
は所定電位に保持し、端子１４，１５からの出力は無視
する。

【００９９】本実施例によれば、チップ１が選択された
時には増幅器Ａ１、スイッチ手段ＳＷ１を通ってチップ
３のクランプ容量ＣＣ３に入力される。ここで、チップ
１のアンプＡ１等によるオフセット電圧が除去され、そ
の後、バッファ手段Ｂ３を通って端子ＯＵＴより信号出
力される。チップ２，３についても全く同様である。本
発明によれば、低コストでチップ間のオフセット電圧の
ないマルチチップ型の信号出力装置が得られる。

【０１００】（実施形態５）図１１に本発明の第５の実施形態を示す。

【０１０１】本実施形態は増幅器Ａ１，Ａ２，Ａ３の出
力とクランプ回路の入力を完全に分離し、それぞれにス
イッチ手段ＳＡ１，ＳＣ１，ＳＡ２，ＳＣ２，ＳＡ３，
ＳＣ３を設けたものである。本実施形態によれば非選択
チップの増幅器の出力端子は必ずしもフローティングに
する必要がない。増幅器Ａ１〜Ａ３の出力はそれぞれス
イッチ手段ＳＡ１〜ＳＡ３を介して端子７，８，９に出
力される。

【０１０２】端子７，８，９は共通出力線１０に接続さ
れている。又、共通出力線１０は、チップ３のクランプ
回路の入力端子２２にも接続されている。

【０１０３】また、チップ１，２のクランプ入力スイッ
チＳＣ１，ＳＣ２の制御入力端子１７，１８は外部でプ
ルダウンにしておいて、スイッチＳＣ１，ＳＣ２をノー
マリーオフにしておく。チップ３の制御入力端子１９は
高電位にプルアップされスイッチＳＣ３はノーマリーオ
ンにしておく。

【０１０４】又、チップ１のクランプ回路の入力端子２
０と出力端子１４、及びチップ２のクランプ回路の入力
端子２１と出力端子１５は、それぞれオープン又は所定
電位に固定しておくとよい。

【０１０５】各信号源Ｐ１〜Ｐ６からの信号は、転送用
のスイッチＭ１，Ｍ３，Ｍ６，Ｍ８，Ｍ１１，Ｍ１３を
オンすることにより、保持容量Ｃ１〜Ｃ６に蓄積され
る。

【０１０６】まず、不図示のコントローラからスタート
パルスをチップ１に入力すると、出力線Ｌ１をリセット
するパルスがタイミングジェネレーターＴＧ１より生成
されリセット手段Ｍ５の端子ＲＳＴに入力される。こう
して出力線Ｌ１がリセットされる。

【０１０７】その後、走査回路が順次スイッチ手段Ｍ
２，Ｍ４をオンし、出力線Ｌ１に保持容量Ｃ１，Ｃ２に
蓄積された信号を時系列に出力すると、その信号は増幅
器Ａ１で増幅されオン状態のスイッチＳ１を通じて共通
出力線１０に出力される。

【０１０８】チップ１からの出力信号は端子２２に入力
され、チップ３のクランプ回路のスイッチ手段ＳＣ３に
入力される。クランプ回路の動作によって、チップ１固
有のオフセット電圧は実質的に除去され、所定のオフセ
ット電圧成分（クランプ電圧成分）をもつ信号として出
力端子ＯＵＴから出力される。

【０１０９】この時、スイッチ手段ＳＡ３はオフしてい
る。

【０１１０】チップ１からの信号出力動作が終了する
と、不図示の端子を通じてチップ１からエンド信号が出
力される。エンド信号がチップ２に入力されると、チッ
プ２はスイッチ手段ＳＡ２をオンして信号の出力を開始
する。チップ１の動作とチップ２の動作は同じである
為、チップ２からの出力信号はチップ３のクランプ回路
に入力される。チップ３のクランプ回路において、チッ
プ２の出力信号に含まれているチップ２固有のオフセッ
ト電圧は実質的に除去される。こうして、チップ２の信
号はチップ３のクランプ電圧成分を含む信号となって出
力端子ＯＵＴから出力される。

【０１１１】以上の各実施形態では信号は全てチップ３
から出力されるように接続されているが、外部配線によ
り、任意のチップから出力を取り出せることは言うまで
もない。

【０１１２】また、以上の実施形態では１次元の信号出
力装置をシリアルに接続した例であるが、２次元の信号
出力装置をシリアル又はパラレルに接続したものであっ
てもよい。

【０１１３】さらに、上記実施形態では全て、１チップ
あたり１つの出力端子を有する信号出力装置を用いた
が、複数の出力端子を有する場合でも全く同じように接
続できることはいうまでもない。

【０１１４】又、各スイッチ手段の制御端子（ゲート）
は、チップ外からの信号によりオン／オフ制御されても
よいし、チップ内蔵のタイミングジェネレーターにより
制御されてもよい。

【０１１５】図１２は本発明の信号出力装置の一例を示
している。図１２の（ａ）は支持体３４上に一次元に集
積回路チップ３１〜３３が配列された集合体の外観を示
している。３５は支持体３４に形成された配線であり、
各チップ３１〜３３の外部端子と配線３４とはワイヤボ
ンディング又はフリップチップ式で接続されている。

【０１１６】図１２の（ｂ）は支持体４５上に二次元に
集積回路チップ４１〜４４が配列された集合体の外観を
示している。

【０１１７】４６はＴＡＢ方式によるフィルムキャリア
パッケージＩＣであり、各チップ４１〜４４に接続され
ている。各集積回路４１〜４４がガラス基板又は石英基
板上に形成された薄膜集積回路の場合、“チップ”と云
っても大きさは１００００ｍｍ²以上になることもあ
る。

【０１１８】そして、各チップ３１〜３３（４１〜４
４）のオフセット電圧のバラツキはいずれか１つのチッ
プ内の補正回路によって補正される。

【０１１９】

【発明の効果】以上説明したように、本発明の信号出力
装置によれば、各集積回路チップの出力が行われた際
に、オフセット電圧が補正された出力が得られる。

【０１２０】詳しくは、チップ毎に出力信号のオフセッ
ト電圧が異なってもその差異は抑制される。従って、本
発明を例えばイメージセンサに適用すれば、原画像に近
いきれいな画像を出力できるマルチチップ型の撮像ユニ
ットを提供することができる。

【図面の簡単な説明】

【図１】本発明の信号処理装置の基本的構成を示す図で
ある。

【図２】本発明による第１の実施形態を示す回路図であ
る。

【図３】本発明の信号処理装置によるオフセット電圧補
正の様子を説明する為のタイミングチャートを示す図で
ある。

【図４】本発明による第２の実施形態を示す回路図であ
る。

【図５】図３の回路の動作を説明するためのタイミング
チャートである。

【図６】図３の回路の動作を説明するためのタイミング
チャートである。

【図７】本発明による第２の実施形態の変形例を示す回
路図である。

【図８】本発明による第２の実施形態の他の変形例を示
す回路図である。

【図９】本発明による第３の実施形態を示す回路図であ
る。

【図１０】本発明による第４の実施形態を示す回路図で
ある。

【図１１】本発明による第５の実施形態を示す回路図で
ある。

【図１２】本発明の信号出力装置の外観を示す図であ
る。

【図１３】従来のイメージセンサの回路を模式的に示す
図である。

【図１４】図１３のイメージセンサの動作を説明するた
めのタイミングチャートである。

【符号の説明】

Ｐ１〜Ｐ６光電変換素子Ｃ１〜Ｃ６信号保持容量Ｍ１〜Ｍ４，Ｍ６〜Ｍ９，Ｍ１１〜１４スイッチ手段Ｌ１〜Ｌ３チップ内出力線Ｍ５，Ｍ１０，Ｍ１５リセット手段Ａ１〜Ａ３アンプ手段Ｂ１〜Ｂ３バッファ手段ＳＷ１〜ＳＷ３スイッチ手段ＷＣ１〜ＷＣ３コンパレータＭ１６，Ｍ１８，Ｍ２０スイッチ手段Ｃ７〜Ｃ９保持手段Ｍ１７，Ｍ１９，Ｍ２１ＭＯＳトランジスタＲ７，Ｒ８，Ｒ９抵抗ＭＣ１〜ＭＣ３スイッチ手段ＣＣ１〜ＣＣ３容量手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/003

Claims

(57)【特許請求の範囲】

【請求項１】複数の信号源からの出力信号を出力する
為の出力端子と、該出力端子から出力される出力信号の
オフセット電圧のチップ毎のバラツキを減じる為の補正
回路とを有する集積回路チップが複数個接続された信号
出力装置であって、全ての前記集積回路チップのうちいずれか一つの集積回
路チップから出力される出力信号のオフセット電圧が、
全ての前記集積回路チップの前記補正回路に入力され、
その入力された前記オフセット電圧を基に、各集積回路
チップにおいて、そこから出力される出力信号の補正が
行われることを特徴とする信号出力装置。
【請求項２】複数の信号源からの出力信号を出力する
為の出力端子を有する集積回路チップが複数個接続さ
れ、該複数個の集積回路チップのうちの一つの集積回路チッ
プに、各集積回路チップの出力端子から出力される出力
信号のオフセット電圧のチップ毎のバラツキを減じる為
の補正回路を備えた信号出力装置であって、全ての前記集積回路チップから出力される出力信号が、
前記補正回路に入力されて補正され、当該補正回路を通
して出力されることを特徴とする信号出力装置。
【請求項３】請求項１に記載の信号出力装置におい
て、各集積回路チップの前記補正回路には、該補正回路
が設けられた集積回路チップとは異なる集積回路チップ
の出力端子が接続され、該出力端子からの出力信号と該
補正回路が設けられた集積回路チップからの出力信号と
を比較する比較器が設けられている信号出力装置。
【請求項４】請求項１に記載の信号出力装置におい
て、同じ構成の回路が全集積回路チップに設けられてお
り、各集積回路チップの動作に基づいて該回路が、前記
補正回路として働く信号出力装置。
【請求項５】請求項１に記載の信号出力装置におい
て、各集積回路チップの前記信号源からの信号を出力す
るための出力回路段は、コンパレータ、信号保持手段、
アンプ手段を備えたフィードバック系を有する信号出力
装置。
【請求項６】請求項５に記載の信号出力装置におい
て、一の集積回路チップのフィードバック系のコンパレ
ータに、他の集積回路チップの出力信号が入力される信
号出力装置。
【請求項７】請求項１又は請求項２に記載の信号出力
装置において、前記信号源は光電変換素子である信号出
力装置。
【請求項８】請求項１に記載の信号出力装置におい
て、各集積回路チップの補正回路に入力されるオフセッ
ト電圧は、各集積回路チップに設けられたチップ選択端
子の一つにパルスを入力することによって、定められた
一つの集積回路チップから出力されたものである信号出
力装置。
【請求項９】請求項１に記載の信号出力装置におい
て、各集積回路チップの補正回路に入力されるオフセッ
ト電圧は、全集積回路チップのうちの最大値又は最小値
である信号出力装置。
【請求項１０】請求項２に記載の信号出力装置におい
て、前記補正回路は、クランプ回路を含み、全ての集積
回路チップの出力信号が該クランプ回路に入力される信
号出力装置。
【請求項１１】請求項１０に記載の信号出力装置にお
いて、前記クランプ回路のクランプ動作は、全集積回路
チップの出力信号の出力動作前に１回、或いは各集積回
路チップの出力信号の出力動作前に１回行われる信号出
力装置。
【請求項１２】請求項２に記載の信号出力装置におい
て、前記各集積回路チップには、該出力端子への出力信
号の送出タイミングを定める為のタイミングジェネレー
ターが設けられている信号出力装置。
【請求項１３】請求項２に記載の信号出力装置におい
て、前記各集積回路チップは、対応する前記信号源から
の出力信号を増幅する増幅器を有しており、前記補正回
路が設けられた集積回路チップの該増幅器はその出力端
子がノーマリーフローティングとなるように構成されて
いる信号出力装置。
【請求項１４】請求項１３に記載の信号出力装置にお
いて、該補正回路が設けられた集積回路チップの増幅器
はその出力端子にノーマリーオフとなるスイッチを有す
ることで、該ノーマリーフローティングを実現する信号
出力装置。
【請求項１５】請求項２に記載の信号出力装置におい
て、前記各集積回路チップは、同一構成の回路からな
り、各集積回路チップ同士の接続関係に基づいて前記補
正回路として働くチップが定まる信号出力装置。
【請求項１６】請求項２に記載の信号出力装置におい
て、前記各集積回路チップは、前記補正回路として働き
得る回路が、前記信号源及び前記出力端子とは、独立し
て設けられ、前記集積回路チップ同士の接続関係に基づ
いて、そのうち少なくとも１つが該補正回路として働く
信号出力装置。
【請求項１７】請求項２に記載の信号出力装置におい
て、前記集積回路チップは同一基体上に配列されてお
り、端部に配された集積回路チップが該補正回路を有す
る信号出力装置。
【請求項１８】請求項２に記載の信号出力装置におい
て、同じ構成の回路が全集積回路チップに設けられてお
り、各集積回路チップの動作及び／又は各集積回路チッ
プの接続関係に基づいて少なくとも１つの該回路が、前
記補正回路として働く信号出力装置。