JP2907268B2 - 信号処理装置と固体撮像装置とこの装置の撮像方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子を有
する固体撮像装置に関し、特に固体撮像素子からの光信
号を効果的に処理する信号処理装置を具備する固体撮像
装置に関する。

【０００２】

【従来の技術】近年、半導体技術の著しい発展にともな
い、ＣＣＤやＭＯＳ型に代表される固体撮像装置の性能
は大幅に向上し、ファクシミリ、スキャナー等、さまざ
まな製品に用いられる様になっている。それとともに、
固体撮像装置に要求される高感度化、高解像度化といっ
た特性向上の要求はもちろん、低電圧駆動に対する要求
も次第に高まっており、ＣＣＤにおいては最近では５Ｖ
電源で駆動できる製品も登場し、さらに低電圧で駆動す
るための開発が精力的になされている。

【０００３】ここで、従来用いられてきたＸＹアドレス
方式で増幅型の光電変換素子の１つであるバイポーラ型
固体撮像装置の例を図１４、図１５に示す。図１４は固
体撮像素子の単位画素の等価回路図である。図におい
て、ＮＰＮトランジスタ３、ＰＭＯＳトランジスタ１お
よび容量２で光電変換素子でもある単位画素が構成され
る。そこで、ＮＰＮトランジスタ３のベースが光子を受
光して光電キャリアを蓄積し、そのキャリアを浮遊状態
としたＮＰＮトランジスタ３のエミッタに転送してキャ
リア出力信号とする。ここで、１０１はＮＰＮトランジ
スタ３のベースを３レベルで駆動するリセットパルス供
給端子で、１０２はＰＭＯＳトランジスタ１をオン／オ
フしてベースキャリアを蓄積放電するパルスの供給端子
である。

【０００４】図１５は、各光電変換素子がＮＰＮトラン
ジスタ３ー１〜３ー４、ＰＭＯＳトランジスタ１ー１〜
１ー４および容量２ー１〜２ー４から構成されていて、
このバイポーラ型光電変換素子を１次元状に４個配列し
た固体撮像装置である。各画素は端子１０１に与えられ
るパルスでリセット、読み出し等の動作を行ない、それ
らの信号は、ＮＰＮトランジスタ３ー１〜３ー４の各エ
ミッタに出力され、ＰＭＯＳトランジスタ１１ー１〜１
１ー４を介して蓄積容量１２−１〜１２−４に一旦読み
だされ、保持された後、走査回路ＳＲ３０によりスイッ
チ手段のＰＭＯＳトランジスタ１３ー１〜１３ー４を順
次オンしてシリアル信号として各蓄積容量１２−１〜１
２−４の光キャリア信号を出力端子１１１に転送され
る。

【０００５】ところで、この場合、１サイクルに必要な
時間は、おもに画素のリセット、信号読みだし時間およ
びシリアル転送時間を要するが、その大半はシリアル転
送時間に使われることが多かった。またこの時間は画素
数が多い程長くかかり、ラインセンサに対する複数行列
のエリアセンサになるとサイクル時間のほとんどが転送
時間になっていた。従って、像の有無を高速で検出する
といったディテクターとしての用途を考える場合、この
時間をいかに短くするかが問題となる。

【０００６】本発明者は特開平６−２６８９２０号公報
において、複数の画素の平均化した信号を出力すること
によって、この時間を短縮できることを示した。ところ
が、上記発明ではエリアセンサの水平方向における信号
の平均化は容易であるものの、垂直方向の信号の平均化
は、２〜４画素程度の平均化が普通であり、それ以上は
チップサイズの増大を招くため困難であった。従って、
エリアセンサを用いた、高速で、しかも安価なディテク
ターは極めて困難だった。

【０００７】

【課題を解決するための手段】本発明において、上記困
難点を解決するべくなされたもので、本発明の固体撮像
装置では、各画素の信号を前処理した信号出力と、１画
素毎の出力との両方を出力する機能を有した固体撮像装
置であって、上記前処理された信号出力は、１画素毎の
信号を出力する出力手段を通して出力されることを特徴
としている。

【０００８】以下、図１６を用いてその動作・作用を概
念的に説明する。図１６において５１−１〜５１−８は
単位画素、５０−１〜５０−８は単位画素５１−１〜５
１−８の画素信号を蓄積容量に保持し、その後シリアル
に出力線５５に出力する転送手段、５２−１〜５２−８
は単位画素５１−１〜５１−８に接続されて前処理を行
なう前処理手段、５３−１〜５３−８は前処理手段の信
号をバッファするバッファ手段であり、５４−１〜５４
−８は転送手段５０−１〜５０−８とバッファ手段５３
−１〜５３−８を接続するスイッチング手段である。
尚、バッファ手段５３−１〜５３−８は必ずしも設ける
必要はない。

【０００９】本発明によれば、単位画素５１−１〜５１
−８の信号は、１画素毎の信号を保持する転送手段５０
−１〜５０−８に読み出された後、出力線５５を介して
出力回路５６を通って、端子５７に出力される。一方、
前処理手段５２−１〜５２−８で適当な前処理が施され
た後、バッファ手段５３−１〜５３−８を通して転送手
段５０−１〜５０−８に転送され、端子５７に出力され
る。ここで当然のことながら上記前処理しない信号と前
処理した後の信号の出力は、重ならず別の期間において
出力されなければならない。また前処理しない信号と前
処理後の信号を保持する転送手段５０−１〜５０−８に
おいてブロック化してミキシングした後、シリアル転送
して、出力することも可能である。

【００１０】ここで、例えば保持、転送手段５０−１〜
５０−８は、図１５に示した蓄積容量１２−１〜１２−
４と、スイッチ手段１３−１〜１３−４、および走査回
路３０で実現でき、また前処理回路は後に示すようなク
ランプ回路によるＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ
Ｎｏｉｓｅ）除去回路などを適用できる。

【００１１】また、図１７において、図１６と同一部分
は同一符号を付しているが、前処理手段５２−１〜５２
−８で前処理した信号をバッファ手段５３−１〜５３−
８でバッファした後で、複数列をブロック化し、保持、
転送手段に読みだすものである。この構成の場合、画素
の信号量を少なくすることができ、サイクル時間を大幅
に削減することができ、しかも保持、転送回路および出
力回路は、前処理をしない信号のものと共有することが
でき、大きなチップサイズ増大を伴わない。従って、通
常はこのブロックの出力を読みだし、この信号をもとに
ディテクト動作を行い、その結果必要に応じて各画素の
信号を１画素ずつ読みだすことによって、高速、低消費
電力でかつ低コストの固体撮像装置を提供することがで
きる。以下の実施例でこれをさらに詳細に説明する。

【００１２】

【発明の実施の形態】本発明による各実施の形態につい
て、その動作・作用とともに、図面を参照しつつ、以下
に詳細に説明する。

【００１３】（実施例１）図１に本発明による第１の実
施例を示す。本実施例は光電変換素子として図１４に示
したバイポーラ型光電変換素子を用い、これを１次元状
に４個並べたものである。図において、図１５と同一符
号は同様な機能を有するものとする。加えて、上述の本
発明による動作・作用において説明した図１６に示した
前処理手段としての結合容量５ー１〜５ー４とＮＭＯＳ
トランジスタ６ー１〜６ー４と、バッファ手段としての
バッファ容量７ー１〜７ー４とＮＭＯＳトランジスタ９
ー１〜９ー４と、スイッチ手段としてのＮＭＯＳトラン
ジスタ１６ー１〜１６ー４とが備えられている。

【００１４】以下、本実施例の動作を図４のタイミング
チャートを用いて説明する。まず、端子１０５および１
０４、１０７にＨｉｇｈレベルのパルスを入力し、ＮＭ
ＯＳトランジスタ９−１〜９−４，６−１〜６−４およ
び１１−１〜１１−４を導通状態とする。

【００１５】時刻Ｔ０において、端子１０１にＬｏｗレ
ベルのパルスを印加すると、ＰＭＯＳトランジスタ１−
１〜１−４が導通し、各光電変換素子のベース領域が端
子１０２に与えられる電圧にリセットされる（第１のリ
セット）。その後、端子１０１のパルスがＭｉｄｄｌｅ
レベルになり、各ＰＭＯＳトランジスタ１−１〜１−４
のゲート−ソース間電圧ＶGSが、ＰＭＯＳトランジスタ
のしきい値Ｖth以下になると、ＰＭＯＳトランジスタ１
−１〜１−４は非導通状態になり、第１のリセットは終
了する。

【００１６】さらに、時刻Ｔ１になると、端子１０６に
Ｈｉｇｈレベルのパルスが印加され、ＮＭＯＳトランジ
スタ１０−１〜１０−４が導通し、各画素のＮＰＮトラ
ンジスタのエミッタ電位がリセット電位（図ではＧＮ
Ｄ）にリセットされる。

【００１７】その後、時刻Ｔ２において、端子１０１に
Ｈｉｇｈレベルのパルスが印加されるとＰＭＯＳトラン
ジスタ１−１〜１−４は非導通状態のままで、容量２−
１〜２−４を介した容量結合によりＮＰＮトランジスタ
のベース電位が上昇し、ベース・エミッタ間電圧が順バ
イアスされ、ＮＰＮトランジスタ３ー１〜３ー４はエミ
ッタフォロア動作を行い、浮遊状態であるベース領域上
のホールが光再結合され、その結果ベース電圧はリセッ
トされる（第２のリセット）。

【００１８】このリセットが終了すると、時刻Ｔ３にお
いて、端子１０１のパルスがＭｉｄｄｌｅレベルまで立
ち下がり、今度は各画素のベース電位は負側にふられ、
ベース・エミッタ間電圧は逆バイアス状態になりこの時
点で蓄積動作が開始される（第１の蓄積動作）。

【００１９】つぎに所定の蓄積時間が経過した後、時刻
Ｔ４において、端子１０６のパルスがＬｏｗレベルまで
立ち下がると、ＮＭＯＳトランジスタ１１−１〜１１−
４が非導通状態になり、各画素トランジスタ３ー１〜３
ー４のエミッタと容量１２−１〜１２−４が浮遊状態に
なる。

【００２０】そして、時刻Ｔ５において、端子１０１に
Ｈｉｇｈレベルのパルスが印加されると各画素のベース
電位は容量２−１〜２−４を介して正側にふられ、各画
素のＮＰＮトランジスタ３−１〜３−４のベース・エミ
ッタ間電圧が順バイアス状態になり、したがって各画素
で光電変換されベース領域に蓄積された信号はそれぞ
れ、蓄積容量１２−１〜１２−４および結合容量５−１
〜５−４に読み出される。

【００２１】その後、読みだし動作が終了する直前の時
刻Ｔ６において、端子１０５のパルスが立ち下がり、Ｎ
ＭＯＳトランジスタ９−１〜９−４が非導通状態にな
る。

【００２２】そうして、時刻Ｔ７において、端子１０１
のパルスが立ち下がり、容量２−１〜２−４を介してＮ
ＰＮトランジスタ３ー１〜３ー４がオフとなり、読みだ
し動作が終了する。

【００２３】その後、時刻Ｔ８になると、端子１０６に
再びＨｉｇｈレベルのパルスが印加され、各画素ＮＰＮ
トランジスタ３ー１〜３ー４のエミッタがリセット電圧
（図ではＧＮＤ）にリセットされると、バッファ容量７
−１〜７−４の電圧は結合容量５−１〜５−４による容
量結合のため負側にふられる。ここで、結合容量５−１
〜５−４に読みだされた信号をＶＲ 、ふられた後の信
号をＶＲ’とすると ＶＲ’＝−ＣＣ ×ＶＲ ／（ＣＣ ＋ＣＴ ＋ＣＳ ） ……（１） ＣＣ ：結合容量５−１〜５−４の容量値 ＣＴ ：バッファ容量７−１〜７−４の容量値 ＣＳ ：ＮＭＯＳトランジスタ６−１〜６−４のゲート容量を含 む寄生容量 で表される。またＮＭＯＳトランジスタ１０ー１〜１０
ー４がオンなので、蓄積容量１２−１〜１２−４に読み
だされた信号もリセットされる。

【００２４】次に、時刻Ｔ９〜Ｔ１４まではＮＭＯＳト
ランジスタ９ー１〜９ー４がオフである違いはあるが、
Ｔ０〜Ｔ４と同様に動作し、再び光電変換素子をリセッ
トし、光キャリアの蓄積を行った後（第２の蓄積）、時
刻Ｔ１４において読み出し動作を行なう。その時（１）
式の電圧のうえに信号電圧が読みだされるため、結果と
して第１の蓄積期間と第２の蓄積期間で光電変換された
信号の差信号がバッファ容量７−１〜７−４に保持され
る。

【００２５】その後、時刻Ｔ１６において、端子１０６
にＨｉｇｈレベルのパルスを印加し蓄積容量１２−１〜
１２−４を再びリセットした後、時刻Ｔ１７において、
端子１１３にＨｉｇｈレベルのパルスを入力しＮＭＯＳ
トランジスタ１６−１〜１６−４を導通させるとバッフ
ァ容量７−１〜７−４の信号が蓄積容量１２−１〜１２
−４に転送される。

【００２６】この後、時刻Ｔ１８において、端子１０
４、１０７がＬＯＷレベルとなって、ＮＭＯＳトランジ
スタ６ー１〜６ー４と、１１ー１〜１１ー４がオフし、
そしてＮＭＯＳトランジスタ１６−１〜１６−４を非導
通とする。

【００２７】そうして、時刻Ｔ１９以降、出力線４０を
リセットしながら走査回路３０を動作させ蓄積容量１２
−１〜１２−４の信号を順次シリアルに出力端子１１１
に転送して一連の動作が終了する。ここで第１の蓄積時
間を非常に短く設定すると、第１の読み出し動作では、
暗時に相当する信号が得られるため、その後の第２の蓄
積、読み出しで得られた信号との差分演算を行うことに
より、ＦＰＮを除去することができる。

【００２８】また第１の蓄積時間と第２の蓄積時間を同
じにし、第２の蓄積期間中にＬＥＤ等の光源で被写体を
照らすと、屋外等の外光のある環境下においても外光成
分を除去することができ、正確な物体検出がおこなえ
る。

【００２９】以上の動作は、前処理を施した場合の信号
出力の例であるが、各画素の信号をそのまま出力する場
合は、図５のタイミングチャートに示す駆動を行えばよ
い。図５は図４の一部を修正したもので蓄積を２回行っ
て、端子１１３をＴ１７でもＬｏｗのままで、最終的に
読みだされる信号は第２の蓄積動作における信号であ
り、時刻Ｔ０から時刻Ｔ９までの期間は省略しても全く
問題はない。

【００３０】図５では、端子１１３は常にＬｏｗレベル
であり、ＮＭＯＳトランジスタ１５−１〜１５−５は常
時非導通状態にあるので、クランプ回路部で行われる演
算は蓄積容量１２−１〜１２−４には全く影響せず、従
来通り読み出し時には各画素の信号は蓄積容量１２−１
〜１２−４に直接読み出され、リセットされず、その
後、走査回路３０によりシリアル出力される。クランプ
処理を行なうと、（１）式に示したように、出力が低下
するため室内等比較的低輝度の被写体を検出する場合
等、センサ信号を直接読み出すほうが検出感度向上のた
め効果的である。

【００３１】ここで、図１においては、前処理回路をク
ランプ回路を用いた差分演算回路とした例を示したが、
図２に示すように、各垂直出力線にスイッチ手段１７−
１〜１７−４を介して、保持容量１８−１〜１８−８を
２つずつ設け、さらに隣接画素間で保持容量を導通させ
るスイッチ手段を設け、その出力を転送スイッチ９−１
〜９〜４を介して、ＮＰＮトランジスタ３−１〜３−４
のエミッタ端子に接続することにより、前処理を隣接画
素間の信号平均化にすることもできる。

【００３２】その他、図３に示すように、容量５−１〜
５−４をなくし、容量３５−１〜３５−４に、容量１２
−１〜１２−４に読み出された信号とは異なる時点の光
電変換信号を保持させることにより、異なる蓄積時間の
信号をシリアルに読み出すことができる他、本構成で画
素を２次元配列すると、各垂直方向の画素列の最大信号
を容量３５−１〜３５−４に保持し、これらを各画素の
信号とは別なタイミングで出力することも可能となる。

【００３３】また、前処理回路としては、オペアンプを
用いた演算回路等を用いてもよい。

【００３４】（実施例２）図６に本発明による第２の実
施例を示す。図６において図１又は図１５と同一符号の
ものは同様な機能を有するものとして詳細な説明は省略
する。本実施例で用いた光電変換素子は図７に示すよう
にエミッタ端子を２個有するＮＰＮトランジスタ３３、
ＰＭＯＳトランジスタ１および容量手段２からなり、さ
らにエミッタ端子２個のうち１つは画素ブロックを形成
する他の画素間で共通接続され、ブロックを構成する画
素の最高電圧がバッファ容量７ー１、７ー２に蓄積さ
れ、蓄積容量１２ー１、１２ー３に転送されて、走査回
路ＳＲ３０の走査により、蓄積容量１２ー１、１２ー３
の蓄積量を端子１１１から出力される。

【００３５】本実施例の駆動方法は、おおむね第１の実
施例の図４又は図５に準じ、端子１０３は端子１０６と
同じタイミングで駆動されて、リセット、蓄積を行な
う。従って、通常はこのブロックの出力を読み出し、ブ
ロック中の最高感度を有する画素の蓄積キャリアを出力
するので、この信号をもとにディテクト動作を行なう。
この回路動作の結果、必要に応じて各画素の信号を１画
素ずつ読み出すことも可能であり、ブロックとして複数
画素の最高感度の画素の出力を得ることとなるので、撮
像感度が向上し、また信号量を大幅に圧縮することがで
き、サイクル時間の短縮、低消費電力化に大きな効果を
もたらす。

【００３６】（実施例３）図８に本発明による第３の実
施例を示す。図８において図１、図６又は図１５と同一
符号のものは同様な機能を有するものとして詳細な説明
は省略する。本実施例は第２の実施例をさらに改良した
ものでクランプ回路の出力側の容量７−１，７−２にＮ
ＰＮトランジスタ８ー１、８ー２を設け、それらのエミ
ッタ端子を共通接続した後、定電流源１５を設け、端子
１１２を出力としたものである。

【００３７】本実施例によるとクランプ動作の後、バッ
ファ容量７−１，７−２に出力された信号は走査回路３
０を動作させることなく、ただちにその最大値が端子１
１２に出力されるため、実施例２に対してさらにサイク
ル時間が短く消費電力も節約できる。なお、本実施例で
はＮＰＮトランジスタを用いたがＰＮＰトランジスタを
用いたエミッタフォロア回路にすると出力端子１１２に
はブロック信号の最小値が得られる。従って、本実施例
は信号量が所定の値以上（以下）かどうかを検出し、そ
の結果、必要な時のみ各ブロックまたは各画素の信号を
読みだすといった駆動が可能であり、光電変換の目的に
従って光電変換出力を得ることができて効果的である。

【００３８】また、図８において、バッファ容量７−
１，７−２は、ＮＭＯＳトランジスタ９−１，９−２に
よりＧＮＤ電位にリセットされるように図示されている
が、図９に示すように、リセット電源端子１３１を設
け、ＮＰＮトランジスタ８−１，８−２のベース・エミ
ッタ間バイアスが、充分準バイアスされるような電圧に
設定したほうが微小信号出力をも十分読み出すことがで
きる。

【００３９】さらに、図８において、バッファ容量７−
１，７−２の信号は、定電流源１５を用いたエミッタフ
ォロア回路を用いて読み出されるため、ＮＰＮトランジ
スタ８−１，８−２の電流増幅率をβ，定電流源１５の
電流値をＩ0 、バッファ容量の容量値をＣB とすると、
読み出し時間ＴR の間に、バッファ容量の信号電圧は、 ｛（Ｉ0／β ）×ＴR ｝／ＣB ………（２） だけ、低下することになる。従って、エミッタフォロア
回路を図１０に示すダーリントン接続のエミッタフォロ
アにすると、信号電圧低下分は ｛（Ｉ0／β² ）×ＴR ｝／ＣB ………（３） に低減することができる。例えば、電流増幅率βが１０
００程度、Ｉ0 が数μＡ，ＣB が数ｐＦであれば、事実
上信号電圧の低下をなくすことができる。

【００４０】（実施例４）図１１に本発明による第４の
実施例を示す。図１１において図１、図１５等と同一符
号のものは同様な機能を有するものとして詳細な説明は
省略する。実施例１〜３ではバッファ容量７−１〜７−
４（７−１〜７−２）と蓄積容量１２−１〜１２−４が
スイッチ１６−１〜１６−４（１６−１〜１６−２）を
介して接続されるためその転送ゲインは Ｃ_T ／（Ｃ_T ＋Ｃ_T2＋Ｃ_S2） （４） Ｃ_T ：バッファ容量７−１〜７−４の容量値 Ｃ_T2：蓄積容量１２−１〜１２−４の容量値 Ｃ_S2：ＮＭＯＳ１６−１〜１６−４のゲート容量を含む
バッファ容量及び７−１〜７−４と蓄積容量１２−１〜
１２−４の間の寄生容量 となり、通常この値は０．３〜０．４程度であった。本
実施例ではバッファ容量７−１、７−２に、ＮＰＮトラ
ンジスタ８−１、８−２からなるエミッタフォロア回路
を設け、その出力をスイッチ１６ー１、１６ー２を介し
て蓄積容量１２−１、１２−３に接続するようにした。
従って、寄生容量等Ｃ_S2の容量値が極小となり、ほとん
ど損失なく蓄積容量１２−１〜１２−４に転送すること
ができ、センサからの信号量が小さい時等に効果的であ
る。

【００４１】（実施例５）図１２に本発明による第５の
実施例を示す。図１２において図１、図１５等と同一符
号のものは同様な機能を有するものとして詳細な説明は
省略する。本実施例は実施例３と実施例４を組み合わせ
たもので実施例４においてＮＰＮトランジスタ８−１，
８−２のエミッタをＮＭＯＳトランジスタ１７で接続す
るようにし、端子１１２からブロック出力の最大値を取
り出すことができるようにしたものである。実施例３で
説明したようにバッファ容量７ー２の光量キャリアを即
座にブロックの最大出力をえることができ、その後端子
１１４にＨｉｇｈ電圧のパルスを印加すれば、バッファ
容量７ー１の光量キャリアをも出力できて、各ブロック
の出力も損失なく読みだすことができる。

【００４２】（実施例６）図１３に本発明による第６の
実施例を示す。図１３において図１、図１５等と同一符
号のものは同様な機能を有するものとして詳細な説明は
省略する。本実施例は実施例５に対して光電変換素子を
２次元状に配列したもので、縦２画素、横２画素でブロ
ックを構成し、４×４のエリアセンサとして行列２ブロ
ックづつを示し、その出力は、クランプ回路を通して容
量７−１〜７−４に読み出される一方で、各画素の信号
は垂直シフトレジスタ３１によって駆動される蓄積容量
１２−１〜１２−４に読み出される。端子１から時系列
的に３レベルのパルスが印加され、上述の各画素のリセ
ット、蓄積のタイミングを指示し、端子１１５、１１６
からクロックとタイミング信号を入力された垂直シフト
レジスタ３１から順次パルス信号を出力され、各スイッ
チをオン・オフして各画素を走査する。その走査信号と
各端子からの印加パルス信号に応じて、各画素となるエ
ミッタ端子を２個有するＮＰＮトランジスタ３ー１〜３
ー１６のベースに蓄積された光キャリア出力信号を、一
方では蓄積容量１２ー１〜１２ー４に、他方ではブロッ
ク的な動作による結合容量５ー１〜５ー４を介してバッ
ファ容量７ー１〜７ー４に転送蓄積される。

【００４３】そうして、端子１０６のＨｉｇｈパルスに
て蓄積容量１２ー１〜１２ー４をリセットして、スイッ
チ手段１６ー１１６ー４を介してブロックの最大電荷で
あるバッファ容量７ー１〜７ー４の容量電荷を転送し、
順次端子１１１から出力する。また、端子１１４からの
印加パルスによって、全１６画素の最大蓄積キャリアに
相当する光電変換出力を端子１１２から得ることができ
る。

【００４４】本実施例によれば、光電変換画素と垂直走
査回路を加えてエリアセンサとして第５の実施例よりも
広範な撮像領域が得えられるため、より高精度のより高
感度の検出動作が実現できる。また、本実施例による垂
直列をブロック化し、各画素の平均値をバッファ容量に
蓄積するようにすれば、サイクル時間を特に必要とせず
に短時間に垂直画素の平均値を得ることができる。

【００４５】以上の実施例では各ブロックの信号をＮＰ
Ｎトランジスタ８ー１、８ー２を用いたピーク信号で検
出動作を行ったが、ＰＮＰトランジスタを用いてボトム
信号も検出するようにしても全く問題ないし、それら両
方を光電変換装置の目的に従って用いると、よりさらに
きめ細かい検出が可能になる。

【００４６】また上記の実施例はすべてバイポーラ型光
電変換素子を用いて説明したが、ＣＭＤ、ＡＭＩ、ＦＧ
Ａ等の光電変換素子を用いても同様の効果が得られる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
各画素の信号を前処理した信号出力と、１画素毎の出力
との両方を出力する機能を有したので、従来の走査によ
る光電変換出力を得ることは勿論、前処理した信号出力
によってシリアル転送時間を短縮できる。また画素数が
多い場合でも、複数行列のエリアセンサであっても、転
送時間が加算されることはなく、サイクル時間の延長が
なく、像の有無を高速で検出することができる。

【００４８】また、前処理回路によるクランプ回路によ
ってＦＰＮ（Fixed Pattern Noise）を効果的に除去で
きる。

【００４９】複数列をブロック化することにより、画素
の信号量を少なくすることができ、サイクル時間を大幅
に削減することができ、しかも保持、転送回路および出
力回路は、前処理をしない信号のものと共有することが
でき、大きなチップサイズ増大を伴わずに、高速、低消
費電力でかつ低コストの固体撮像装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明による一実施例の回路図である。

【図２】本発明による一実施例の回路図である。

【図３】本発明による一実施例の回路図である。

【図４】本発明による図１〜図３の動作を説明するタイ
ミングチャートである。

【図５】本発明による図１〜図３の他の動作を説明する
タイミングチャートである。

【図６】本発明によるブロック化した一実施例の回路図
である。

【図７】本発明による図６に用いる光電変換素子の画素
の一例を示す回路図である。

【図８】本発明によるブロック化した他の実施例の回路
図である。

【図９】本発明によるブロック化した他の実施例の回路
図である。

【図１０】本発明によるブロック化した他の実施例の回
路図である。

【図１１】本発明によるブロック化した他の実施例の回
路図である。

【図１２】本発明によるブロック化した他の実施例の回
路図である。

【図１３】本発明によるブロック化した他の実施例の回
路図である。

【図１４】従来の光電変換素子の画素の一例を示す回路
図である。

【図１５】従来のラインセンサの一例を示す回路図であ
る。

【図１６】本発明による動作原理を説明するブロック図
である。

【図１７】本発明による他の動作原理を説明するブロッ
ク図である。

【符号の説明】

１ ＰＭＯＳトランジスタ ２ 容量 ３ ＮＰＮトランジスタ ４ ＮＭＯＳトランジスタ ５ 結合容量 ６ ＮＭＯＳトランジスタ ７ バッファ容量 ８ ＮＰＮトランジスタ ９ ＮＭＯＳトランジスタ １０ ＮＭＯＳトランジスタ １１ ＮＭＯＳトランジスタ １２ 蓄積容量 １３ ＮＭＯＳトランジスタ １４ 出力線放電用ＮＭＯＳトランジスタ １５ 定電流源 １６ スイッチ手段用ＮＭＯＳトランジスタ １７ ＮＭＯＳトランジスタ ３０ 水平走査回路 ３１ 垂直走査回路 ５０ 保持・転送手段 ５１ 単位画素 ５２ 前処理回路 ５３ バッファ回路 ５４ スイッチ手段

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 光信号を電気信号に変換する複数の光電
   変換画素（５１）と、 前記光電変換画素（５１）からの電気信号を出力線に出
   力する転送手段（５０）と、１つ又は複数の 前記光電変換画素から出力された電気信
   号に対して前処理を行う前処理手段（５２）を有する第
   １の経路と、 前記光電変換画素（５１）から出力された電気信号に対
   して、前記前処理手段（５２）を介さずに 前記転送手段
   （５０）に出力するための前記第１の経路に対して並列
   的に設けた第２の経路とを同一チップ内に有し、 前記前処理手段（５２）を介した電気信号は、前記前処
   理手段（５２）を介してない電気信号と共通の前記転送
   手段（５０）を介して前記出力線に出力する ことを特徴
   とする固体撮像装置。
2. 【請求項２】 請求項１に記載の固体撮像装置におい
   て、前記前処理手段は、クランプ回路であることを特徴
   とする固体撮像装置。
3. 【請求項３】 請求項１に記載の固体撮像装置におい
   て、前記前処理手段は隣接画素間の信号を平均化するこ
   とを特徴とする固体撮像装置。
4. 【請求項４】 請求項１又は２に記載の固体撮像装置に
   おいて、前記前処理手段から出力された電気信号を蓄積
   するバッファ手段（５３）を前記同一チップ内に有し、
   前記バッファ手段に蓄積された後に前記転送手段に転送
   されることを特徴とする固体撮像装置。
5. 【請求項５】 光信号を電気信号に変換する光電変換素
   子を含む複数の光電変換手段（３）と、前記光電変換手段（３）からの電気信号を蓄積する蓄積
   手段（１２）と、 前記 蓄積手段（１２）に蓄積された電気信号を出力線
   （４０）に転送する転送手段（１３）と、 前記複数の蓄積手段（１２）に蓄積された電気信号を前
   記転送手段（１３）を介して前記出力線（４０）に出力
   させる走査手段（３０）と、 １つ又は複数の前記光電変換手段から出力された前記電
   気信号に対して前処理 を行う 前処理手段（５，６）を有
   する第１の経路と、 前記光電変換手段から出力された前記電気信号に対し
   て、前記前処理手段（５，６）を介さずに前記転送手段
   （１２）に出力する前記第１の経路に対して並列的に設
   けられた第２の経路と、 前記前処理手段（５，６）を介した前記電気信号と、前
   記前処理手段（５，６）を介してない電気信号とを時系
   列的に前記蓄積手段（１２）に転送するスイッチ手段
   （１６）とを同一チップ内に有し、 前記前処理手段（５，６）を介した前記電気信号は、前
   記前処理手段（５，６）を介してない前記電気信号と共
   通の前記転送手段（１２）を介して前記出力線（４０）
   に出力することを特徴とする固体撮像装置。
6. 【請求項６】 請求項５に記載の固体撮像装置におい
   て、前記スイッチ手段は前記蓄積手段に蓄積された電気
   信号を放電した後にスイッチオンすることを特徴とする
   固体撮像装置。
7. 【請求項７】 請求項６に記載の固体撮像装置におい
   て、前記光電変換手段は、エミッタ端子を２個有するＮ
   ＰＮトランジスタを具備し、前記エミッタ端子の一つは
   前記スイッチ手段の一端と前記転送手段に接続され、他
   の一つは前記前処理手段に接続されていることを特徴と
   する固体撮像装置。
8. 【請求項８】 請求項６に記載の固体撮像装置におい
   て、前記前処理手段から出力された電気信号を蓄積する
   バッファ手段（７）を有し、前記バッファ手段に蓄積さ
   れた後に前記転送手段に転送することを特徴とする固体
   撮像装置。
9. 【請求項９】 請求項８に記載の固体撮像装置におい
   て、前記バッファ手段に蓄積された電気信号は主電極が
   共通接続されたトランジスタ（８）の制御電極に接続さ
   れ、共通接続された主電極（１１２）から前記複数の画
   素から出力された電気信号の最大値信号又は最小値信号
   を出力することを特徴とする固体撮像装置。