JP6790680B2 - 画像読取装置 - Google Patents

Description

本発明は、画像読取装置に関する。

特許文献１には、原稿画像をイメージセンサーで読み取り、読み取った画像信号をアナログフロントエンド（ＡＦＥ）でデジタル画像データに変換し、変換されたデジタル画像データをデジタル処理部又はデータ転送部に出力する画像読取装置（スキャナー）が開示されている。

特開２００６−３１４０３９号公報

シートフィード型やフラットベッド型等の様々な種類のスキャナーが存在し、スキャナーの種類に応じてイメージセンサーやアナログフロントエンド（ＡＦＥ）の配置が異なるため、イメージセンサーから出力される画像信号が伝搬する配線の長さ（画像信号の負荷容量）はスキャナー毎に異なる。そのため、従来、様々な種類のスキャナーに適用可能な汎用のイメージセンサーでは、想定される最大負荷を駆動するのに必要な大きな駆動能力を有している。

しかしながら、イメージセンサーとアナログフロントエンド（ＡＦＥ）の配置関係によっては、イメージセンサーの駆動負荷が比較的小さいため、イメージセンサーの駆動能力が過剰となる場合もあり、過剰な電力消費が生じ、また信号転送に伴う過剰なノイズが発生するおそれがあった。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制可能な画像読取装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、媒体の第１の面に形成された画像を読み取る第１の画像読取チップと、前記媒体の前記第１の面とは異なる第２の面に形成された画像を読み取る第２の画像読取チップと、を備え、前記第１の画像読取チップは、前記第１の面に形成された前記画像からの光を受けて光電変換する第１の受光素子を含み、第１の画素信号を出力する第１の画素部と、前記第１の画素信号に基づく信号を、第１の駆動能力を含む複数の駆動能力のいずれかで出力可能な第１の出力回路と、前記第１の出力回路の駆動能力を前記複数の駆動能力から選択する第１の出力選択部と、を有し、前記第２の画像読取チップは、前記第２の面に形成された前記画像からの光を受けて光電変換する第２の受光素子を含み、第２の画素信号を出力する第２の画素部と、前記第２の画素信号に基づく信号を、前記第１の駆動能力とは異なる第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な第２の出力回路と、前記第２の出力回路の駆動能力を前記複数の駆動能力から選
択する第２の出力選択部と、を有し、前記第１の出力選択部は、前記第１の駆動能力を選択し、前記第２の出力選択部は、前記第２の駆動能力を選択する。

本適用例に係る画像読取装置では、媒体の第１の面に形成された画像を読み取る第１の画像読取チップにおいて、第１の出力回路の駆動能力が、出力信号の転送配線の負荷の大きさに合わせて過剰にならないように第１の駆動能力に設定され、媒体の第２の面に形成された画像を読み取る第２の画像読取チップにおいて、第２の出力回路の駆動能力が、出力信号の転送配線の負荷の大きさに合わせて過剰にならないように第１の駆動能力とは異なる第２の駆動能力に設定される。従って、本適用例に係る画像読取装置によれば、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制しながら、媒体の両面に形成された画像を読み取ることができる。

［適用例２］
上記適用例に係る画像読取装置において、制御基板と、前記第１の画像読取チップと前記制御基板とを電気的に接続する第１の配線と、前記第２の画像読取チップと前記制御基板とを電気的に接続する第２の配線と、を備え、前記第１の出力回路から出力される前記第１の画素信号に基づく信号は、前記第１の配線を伝達して前記制御基板に転送され、前記第２の出力回路から出力される前記第２の画素信号に基づく信号は、前記第２の配線を伝達して前記制御基板に転送され、前記第２の配線は、前記第１の配線よりも長く、前記第２の駆動能力は、前記第１の駆動能力よりも大きくてもよい。

本適用例に係る画像読取装置では、第２の画像読取チップと制御基板とを電気的に接続する第２の配線は、第１の画像読取チップと制御基板とを電気的に接続する第１の配線よりも長いので、第２の配線の負荷が第１の配線の負荷よりも大きくなる。そのため、本適用例に係る画像読取装置では、１の画像読取チップにおいて、第１の出力回路の駆動能力が、出力信号の転送配線の負荷（相対的に小さい負荷）の大きさに合わせて過剰にならないように第１の駆動能力に設定され、第２の画像読取チップにおいて、第２の出力回路の駆動能力が、出力信号の転送配線の負荷（相対的に大きい負荷）の大きさに合わせて過剰にならないように第１の駆動能力よりも大きい第２の駆動能力に設定される。従って、本適用例に係る画像読取装置によれば、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制することができる。

［適用例３］
上記適用例に係る画像読取装置において、前記第１の画像読取チップは、第１の端子を有し、前記第１の出力選択部は、前記第１の端子に入力される信号に基づいて、前記第１の出力回路の前記駆動能力を選択し、前記第２の画像読取チップは、第２の端子を有し、前記第２の出力選択部は、前記第２の端子に入力される信号に基づいて、前記第２の出力回路の前記駆動能力を選択してもよい。

本適用例に係る画像読取装置によれば、第１の画像読取チップにおいて、第１の端子に入力される信号に基づいて、第１の出力回路の駆動能力を適切に設定可能であり、第２の画像読取チップにおいて、第２の端子に入力される信号に基づいて、第２の出力回路の駆動能力を適切に設定可能であるので、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制することができる。

［適用例４］
上記適用例に係る画像読取装置は、前記第１の画像読取チップ及び前記第２の画像読取チップの動作を制御する制御部を備え、前記第１の端子に入力される前記信号及び前記第２の端子に入力される前記信号の少なくとも一方は、前記制御部から転送されてもよい。

本適用例に係る画像読取装置によれば、制御部から転送される信号に基づいて第１の画像読取チップの第１の出力回路の駆動能力が選択される場合には、画像読取装置の組み立て後に、第１の画像読取チップからの出力信号の負荷の変化に応じて第１の出力回路の駆動能力を変更可能であり、過剰な電力消費や信号転送に伴う過剰なノイズの発生を効果的に抑制することができる。また、本適用例に係る画像読取装置によれば、制御部から転送される信号に基づいて第２の画像読取チップの第２の出力回路の駆動能力が選択される場合には、画像読取装置の組み立て後に、第２の画像読取チップからの出力信号の負荷の変化に応じて第２の出力回路の駆動能力を変更可能であり、過剰な電力消費や信号転送に伴う過剰なノイズの発生を効果的に抑制することができる。

［適用例５］
上記適用例に係る画像読取装置において、前記第１の端子に入力される前記信号及び前記第２の端子に入力される前記信号の少なくとも一方は、前記駆動能力を設定するとともに画像の読み取りの解像度を設定するための信号であってもよい。

本適用例に係る画像読取装置によれば、例えば、第１の画像読取チップの第１の出力回路の駆動能力を設定するための信号と第１の画像読取チップによる画像の読み取りの解像度を設定するための信号とを兼用することができるので、第１の画像読取チップに第１の出力回路の駆動能力を設定するための信号が供給される専用の端子が不要である。また、本適用例に係る画像読取装置によれば、例えば、第２の画像読取チップの第２の出力回路の駆動能力を設定するための信号と第２の画像読取チップによる画像の読み取りの解像度を設定するための信号とを兼用することができるので、第２の画像読取チップに第２の出力回路の駆動能力を設定するための信号が供給される専用の端子が不要である。

［適用例６］
上記適用例に係る画像読取装置において、前記第１の端子及び前記第２の端子の少なくとも一方は、一定の電圧を出力する電圧源に電気的に接続されてもよい。

本適用例に係る画像読取装置によれば、その組み立て時に、第１の画像読取チップの第１の端子を所定の電圧源と接続することにより、第１の画像読取チップの第１の出力回路の駆動能力を容易に設定することができる。また、本適用例に係る画像読取装置によれば、その組み立て時に、第２の画像読取チップの第２の端子を所定の電圧源と接続することにより、第２の画像読取チップの第２の出力回路の駆動能力を容易に設定することができる。

［適用例７］
上記適用例に係る画像読取装置において、前記第１の駆動能力は、前記第１の出力回路の前記複数の駆動能力の中で最小であってもよい。

本適用例に係る画像読取装置によれば、第１の画像読取チップの第１の出力回路が最小の駆動能力に設定されるので、電力消費や第１の画像読取チップからの出力信号の転送に伴うノイズを低減させることができる。

［適用例８］
上記適用例に係る画像読取装置において、前記第１の画像読取チップと前記第２の画像読取チップとは同じ種類のチップであってもよい。

本適用例に係る画像読取装置によれば、第１の画像読取チップの特性と第２の画像読取チップの特性が同様であるため、画像の読み取り精度（画質）のばらつきを小さくすることができる。

第１実施形態のスキャナーの外観を例示した斜視図である。 第１実施形態のスキャナーの断面を例示した図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 第１実施形態のスキャナーの機能構成例を示す図である。 解像度設定信号の一例を示す図である。 画像読取チップの機能ブロック図である。 画素部の構成を示す図である。 画像読取チップの各信号のタイミングチャート図である。 出力回路の構成例を示す図である。 出力回路の他の構成例を示す図である。 出力選択部によるデコード論理の真理値表の一例を示す図である。 第２実施形態のスキャナーの機能構成例を示す図である。 第３実施形態のスキャナーの機能構成例を示す図である。 第３実施形態における画像読取チップの機能ブロック図である。 出力制御信号のパターンと駆動能力選択信号との対応関係の一例を示す図である。 第４実施形態のスキャナーの機能構成例を示す図である。 第４実施形態における画像読取チップの機能ブロック図である。 第４実施形態における解像度設定信号の一例を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置の一例であるスキャナー１について説明する。

１．第１実施形態
１−１．スキャナーの構造
図１は、第１実施形態のスキャナー１（画像読取装置）の外観を例示した斜視図である。第１実施形態のスキャナー１は、読み取り対象物を光学的に読み取り、画像データを出力する画像読み取り装置である。

図１に示されるように、スキャナー１は、ケース１０と、前蓋板２０と、後蓋板３０と、を備える。

前蓋板２０は、略矩形状に形成された板状部２１と、脚部２２と、を備え、板状部２１上に導入口に導入する原稿（「媒体」の一例）を支持する。

ケース１０は略筺形状を備え、内部には後述する種々の装置を格納している。ケース１０は、給紙口１１と、排紙口１２と、表示パネル１３と、操作スイッチ１４と、を備える。給紙口１１は、ケース１０の上側に配置され、前蓋板２０の板状部２１上の原稿は、脚部２２の間を通って給紙口１１に導入される。排紙口１２は、給紙口１１から導入され、内部装置により画像を読み取られた原稿が排出される。表示パネル１３は、ケース１０の上側に配置され、スキャナー１の動作状況のほか、読み取り精度や読み取り範囲等につい
て表示する。操作スイッチ１４は、スキャナー１の動作や読み取り精度等についての入力を可能にする。

後蓋板３０は、前蓋板２０の後側に配置され、前蓋板２０の閉蓋時に給紙口１１を覆うように設けられている。

図２は、スキャナー１の断面を例示した図である。図２を用いて、スキャナー１の動作について説明する。スキャナー１は、ケース１０の内部に、給紙ローラー５１と、排紙ローラー５２と、２つの透過板５３ａ,５３ｂと、２つのイメージセンサーモジュール４１（４１ａ，４１ｂ）と、メイン基板６０とを備える。スキャナー１は、板状部２１に載置された原稿を、給紙口１１から給紙ローラー５１により透過板５３ａと透過板５３ｂの間に搬送する。原稿が透過板５３ａと透過板５３ｂの間に搬送されると、イメージセンサーモジュール４１ａは、透過板５３ａを介して原稿の第１の面（表面あるいは裏面）に光を照射し、原稿から反射した光（画像からの光）を受けて、光電変換により得られる信号に基づく画像信号を生成することにより、原稿の第１の面に形成された画像を読み取る。同様に、イメージセンサーモジュール４１ｂは、透過板５３ｂを介して原稿の第１の面とは異なる第２の面（裏面あるいは表面）に光を照射し、原稿から反射した光（画像からの光）を受けて、光電変換により得られる信号に基づく画像信号を生成することにより、原稿の第２の面に形成された画像を読み取る。イメージセンサーモジュール４１（４１ａ，４１ｂ）は、例えば、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）方式のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーである。イメージセンサーモジュール４１ａ，４１ｂがそれぞれ生成した画像信号は、メイン基板６０に転送されて処理される。そして、原稿は、１ライン分ずつ読み取られ、読み取りが完了する都度、ローラーにより排紙口１２方向に搬送される。読み取られた原稿は排紙ローラー５２により排紙口１２へ搬送される。

給紙ローラー５１及び排紙ローラー５２は、原稿を搬送する搬送部を構成しており、第１実施形態のスキャナー１は、いわゆるシートフィード型の両面スキャナーである。

図３は、イメージセンサーモジュール４１（４１ａ，４１ｂ）の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子（図７、図８参照）を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナー１を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナー１を実現することができる。

１−２．スキャナーの機能構成
図５は、第１実施形態のスキャナー１の機能構成例を示す機能ブロック図である。図５に示される例では、スキャナー１は、制御部２００、２つのアナログフロントエンド（ＡＦＥ）２０２ａ，２０２ｂ及び２つのイメージセンサーモジュール４１ａ，４１ｂを含んで構成されている。イメージセンサーモジュール４１ａ，４１ｂの構成は同じであるため、図５では、イメージセンサーモジュール４１ａの構成のみが図示されており、イメージセンサーモジュール４１ｂの構成は図示が省略されている。

イメージセンサーモジュール４１（４１ａ，４１ｂ）は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで構成されている。

赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。

また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２ａ，２０２ｂは、モジュール基板４１４とは異なる、図２に示されるメイン基板６０（「制御基板」の一例）に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２ａ，２０２ｂは、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。

制御部２００は、イメージセンサーモジュール４１（４１ａ，４１ｂ）の動作を制御する。まず、制御部２００は、イメージセンサーモジュール４１ａ，４１ｂの各々が有する赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂの動作を制御する。具体的には、制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つずつ順番に発光させる。

また、制御部２００は、イメージセンサーモジュール４１ａ，４１ｂの各々が有するｍ個の画像読取チップ４１５の動作を制御する。具体的には、制御部２００は、ｍ個の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫはｍ個の画像読取チップ４１５の動作クロック信号であり、ｍ個の画像読取チップ４１５の各々はクロック信号ＣＬＫに基づいて動作する。また、解像度設定信号ＲＥＳは、スキャナー１による画像の読み取りの解像度を設定するための信号である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。

図６に示されるように、本実施形態では、解像度設定信号ＲＥＳがアクティブ（ハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６００ｄｐｉ，１２００ｄｐｉの各解像度が設定されるものとする。

各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＥＮｊ（本実施形態ではハイパルス信号）を受けると、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し
、出力する。

本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ１を生成し、イメージセンサーモジュール４１ａの画像読取チップ４１５−１（「第１の画像読取チップ」の一例）及びイメージセンサーモジュール４１ｂの画像読取チップ４１５−１（「第２の画像読取チップ」の一例）に供給する。また、イメージセンサーモジュール４１ａ，４１ｂの各々において、画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了する少し前にチップイネーブル信号ＥＮｊ＋１（ハイパルス信号）を生成する。そして、チップイネーブル信号ＥＮ２〜ＥＮｍは、それぞれ、画像読取チップ４１５−２〜４１５−ｍに供給される。

これにより、イメージセンサーモジュール４１ａ，４１ｂの各々において、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した後、ｍ個の画像読取チップ４１５が順番に画像信号ＳＯを出力することになる。そして、イメージセンサーモジュール４１ａは、ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯを画像信号ＳＯ１として不図示の端子から出力し、イメージセンサーモジュール４１ｂは、ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯを画像信号ＳＯ２として不図示の端子から出力する。

画像信号ＳＯ１は、イメージセンサーモジュール４１ａ（ｍ個の画像読取チップ４１５）と、アナログフロントエンド（ＡＦＥ）２０２ａ，２０２ｂ及び制御部２００が実装されているメイン基板６０とを電気的に接続する不図示の配線（「第１の配線」の一例）を伝達してメイン基板６０に転送される。また、画像信号ＳＯ２は、イメージセンサーモジュール４１ｂ（ｍ個の画像読取チップ４１５）と、メイン基板６０とを電気的に接続する不図示の配線（「第２の配線」の一例）を伝達してメイン基板６０に転送される。

ここで、イメージセンサーモジュール４１ａ，４１ｂの各々において、ｍ個の画像読取チップ４１５は、入力端子ＩＰ４（図７参照）に出力制御信号ＯＥＡが供給され、入力端子ＩＰ５（図７参照）に出力制御信号ＯＥＢが供給され、出力制御信号ＯＥＡ，ＯＥＢに基づいて選択される複数の駆動能力のいずれかで画像信号ＳＯを出力可能である。特に、本実施形態では、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５において、入力端子ＩＰ４（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＡ１を出力する電圧源（不図示）に電気的に接続され、入力端子ＩＰ５（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＢ１を出力する電圧源（不図示）に電気的に接続される。従って、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５には、出力制御信号ＯＥＡとして一定電圧ＶＡ１の出力制御信号ＯＥＡ１が供給されるとともに、出力制御信号ＯＥＢとして一定電圧ＶＢ１の出力制御信号ＯＥＢ１が供給される。また、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５において、入力端子ＩＰ４（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＡ２を出力する電圧源（不図示）に電気的に接続され、入力端子ＩＰ５（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＢ２を出力する電圧源（不図示）に電気的に接続される。従って、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５には、出力制御信号ＯＥＡとして一定電圧ＶＡ２の出力制御信号ＯＥＡ２が供給されるとともに、出力制御信号ＯＥＢとして一定電圧ＶＢ２の出力制御信号ＯＥＢ２が供給される。これらの電圧源は、スキャナー１の内部に設けられていてもよいし、その外部に設けられていてもよい。本実施形態では、イメージセンサーモジュール４１ａ，４１ｂにおいて、ｍ個の画像読取チップ４１５はすべて同じ種類のチップ（同じ構成のＩＣチップ）であり、画像読取チップ４１５の詳細な回路構成及び動作については後述する。

アナログフロントエンド（ＡＦＥ）２０２ａは、イメージセンサーモジュール４１ａが出力する画像信号ＳＯ１（ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯ）を受け取り、画像信号ＳＯ１（各画像信号ＳＯ）に対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

同様に、アナログフロントエンド（ＡＦＥ）２０２ｂは、イメージセンサーモジュール４１ｂが出力する画像信号ＳＯ２（ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯ）を受け取り、画像信号ＳＯ２（各画像信号ＳＯ）に対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロントエンド（ＡＦＥ）２０２ａから順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１ａが読み取った画像情報を生成する。また、アナログフロントエンド（ＡＦＥ）２０２ｂから順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１ｂが読み取った画像情報を生成する。

１−３．画像読取チップの構成及び動作
図７は、画像読取チップ４１５の機能ブロック図である。図７に示される画像読取チップ４１５は、制御回路１００、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０、ＣＤＳ（Correlated Double Sampling）回路１２０、サンプルホールド回路１３０、出力回路１４０及び出力選択部１５０を備えている。画像読取チップ４１５は、２つの電源端子ＶＤＰ，ＶＳＰからそれぞれ電源電圧ＶＤＤ（例えば３．３Ｖ）及び電源電圧ＶＳＳ（例えば０Ｖ）が供給され、３つの入力端子ＩＰ１，ＩＰ２，ＩＰ３からそれぞれ入力されるチップイネーブル信号ＥＮ＿Ｉ（図５のチップイネーブル信号ＥＮ１〜ＥＮｍのいずれか）、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫと、２つの入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢと、基準電圧供給端子ＶＲＰから供給される基準電圧ＶＲＥＦとに基づいて動作する。

チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫは、制御回路１００に入力される。制御回路１００は、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫに基づいて、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０、ＣＤＳ回路１２０及びサンプルホールド回路１３０の動作を制御する。具体的には、制御回路１００は、昇圧回路１１１を制御する制御信号ＣＰＣ、画素駆動回路１１２を制御する制御信号ＤＲＣ、ＣＤＳ回路１２０を制御する制御信号ＣＤＳＣ、サンプルホールド回路１３０を制御するサンプリング信号ＳＭＰ、画素部１１０を制御する画素選択信号ＳＥＬ０、リセット信号ＲＳＴ及び第２転送制御信号Ｔｘ２（Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ）及びチップイネーブル信号ＥＮ＿Ｏを生成する。制御回路１００の具体的な回路構成及び動作については後述する。

昇圧回路１１１は、制御回路１００からの制御信号ＣＰＣに基づいて、電源電圧ＶＤＤを昇圧し、昇圧された電源電圧をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露光時間Δｔの間に受光素子による光電変換に基づいて生成された電荷（受光素子に蓄積された電荷）を転送するための制御信号であり、ｎ個の画素部１１０に共通に供給される。

画素駆動回路１１２は、制御回路１００からの制御信号ＤＲＣに基づいて、ｎ個の画素部１１０を駆動する駆動信号Ｄｒｖを生成する。ｎ個の画素部１１０は１次元方向に並ん
で設けられており、駆動信号Ｄｒｖは、駆動信号線３１１によってｎ個の画素部１１０に転送される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄｒｖがアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力される。

ｎ個の画素部１１０（「第１の画素部」又は「第２の画素部」の一例）は、被読取媒体の第１の面又は第２の面に形成されている画像からの光を受けて光電変換する受光素子（「第１の受光素子」又は「第２の受光素子」の一例）を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信号Ｄｒｖに基づき、受光素子が露光時間Δｔの間に受けた光に応じた電圧の画素信号（「第１の画素信号」又は「第２の画素信号」の一例）を出力する。ｎ個の画素部１１０から出力される出力信号（画素信号）は、出力信号線３０１によって順番にＣＤＳ回路１２０に転送される。

ｎ個の画素部１１０はすべて同じ構成であり、図８は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図８に示されるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えている。すなわち、画素部１１０は、４画素を含んでいる。

受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体の第１の面又は第２の面に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続され、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されている。

ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２のソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスターＭ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトランジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。従って、ＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、第１転送制御信号Ｔｘ１に基づいて導通するか否かを切り替えるスイッチとして機能する。

４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスターＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲートには信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃが供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。

ＮＭＯＳトランジスターＭ３のドレインには、例えば電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスターＭ３のゲートにはリセット信号ＲＳＴが供給される。

ＮＭＯＳトランジスターＭ４のドレインには、例えば電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続され
ている。

ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１に接続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力信号（画素選択信号ＳＥＬｉ）が供給される。

フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖが入力され、駆動信号Ｄｒｖの立ち上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延させた画素選択信号ＳＥＬｉ出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロップ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクティブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻る。

このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖはすべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、受けた光に応じた電荷（負の電荷）を蓄積する。

次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光素子ＰＤ１による光電変換に基づいて生成された電荷（受光素子ＰＤ１に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１１を介して、ＮＭＯＳトランジスターＭ１１のドレインとＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中間蓄積容量Ｃ１（不図示）に転送されて蓄積される。また、受光素子ＰＤ２による光電変換に基づいて生成された電荷（受光素子ＰＤ２に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１２を介して、ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。また、受光素子ＰＤ３による光電変換に基づいて生成された電荷（受光素子ＰＤ３に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１３を介して、ＮＭＯＳトランジスターＭ１３のドレインとＮＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不図示）に転送されて蓄積される。また、受光素子ＰＤ４による光電変換に基づいて生成された電荷（受光素子ＰＤ４に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１４を介して、ＮＭＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。

次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に供給される駆動信号Ｄｒｖは、クロック信号ＣＬＫの半周期毎に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。

また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となる。

具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。
次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。

また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期において、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負の電荷）の分だけ減少する。

また、画素信号の読み出し対象の画素部１１０では、画素選択信号ＳＥＬｉ−１が一定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。

これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じて、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトランジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４のソース電位に応じた電圧の画素信号が出力信号線３０１に出力される。

一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出力されない。

なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号には、電荷転送を短時間で効率よく行うため、昇圧回路１１１の出力が用いられている。

図７に戻り、ＣＤＳ回路１２０は、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏが入力され、制御回路１００からの制御信号ＣＤＳＣに基づいて動作する。ＣＤＳ回路１２０は、ｎ個の画素部１１０が有する増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏに重畳されている雑音を、基準電圧ＶＲＥＦを基準とする相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２０は、ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノイズ低減回路である。

サンプルホールド回路１３０は、ＣＤＳ回路１２０によって雑音が除去された画像信号をサンプリング信号ＳＭＰに基づいてサンプリングし、サンプリングした信号をホールドして出力回路１４０に出力する。

出力回路１４０は、サンプルホールド回路１３０が出力する信号を増幅して画像信号ＳＯを生成する。前述の通り、画像信号ＳＯは出力端子ＯＰ１を介して画像読取チップ４１５から出力され、画像信号ＳＯ１又は画像信号ＳＯ２としてアナログフロントエンド（ＡＦＥ）２０２ａ又はアナログフロントエンド（ＡＦＥ）２０２ｂに供給される（図５参照）。

特に、本実施形態では、出力回路１４０（「第１の出力回路」又は「第２の出力回路」の一例）は、画素信号に基づく信号である画像信号ＳＯを、第１の駆動能力を含む複数の駆動能力（あるいは、第１の駆動能力とは異なる第２の駆動能力を含む複数の駆動能力）のいずれかで出力可能である。具体的には、出力回路１４０は、駆動能力選択信号ＯＥ１，ＯＥ２が供給され、駆動能力選択信号ＯＥ１，ＯＥ２に基づいて選択される複数の駆動能力のいずれかで画像信号ＳＯを出力する。

出力選択部１５０（「第１の出力選択部」又は「第２の出力選択部」の一例）は、入力端子ＩＰ４，ＩＰ５（「第１の端子」又は「第２の端子」の一例）からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢに基づいて、出力回路１４０の駆動能力を複数の駆動能力から選択する。具体的には、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢをデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。

制御回路１００は、出力回路１４０からの画像信号ＳＯの出力が終了する少し前に、ハイパルス信号であるチップイネーブル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し、出力端子ＯＰ２から次段の画像読取チップ４１５に出力する。その後、制御回路１００は、出力回路１４０に画像信号ＳＯの出力を停止させて出力端子ＯＰ１をハイインピーダンスにする。

図９は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図９は、スキャナー１による画像の読み取りの解像度が３００ｄｐｉに設定された場合のタイミングチャート図である。

図９に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、以降、各画素部１１０には３００ｄｐｉでの各種の信号が供給される。

まず、クロック信号ＣＬＫの数周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる。

次に、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス）が入力されると、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレベル）になる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電
圧になる。この画像信号Ｖｏは、ＣＤＳ回路１２０によって雑音が除去され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイレベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、ＣＤＳ回路１２０によって雑音が除去され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、３番目〜ｎ番目までの画素信号に応じた電圧となる。

また、画像信号ＳＯの出力（ｎ番目の画素信号に応じた電圧の出力）が終了する少し前に、チップイネーブル信号ＥＮ＿Ｏ（ハイパルス）が出力され、画像信号ＳＯの出力が終了すると、出力端子ＯＰ１がハイインピーダンスになる。

１−４．出力回路の構成
図１０は、本実施形態における出力回路１４０の構成の一例を示す図である。図１０に示される出力回路１４０は、抵抗１４１、３つのＮＭＯＳトランジスター１４２，１４３，１４４及び２つのスイッチ１４５，１４６を備えている。

抵抗１４１は、一端に、例えば電源電圧ＶＤＤが供給され、他端はＮＭＯＳトランジスター１４２のドレイン端子と接続されている。この抵抗１４１の他端における信号は、出力回路１４０からの出力信号ＯＵＴであり、出力信号ＯＵＴが画像信号ＳＯ（図７参照）となる。

ＮＭＯＳトランジスター１４２は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地されている。また、ＮＭＯＳトランジスター１４２のゲート端子には、出力回路１４０への入力信号ＩＮが供給される。この入力信号ＩＮは、サンプルホールド回路１３０（図７参照）の出力信号である。

スイッチ１４５は、第１端子がＮＭＯＳトランジスター１４２のゲート端子と接続されており、第２端子には例えば電源電圧ＶＳＳが供給され、第３端子がＮＭＯＳトランジスター１４３のゲート端子と接続されている。また、スイッチ１４５の制御端子には、駆動能力選択信号ＯＥ１が供給され、駆動能力選択信号ＯＥ１がアクティブ（本実施形態ではハイレベル）のときは、スイッチ１４５の第１端子と第３端子とが導通し、ＮＭＯＳトランジスター１４３のゲート端子に入力信号ＩＮが供給される。また、駆動能力選択信号ＯＥ１が非アクティブ（本実施形態ではローレベル）のときは、スイッチ１４５の第２端子と第３端子とが導通し、ＮＭＯＳトランジスター１４３のゲート端子に例えば電源電圧Ｖ
ＳＳが供給される。

ＮＭＯＳトランジスター１４３は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地され、ゲート端子がスイッチ１４５の第３端子と接続されている。

スイッチ１４６は、第１端子がＮＭＯＳトランジスター１４２のゲート端子と接続されており、第２端子には例えば電源電圧ＶＳＳが供給され、第３端子がＮＭＯＳトランジスター１４４のゲート端子と接続されている。また、スイッチ１４６の制御端子には、駆動能力選択信号ＯＥ２が供給され、駆動能力選択信号ＯＥ２がアクティブ（本実施形態ではハイレベル）のときは、スイッチ１４６の第１端子と第３端子とが導通し、ＮＭＯＳトランジスター１４４のゲート端子に入力信号ＩＮが供給される。また、駆動能力選択信号ＯＥ２が非アクティブ（本実施形態ではローレベル）のときは、スイッチ１４６の第２端子と第３端子とが導通し、ＮＭＯＳトランジスター１４４のゲート端子に例えば電源電圧ＶＳＳが供給される。

ＮＭＯＳトランジスター１４４は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地され、ゲート端子がスイッチ１４６の第３端子と接続されている。

例えば、３つのＮＭＯＳトランジスター１４２，１４３，１４４は、閾値やゲートサイズ（Ｗ／Ｌ）が同じである（製造誤差は許容される）。

このように構成されている出力回路１４０は、ソース接地回路であり、入力信号ＩＮの電圧が、ＮＭＯＳトランジスター１４２，１４３，１４４が線形領域で動作する所定の範囲に含まれるときは、入力信号ＩＮの電圧が高いほど、抵抗１４１に流れる電流が大きくなる（抵抗１４１での電圧降下が大きくなる）ため、出力信号ＯＵＴの電圧が低くなる。従って、サンプルホールド回路１３０の出力信号（入力信号ＩＮ）の電圧が所定の範囲でのみ変化するようにしておけば、画像信号ＳＯ（出力信号ＯＵＴ）はサンプルホールド回路１３０の出力信号（入力信号ＩＮ）が反転増幅された信号となる。

そして、出力回路１４０において、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともに非アクティブ（ローレベル）のときは、ＮＭＯＳトランジスター１４２のドレイン−ソース間には電流Ｉ_１が流れるが、ＮＭＯＳトランジスター１４３，１４４のドレイン−ソース間には電流が流れない。従って、抵抗１４１には電流Ｉ_１が流れ、このときの駆動能力（駆動電流）をα_１とする。

また、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）かつ駆動能力選択信号ＯＥ２が非アクティブ（ローレベル）のときは、ＮＭＯＳトランジスター１４２，１４３のドレイン−ソース間にはそれぞれ電流Ｉ_１が流れるが、ＮＭＯＳトランジスター１４４のドレイン−ソース間には電流が流れない。従って、抵抗１４１には電流Ｉ_１の２倍の電流が流れ、このときの駆動能力（駆動電流）α_２はα_１の２倍である。

また、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともにアクティブ（ハイレベル）のときは、ＮＭＯＳトランジスター１４２，１４３，１４４のドレイン−ソース間にそれぞれ電流Ｉ_１が流れる。従って、抵抗１４１には電流Ｉ_１の３倍の電流が流れ、このときの駆動能力（駆動電流）α_３はα_１の３倍である。

なお、図１０に示される出力回路１４０では、駆動能力がα_１，α_２，α_３のときの増幅率をそれぞれβ_１，β_２，β_３とすると、β_２はβ_１の２倍であり、β_３はβ_１の３倍であるが、出力回路１４０は、増幅率が一定のまま複数の駆動能力を選択可能な構成の回路であってもよい。

図１１は、本実施形態における出力回路１４０の他の構成の一例を示す図である。図１１に示される出力回路１４０は、５つのＣＭＯＳインバーター素子１６１，１６２，１６３，１６４，１６５、２つのＰＭＯＳトランジスター１６６，１６７及び２つのＮＭＯＳトランジスター１６８，１６９を備えている。

ＣＭＯＳインバーター素子１６１は、高電源端子には例えば電源電圧ＶＤＤが供給され、低電源端子には例えば電源電圧ＶＳＳが供給される。また、ＣＭＯＳインバーター素子１６１の入力端子には出力回路１４０への入力信号ＩＮが共通に供給される。この入力信号ＩＮは、サンプルホールド回路１３０（図７参照）の出力信号である。また、ＣＭＯＳインバーター素子１６１の出力端子から出力される信号は、出力回路１４０からの出力信号ＯＵＴであり、出力信号ＯＵＴが画像信号ＳＯ（図７参照）となる。

ＣＭＯＳインバーター素子１６４は、入力端子に駆動能力選択信号ＯＥ１が供給され、出力端子がＰＭＯＳトランジスター１６６のゲート端子と接続されている。

ＰＭＯＳトランジスター１６６は、ゲート端子がＣＭＯＳインバーター素子１６４の出力端子と接続され、ソース端子に例えば電源電圧ＶＤＤが供給され、ドレイン端子がＣＭＯＳインバーター素子１６２の高電源端子と接続されている。従って、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、ＰＭＯＳトランジスター１６６のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６２の高電源端子に例えば電源電圧ＶＤＤが供給される。

ＮＭＯＳトランジスター１６８は、ゲート端子に駆動能力選択信号ＯＥ１が供給され、ソース端子に例えば電源電圧ＶＳＳが供給され、ドレイン端子がＣＭＯＳインバーター素子１６２の低電源端子と接続されている。従って、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、ＮＭＯＳトランジスター１６８のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６２の低電源端子に例えば電源電圧ＶＳＳが供給される。

ＣＭＯＳインバーター素子１６２は、高電源端子がＰＭＯＳトランジスター１６６のドレイン端子と接続され、低電源端子がＮＭＯＳトランジスター１６８のドレイン端子と接続されている。従って、ＣＭＯＳインバーター素子１６２は、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、高電源端子及び低電源端子にそれぞれ例えば電源電圧ＶＤＤ及び電源電圧ＶＳＳが供給されて動作する。また、ＣＭＯＳインバーター素子１６２の入力端子は、ＣＭＯＳインバーター素子１６１の入力端子と接続されており、入力信号ＩＮが供給される。また、ＣＭＯＳインバーター素子１６２の出力端子は、ＣＭＯＳインバーター素子１６１の出力端子と接続されている。

ＣＭＯＳインバーター素子１６５は、入力端子に駆動能力選択信号ＯＥ２が供給され、出力端子がＰＭＯＳトランジスター１６７のゲート端子と接続されている。

ＰＭＯＳトランジスター１６７は、ゲート端子がＣＭＯＳインバーター素子１６５の出力端子と接続され、ソース端子に例えば電源電圧ＶＤＤが供給され、ドレイン端子がＣＭＯＳインバーター素子１６３の高電源端子と接続されている。従って、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、ＰＭＯＳトランジスター１６７のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６３の高電源端子に例えば電源電圧ＶＤＤが供給される。

ＮＭＯＳトランジスター１６９は、ゲート端子に駆動能力選択信号ＯＥ２が供給され、ソース端子に例えば電源電圧ＶＳＳが供給され、ドレイン端子がＣＭＯＳインバーター素
子１６３の低電源端子と接続されている。従って、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、ＮＭＯＳトランジスター１６９のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６３の低電源端子に例えば電源電圧ＶＳＳが供給される。

ＣＭＯＳインバーター素子１６３は、高電源端子がＰＭＯＳトランジスター１６７のドレイン端子と接続され、低電源端子がＮＭＯＳトランジスター１６９のドレイン端子と接続されている。従って、ＣＭＯＳインバーター素子１６３は、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、高電源端子及び低電源端子にそれぞれ例えば電源電圧ＶＤＤ及び電源電圧ＶＳＳが供給されて動作する。また、ＣＭＯＳインバーター素子１６３の入力端子は、ＣＭＯＳインバーター素子１６１の入力端子と接続されており、入力信号ＩＮが供給される。また、ＣＭＯＳインバーター素子１６３出力端子は、ＣＭＯＳインバーター素子１６１の出力端子と接続されている。

例えば、３つのＣＭＯＳインバーター素子１６１，１６２，１６３は、閾値やゲートサイズ（Ｗ／Ｌ）が同じである（製造誤差は許容される）。

このように構成されている出力回路１４０は、入力信号ＩＮの電圧が、ＣＭＯＳインバーター素子１６１，１６２，１６３が線形領域で動作する所定の範囲に含まれるときは、入力信号ＩＮの電圧が高いほど出力信号ＯＵＴの電圧が低くなる。従って、サンプルホールド回路１３０の出力信号（入力信号ＩＮ）の電圧が所定の範囲でのみ変化するようにしておけば、画像信号ＳＯ（出力信号ＯＵＴ）はサンプルホールド回路１３０の出力信号（入力信号ＩＮ）が反転増幅された信号となる。

そして、出力回路１４０において、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともに非アクティブ（ローレベル）のときは、ＣＭＯＳインバーター素子１６１は動作するが、ＣＭＯＳインバーター素子１６２，１６３は動作しない。従って、ＣＭＯＳインバーター素子１６１の高電源端子から出力端子へと電流Ｉ_１が流れ、このときの駆動能力（駆動電流）をα_１とする。

また、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）かつ駆動能力選択信号ＯＥ２が非アクティブ（ローレベル）のときは、ＣＭＯＳインバーター素子１６１，１６２が動作し、ＣＭＯＳインバーター素子１６３は動作しない。従って、ＣＭＯＳインバーター素子１６１，１６２の高電源端子から出力端子へとそれぞれ電流Ｉ_１が流れ、このときの駆動能力（駆動電流）α_２はα_１の２倍である。

また、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともにアクティブ（ハイレベル）のときは、ＣＭＯＳインバーター素子１６１，１６２，１６３がともに動作する。従って、ＣＭＯＳインバーター素子１６１，１６２，１６３の高電源端子から出力端子へとそれぞれ電流Ｉ_１が流れ、このときの駆動能力（駆動電流）α_３はα_１の３倍である。

なお、図１１に示される出力回路１４０では、駆動能力がα_１，α_２，α_３のときの増幅率をそれぞれβ_１，β_２，β_３とすると、β_１＝β_２＝β_３である。

このように、図１０又は図１１に示される出力回路１４０は、いずれも、駆動能力選択信号ＯＥ１，ＯＥ２の電圧レベルに応じて、画素信号に基づく信号である画像信号ＳＯを、駆動能力α_１（「第１の駆動能力」の一例）、駆動能力α_１よりも大きい駆動能力α_２（「第２の駆動能力」の一例）及び駆動能力α_１，α_２よりも大きい駆動能力α_３（「第２の駆動能力」の一例）のいずれかで出力可能である。駆動能力α_１は、駆動能力α_１，α_２，α_３の中で最小であり、駆動能力α_３は、駆動能力α_１，α_２，α_３の中で最大である。

前述の通り、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢをデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。

図１２に、出力選択部１５０によるデコード論理の真理値表の一例を示す。図１２に示される例では、出力制御信号ＯＥＡと出力制御信号ＯＥＢがともにローレベルであれば、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、入力端子ＩＰ４，ＩＰ５にそれぞれ供給される一定電圧ＶＡ１（あるいはＶＡ２），ＶＢ１（あるいはＶＢ２）がともに電源電圧ＶＳＳ（０Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα_１となる。また、出力制御信号ＯＥＡがハイレベルかつ出力制御信号ＯＥＢがローレベルであれば、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、入力端子ＩＰ４に供給される一定電圧ＶＡ１（あるいはＶＡ２）が電源電圧ＶＤＤ（例えば、３．３Ｖ）であり、かつ、入力端子ＩＰ５に供給される一定電圧ＶＢ１（あるいはＶＢ２）が電源電圧ＶＳＳ（０Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα_２となる。また、出力制御信号ＯＥＡがローレベルかつ出力制御信号ＯＥＢがハイレベルであれば、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、入力端子ＩＰ４に供給される一定電圧ＶＡ１（あるいはＶＡ２）が電源電圧ＶＳＳ（０Ｖ）であり、かつ、入力端子ＩＰ５に供給される一定電圧ＶＢ１（あるいはＶＢ２）が電源電圧ＶＤＤ（例えば、３．３Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα_３となる。

このように、本実施形態における画像読取チップ４１５は、入力端子ＩＰ４，ＩＰ５にそれぞれ供給される一定電圧ＶＡ１（あるいはＶＡ２），ＶＢ１（あるいはＶＢ２）に応じて選択された駆動能力で画像信号ＳＯを出力することが可能であり、汎用性の高いＩＣチップである。

前述の通り、本実施形態のスキャナー１は、原稿が搬送されるシートフィード型の両面スキャナーであるため、イメージセンサーモジュール４１ａ，４１ｂは移動する必要がない。従って、例えば、図２に示されるように、イメージセンサーモジュール４１ａは、アナログフロントエンド（ＡＦＥ）２０２ａ，２０２ｂ及び制御部２００が実装されているメイン基板６０に比較的近い場所に固定され、イメージセンサーモジュール４１ｂは、相対的にメイン基板６０から遠い場所に固定される。

そうすると、イメージセンサーモジュール４１ａ（ｍ個の画像読取チップ４１５）とメイン基板６０とを電気的に接続する配線、すなわち、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５からアナログフロントエンド（ＡＦＥ）２０２ａへ画像信号ＳＯ１を転送する配線（画像信号ＳＯ１の転送配線）は比較的短い。そのため、画像信号ＳＯ１の転送配線の負荷は比較的小さく、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力はα_１又はα_２に設定可能であり、最大の駆動能力α_３に設定されなくてもよい。すなわち、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として駆動能力α_１又はα_２を選択してもよい。特に、イメージセンサーモジュール４１ａとメイン基板６０との距離（画像信号ＳＯ１の転送配線の長さ）が非常に短くなるような実装が行われる場合には、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力は最小の駆動能力α_１に設定可能である。すなわち、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として最小の駆動能力α_１を選択してもよい。

これに対して、イメージセンサーモジュール４１ｂ（ｍ個の画像読取チップ４１５）とメイン基板６０とを電気的に接続する配線、すなわち、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５からアナログフロントエンド（ＡＦＥ）２０２ｂへ画像信号ＳＯ２を転送する配線（画像信号ＳＯ２の転送配線）は、画像信号ＳＯ１の転送配線よりも長い。例えば、画像信号ＳＯ２の転送配線はフレキシブルフラットケーブル等で実現される場合もある。そのため、画像信号ＳＯ２の転送配線の負荷は画像信号ＳＯ１の転送配線の負荷よりも大きく、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力は、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力α_１又はα_２よりも大きい駆動能力α_２又はα_３に設定されてもよい。すなわち、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として駆動能力α_２又はα_３を選択してもよい。特に、画像信号ＳＯ２の転送配線が非常に長くなるような実装が行われる場合には、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力は最大の駆動能力α_３に設定可能である。すなわち、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として最大の駆動能力α_３を選択してもよい。

１−５．作用効果
以上に説明したように、第１実施形態のスキャナー１では、原稿の第１の面に形成された画像を読み取るイメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５において、入力端子ＩＰ４，ＩＰ５にそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢ（出力制御信号ＯＥＡ１，ＯＥＢ１）の電圧ＶＡ１，ＶＢ１に基づいて、出力回路１４０の駆動能力を、画像信号ＳＯ（画像信号ＳＯ１）の転送配線の負荷の大きさに合わせて過剰にならないように適切に設定可能である。また、原稿の第２の面に形成された画像を読み取るイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５において、入力端子ＩＰ４，ＩＰ５にそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢ（出力制御信号ＯＥＡ２，ＯＥＢ２）の電圧ＶＡ２，ＶＢ２に基づいて、出力回路１４０の駆動能力を、画像信号ＳＯ（画像信号ＳＯ２）の転送配線の負荷の大きさに合わせて過剰にならないように適切に設定可能である。従って、第１実施形態のスキャナー１によれば、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制しながら、原稿の両面に形成された画像を読み取ることができる。

特に、本実施形態のスキャナー１は、イメージセンサーモジュール４１ａ，４１ｂが移動しないシートフィード型の両面スキャナーであるため、例えば、イメージセンサーモジュール４１ａはメイン基板６０に比較的近い場所に固定され得る。従って、画像信号ＳＯ１の転送配線が短く、配線負荷が比較的小さい。そのため、イメージセンサーモジュール４１ａにおいて、画像読取チップ４１５の出力回路１４０の駆動能力は比較的小さいα_１又はα_２に設定され、その結果、電力消費や画像信号ＳＯの転送に伴うノイズを低減させることができる。この場合、イメージセンサーモジュール４１ｂはメイン基板６０から相対的に遠い場所に固定され、配線負荷が相対的に大きくなるが、イメージセンサーモジュール４１ｂの画像読取チップ４１５の出力回路１４０の駆動能力は相対的に大きいα_２又はα_３に設定され、その結果、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制しながら、画像信号ＳＯの転送を確実に行うことができる。

また、第１実施形態のスキャナー１は、複数の駆動能力から選択された駆動能力で画像信号ＳＯを出力することが可能な汎用性の高い画像読取チップ４１５を用いるので、スキャナー１に特化した画像読取チップの設計が不要であり、低コスト化が可能である。

また、本実施形態のスキャナー１によれば、その組み立て時に、画像読取チップ４１５
の入力端子ＩＰ４，ＩＰ５をそれぞれ一定電圧ＶＡ１，ＶＢ１を出力する電圧源あるいは一定電圧ＶＡ２，ＶＢ２を出力する電圧源と接続すればよいので、画像読取チップ４１５の出力回路１４０の駆動能力を容易に設定することができる。

なお、本実施形態では、画像読取チップ４１５において、出力回路１４０の駆動能力はα_１，α_２，α_３の３種類から選択可能であるが、２種類から選択可能でもよいし、４種類以上から選択可能でもよい。

また、第１実施形態のスキャナー１は、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５のいずれか一方にのみ一定電圧の出力制御信号ＯＥＡ，ＯＥＢが供給される構成であってもよい。

２．第２実施形態
以下、第２実施形態のスキャナー１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明を省略し、主に第１実施形態と異なる内容について説明する。

第２実施形態のスキャナー１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。また、第２実施形態における画像読取チップ４１５の機能ブロック図は第１実施形態（図７）と同様であるため、その図示及び説明を省略する。

図１３は、第２実施形態のスキャナー１の機能構成例を示す機能ブロック図である。図１３に示されるように、第２実施形態のスキャナー１では、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５に入力される出力制御信号ＯＥＡ，ＯＥＢ（ＯＥＡ１，ＯＥＢ１）及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５に入力される出力制御信号ＯＥＡ，ＯＥＢ（ＯＥＡ２，ＯＥＢ２）は、制御部２００から転送される。例えば、制御部２００は、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の入力端子ＩＰ４に、出力制御信号ＯＥＡとして一定電圧ＶＡ１の出力制御信号ＯＥＡ１を供給し、入力端子ＩＰ５に出力制御信号ＯＥＢとして一定電圧ＶＢ１の出力制御信号ＯＥＢ１を供給する。また、制御部２００は、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ４に、出力制御信号ＯＥＡとして一定電圧ＶＡ２の出力制御信号ＯＥＡ２を供給し、入力端子ＩＰ５に出力制御信号ＯＥＢとして一定電圧ＶＢ２の出力制御信号ＯＥＢ２を供給する。

第１実施形態と同様、画像読取チップ４１５において、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢを、例えば図１２に示されたデコード論理に従ってデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。そして、第１実施形態と同様、出力回路１４０は、例えば、図１０又は図１１に示される構成の回路であり、駆動能力選択信号ＯＥ１，ＯＥ２の電圧レベルに応じて、画像信号ＳＯを、駆動能力α_１，α_２，α_３のいずれかで出力する。

以上に説明した第２実施形態のスキャナー１によれば、第１実施形態と同様の効果を奏する。さらに、第２実施形態のスキャナー１では、制御部２００から転送される出力制御信号ＯＥＡ１，ＯＥＢ１に基づいてイメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の出力回路１４０の駆動能力が選択され、制御部２００から転送される出力制御信号ＯＥＡ２，ＯＥＢ２に基づいてイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の出力回路１４０の駆動能力が選択される。従って、第２実施形態のスキャナー１によれば、スキャナー１の組み立て後に、画像信号ＳＯ１の転送配線の負荷の
変化や画像信号ＳＯ２の転送配線の負荷の変化に応じて出力回路１４０の駆動能力を変更可能であり、過剰な電力消費や信号転送に伴う過剰なノイズの発生を効果的に抑制することができる。

なお、第２実施形態のスキャナー１は、制御部２００が、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５のいずれか一方にのみ出力制御信号ＯＥＡ，ＯＥＢを供給する構成であってもよい。例えば、第２実施形態のスキャナー１は、制御部２００が、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５に出力制御信号ＯＥＡ２，ＯＥＢ２を供給し、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５はそれぞれ一定の電圧を出力する電圧源（不図示）に電気的に接続される構成であってもよい。また、第２実施形態のスキャナー１は、制御部２００が、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５に出力制御信号ＯＥＡ２，ＯＥＢ２を供給し、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５はそれぞれ一定の電圧を出力する電圧源（不図示）に電気的に接続される構成であってもよい。

３．第３実施形態
以下、第３実施形態のスキャナー１について、第１実施形態又は第２実施形態と同様の構成要素には同じ符号を付し、第１実施形態又は第２実施形態と重複する説明を省略し、主に第１実施形態又は第２実施形態と異なる内容について説明する。

第３実施形態のスキャナー１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。

図１４は、第３実施形態のスキャナー１の機能構成例を示す機能ブロック図である。また、図１５は、画像読取チップ４１５の機能ブロック図である。図１４に示されるように、第３実施形態のスキャナー１では、制御部２００は、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対して、シリアル信号である出力制御信号ＯＣとして出力制御信号ＯＣ１を共通に供給する。また、制御部２００は、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対して、シリアル信号である出力制御信号ＯＣとして出力制御信号ＯＣ２を共通に供給する。出力制御信号ＯＣは、画像読取チップ４１５において、画像信号ＳＯを出力する出力回路１４０の駆動能力を設定するための信号である。

ここで、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５は、入力端子ＩＰ４にシリアル信号である出力制御信号ＯＣが供給され、出力制御信号ＯＣに基づいて選択される複数の駆動能力のいずれかで画像信号ＳＯを出力可能である。本実施形態では、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５において、入力端子ＩＰ４に入力される出力制御信号ＯＣ（出力制御信号ＯＣ１）は、制御部２００から転送される。同様に、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５において、入力端子ＩＰ４に入力される出力制御信号ＯＣ（出力制御信号ＯＣ２）は、制御部２００から転送される。

また、本実施形態では、画像読取チップ４１５において、出力選択部１５０は、入力端子ＩＰ４から入力される出力制御信号ＯＣに基づいて、出力回路１４０の駆動能力を複数の駆動能力から選択する。具体的には、出力選択部１５０は、入力端子ＩＰ４からそれぞれ入力される出力制御信号ＯＣをクロック信号ＣＬＫに基づいてサンプリングし、あらかじめ決められた複数のパターンのいずれかを検出した場合に、検出したパターンに対応づ
けられた駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。

図１６に、出力制御信号ＯＣのパターンと駆動能力選択信号ＯＥ１，ＯＥ２との対応関係の一例を示す。図１６に示される例では、出力制御信号ＯＣがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２の場合は、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_１となる。また、出力制御信号ＯＣがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が３の場合は、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_２となる。また、出力制御信号ＯＣがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が４の場合は、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_３となる。

以上に説明したように、第３実施形態のスキャナー１によれば、第１実施形態と同様の効果を奏する。さらに、第３実施形態のスキャナー１によれば、画像読取チップ４１５は、シリアル信号である出力制御信号ＯＣに基づいて出力回路１４０の駆動能力を選択するので、出力回路１４０の駆動能力を設定するための信号が供給される端子として１つの端子（入力端子ＩＰ４）が設けられていればよく、複数の端子（第１実施形態又は第２実施形態における入力端子ＩＰ４，ＩＰ５）が設けられる必要がない。従って、画像読取チップ４１５の小型化や低コスト化に有利である。

なお、第３実施形態のスキャナー１は、制御部２００が、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５のいずれか一方にのみ出力制御信号ＯＣを供給する構成であってもよい。

４．第４実施形態
以下、第４実施形態のスキャナー１について、第１実施形態、第２実施形態又は第３実施形態と同様の構成要素には同じ符号を付し、第１実施形態、第２実施形態又は第３実施形態と重複する説明を省略し、主に第１実施形態、第２実施形態又は第３実施形態と異なる内容について説明する。

第４実施形態のスキャナー１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。

図１７は、第４実施形態のスキャナー１の機能構成例を示す機能ブロック図である。また、図１８は、第４実施形態における画像読取チップ４１５の機能ブロック図である。図１７及び図１８に示されるように、第４実施形態のスキャナー１では、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５の入力端子ＩＰ２に入力される解像度設定信号ＲＥＳが、出力回路１４０の駆動能力を設定するための信号として兼用される。すなわち、第４実施形態では、解像度設定信号ＲＥＳは、出力回路１４０の駆動能力を設定するとともに画像読取チップ４１５による画像の読み取りの解像度を設定するための信号である。具体的には、第４実施形態のスキャナー１では、制御部２００は、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５に対して、シリアル信号である解像度設定信号ＲＥＳとして解像度設定信号ＲＥＳ１を共通に供給する。また、制御部２００は、イメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５に対して、シリアル信号である解像度設定信号ＲＥＳとして解像度設定信号ＲＥＳ２を共通に供給する。

そして、画像読取チップ４１５において、出力選択部１５０は、解像度設定信号ＲＥＳに基づいて、出力回路１４０の駆動能力を複数の駆動能力から選択する。具体的には、出力選択部１５０は、解像度設定信号ＲＥＳをクロック信号ＣＬＫに基づいてサンプリングし、あらかじめ決められた複数のパターンのいずれかを検出した場合に、検出したパターンに対応づけられた駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。

図１９は、第４実施形態における解像度設定信号ＲＥＳのパターンと解像度及び駆動能力選択信号ＯＥ１，ＯＥ２との対応関係の一例を示す図である。図１９に示される例では、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２の場合は、解像度が３００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_１となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が３の場合は、解像度が３００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_２となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が４の場合は、解像度が３００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_３となる。

また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が５の場合は、解像度が６００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_１となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が６の場合は、解像度が６００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_２となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が７の場合は、解像度が６００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_３となる。

また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が８の場合は、解像度が１２００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_１となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が９の場合は、解像度が１２００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_２となる。また、解像度設定信号ＲＥＳがハイレベルの期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が１０の場合は、解像度が１２００ｄｐｉに設定されるとともに、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、この場合、図１０又は図１１に示される出力回路１４０の駆動能力はα_３となる。

以上に説明した第４実施形態のスキャナー１によれば、第１実施形態と同様の効果を奏する。さらに、第４実施形態のスキャナー１によれば、画像読取チップ４１５の出力回路
１４０の駆動能力を設定するための信号と画像読取チップ４１５による画像の読み取りの解像度を設定するための信号とを兼用することができるので、画像読取チップ４１５に出力回路の駆動能力を設定するための信号が供給される専用の端子（第１実施形態におけるＩＰ４端子）が不要である。従って、画像読取チップ４１５の小型化や低コスト化に有利である。

なお、第４実施形態のスキャナー１は、制御部２００が、イメージセンサーモジュール４１ａのｍ個の画像読取チップ４１５及びイメージセンサーモジュール４１ｂのｍ個の画像読取チップ４１５のいずれか一方にのみ、出力回路１４０の駆動能力を設定するための信号として兼用される解像度設定信号ＲＥＳを転送する構成であってもよい。

以上、本実施形態について説明したが、本発明はこれら本実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の各実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…スキャナー、１０…ケース、１１…給紙口、１２…排紙口、１３…表示パネル、１４…操作スイッチ、２０…前蓋板、２１…板状部、２２…脚部、３０…後蓋板、４１，４１ａ，４１ｂ…イメージセンサーモジュール、５１…給紙ローラー、５２…排紙ローラー、５３ａ，５３ｂ…透過板、６０…メイン基板、１００…制御回路、１１０…画素部、１１１…昇圧回路、１１２…画素駆動回路、１２０…ＣＤＳ回路、１３０…サンプルホールド回路、１４０…出力回路、１４１…抵抗、１４２，１４３，１４４…ＮＭＯＳトランジスター、１４５，１４６…スイッチ、１５０…出力選択部、１６１，１６２，１６３，１６４，１６５…ＣＭＯＳインバーター素子、１６６，１６７…ＰＭＯＳトランジスター、１６８，１６９…ＮＭＯＳトランジスター、２００…制御部、２０２ａ，２０２ｂ…アナログフロントエンド（ＡＦＥ）、３００…制御信号線、３０１…出力信号線、３１１…駆動信号線、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、ＩＰ１，ＩＰ２，ＩＰ３，ＩＰ４，ＩＰ５…入力端子、ＯＰ１，ＯＰ２…出力端子、ＶＤＰ，ＶＳＰ…電源端子、ＶＲＰ…基準電圧供給端子、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＣＬＫ…クロック信号、ＣＤＳＣ…制御信号、ＣＰＣ…制御信号、ＤＲＣ…制御信号、Ｄｒｖ…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，ＥＮ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＯＣ，ＯＣ１，ＯＣ２…出力制御信号、ＯＥ１，ＯＥ２…駆動能力選択信号、ＯＥＡ，ＯＥＡ１，ＯＥＡ２，ＯＥＢ，ＯＥＢ１，ＯＥＢ２…出力制御信号、ＲＥＳ，ＲＥＳ１，ＲＥＳ２…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭＰ…サンプリング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ…画像信号、ＳＯ，ＳＯ１，ＳＯ２…画像信号、ＶＡ１，ＶＡ２，ＶＢ１，ＶＢ２…一定電圧、ＶＤＤ，ＶＳＳ…電源電圧、ＶＲＥＦ…基準電圧

Claims (6)

1. 媒体の第１の面に形成された画像を読み取る第１の画像読取チップと、
   前記媒体の前記第１の面とは異なる第２の面に形成された画像を読み取る第２の画像読取チップと、
   を備え、
   前記第１の画像読取チップは、
   前記第１の面に形成された前記画像からの光を受けて光電変換する第１の受光素子を含み、第１の画素信号を出力する第１の画素部と、
   前記第１の画素信号に基づく信号を、第１の駆動能力を含む複数の駆動能力のいずれかで出力可能な第１の出力回路と、
   前記第１の出力回路の駆動能力を前記複数の駆動能力から選択する第１の出力選択部と、
   を有し、
   前記第２の画像読取チップは、
   前記第２の面に形成された前記画像からの光を受けて光電変換する第２の受光素子を含み、第２の画素信号を出力する第２の画素部と、
   前記第２の画素信号に基づく信号を、前記第１の駆動能力とは異なる第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な第２の出力回路と、
   前記第２の出力回路の駆動能力を前記複数の駆動能力から選択する第２の出力選択部と、
   を有し、
   前記第１の出力選択部は、前記第１の駆動能力を選択し、
   前記第２の出力選択部は、前記第２の駆動能力を選択し、
   前記第１の画像読取チップは、
   第１の端子を有し、
   前記第１の出力選択部は、前記第１の端子に入力される信号に基づいて、前記第１の出力回路の前記駆動能力を選択し、
   前記第２の画像読取チップは、
   第２の端子を有し、
   前記第２の出力選択部は、前記第２の端子に入力される信号に基づいて、前記第２の出力回路の前記駆動能力を選択し、
   前記第１の端子に入力される前記信号及び前記第２の端子に入力される前記信号の少なくとも一方は、前記駆動能力を設定するとともに画像の読み取りの解像度を設定するための信号である、
   ことを特徴とする画像読取装置。
2. 制御基板と、
   前記第１の画像読取チップと前記制御基板とを電気的に接続する第１の配線と、
   前記第２の画像読取チップと前記制御基板とを電気的に接続する第２の配線と、
   を備え、
   前記第１の出力回路から出力される前記第１の画素信号に基づく信号は、前記第１の配線を伝達して前記制御基板に転送され、
   前記第２の出力回路から出力される前記第２の画素信号に基づく信号は、前記第２の配線を伝達して前記制御基板に転送され、
   前記第２の配線は、前記第１の配線よりも長く、
   前記第２の駆動能力は、前記第１の駆動能力よりも大きい、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記第１の画像読取チップ及び前記第２の画像読取チップの動作を制御する制御部を備え、
   前記第１の端子に入力される前記信号及び前記第２の端子に入力される前記信号の少なくとも一方は、前記制御部から転送される、
   ことを特徴とする請求項１又は２に記載の画像読取装置。
4. 前記第１の端子及び前記第２の端子の少なくとも一方は、一定の電圧を出力する電圧源に電気的に接続される、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記第１の駆動能力は、前記第１の出力回路の前記複数の駆動能力の中で最小である、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記第１の画像読取チップと前記第２の画像読取チップとは同じ種類のチップである、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。

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