JP2023034507A - 半導体装置、画像読取装置及び半導体装置の制御方法 - Google Patents

Abstract

【課題】差動増幅回路の入力差動対を構成する２つのＰＭＯＳトランジスターの特性劣化を低減させるとともに電流を増加させずに出力遅延を改善することが可能な半導体装置を提供すること。【解決手段】第１の期間において、差動増幅回路の第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの各ゲートと電源電圧ノードとの間にそれぞれ接続される第１のスイッチ素子及び第２のスイッチ素子がともに導通状態であり、第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに非導通状態であり、かつ、前記第１のＰＭＯＳトランジスターの前記ゲートと基準電圧ノードとの間に接続される第３のスイッチ素子が導通状態であり、第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに第１の信号が入力され、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに第２の信号が入力される、半導体装置。【選択図】図６

Description

本発明は、半導体装置、画像読取装置及び半導体装置の制御方法に関する。

差動信号を増幅して出力する差動増幅回路は、基本回路として様々なアナログ回路に使用されている。特に、半導体装置の設計では、ＭＯＳトランジスターを用いて差動増幅回路を構成する場合が多いが、ＭＯＳトランジスターが劣化すると差動増幅回路としての正常な機能が失われるおそれがある。ＭＯＳトランジスターの劣化要因の１つとしてＮＢＴＩが知られている。ＮＢＴＩはNegative Bias Temperature Inst abilityの略である。これは、ゲートに印加される電圧や温度の影響により、長時間にわたってチャネルが形成されることでＰＭＯＳトランジスターの閾値電圧が時間の経過とともに変化する現象である。一例として、スキャナー等の画像読取装置に用いられるイメージセンサーは、フォトダイオード等の受光素子が受けた光を電気信号に変換して出力する多数の画素回路を有し、受光前後に各画素回路から出力される２つの信号を差動増幅回路で相関二重サンプリングすることにより受光量に応じた電圧の画素信号を生成する。この差動増幅回路の入力差動対を構成する２つのＰＭＯＳトランジスターにＮＢＴＩが発生して特性が劣化すると、適正な画素信号が生成されないことになるため、その対策が重要である。

特許文献１には、通常動作モードにおいて入力差動対を構成する２つのＰＭＯＳトランジスターの各々に対して、スタンバイモードではゲートとバックゲートを同電位にすることで長時間にわたってチャネルが形成されないようにしてＮＢＴＩの発生を抑制する差動増幅回路が記載されている。

特開２０１２－１９９６６４号公報

しかしながら、特許文献１に記載の差動増幅回路では、スタンバイモードから通常動作モードに移行した直後に、各ＰＭＯＳトランジスターのゲートを電源電圧から電源電圧とグラウンド電圧との間の基準電圧まで遷移させる時間を要するため、信号の出力が遅延してしまう。これに対して、各ＰＭＯＳトランジスターに流れる電流を増やすことにより出力遅延を改善することができるが、消費電力が増加することになる。

本発明に係る半導体装置の一態様は、
第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、
電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、
を備え、
前記差動増幅回路は、
ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、
ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、
前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続さ
れる第１のスイッチ素子と、
前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、
前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、
を有し、
第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに導通状態であり、
前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに非導通状態であり、かつ、前記第３のスイッチ素子が導通状態であり、
前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号が入力され、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号が入力される。

本発明に係る画像読取装置の一態様は、
前記半導体装置の一態様と、
前記光源と、
を備える。

本発明に係る半導体装置の制御方法の一態様は、
第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、を備え、前記差動増幅回路は、ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第１のスイッチ素子と、前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、を有する、半導体装置の制御方法であって、
第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに導通状態に制御し、
前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに非導通状態に制御し、かつ、前記第３のスイッチ素子を導通状態に制御し、
前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号を入力し、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号を入力する。

本実施形態に係る複合機を示した外観斜視図。 スキャナーユニットの内部構造を示した斜視図。 イメージセンサーモジュールの構成を模式的に示す分解斜視図。 画像読取チップの配置を模式的に示す平面図。 スキャナーユニットの機能構成を示す図。 画像読取チップの回路構成を示す図。 画像読取チップの回路配置例を示す図。 画素回路及びラインメモリーの構成を示す図。 １番目のＣＤＳ回路の構成を示す図。 ２番目～ｎ番目のＣＤＳ回路の構成を示す図。 演算増幅器の構成を示す図。 プリアンプ及び出力バッファーの構成を示す図。 ＶＲＥＦＨアンプの構成を示す図。 パワーダウン状態のときのＶＲＥＦＨアンプを示す図。 待機状態のときのＶＲＥＦＨアンプを示す図。 動作状態のときのＶＲＥＦＨアンプを示す図。 画像読取チップによる画像の読み取り動作のタイミングを示すタイミングチャート図。 図１７の時刻ｔ８から時刻ｔ９の期間における詳細なタイミングチャート図。 本実施形態の画像読取チップの制御方法の手順の一例を示すフローチャート図。 図１９の手順により制御される画像読取チップの動作を示すタイミングチャート図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機１について説明する。

１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、画像記録装置であるプリンターユニット２と、画像読取装置であるスキャナーユニット３とを含む。具体的には、複合機１は、装置本体であるプリンターユニット２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

図１に示すように、プリンターユニット２は、印刷用紙や単票紙等の記録媒体を送り経路に沿って送る不図示の搬送部と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う不図示の印刷部と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した不図示の装置フレームと、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示を省略するが、プリンターユニット２の後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能
な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、不図示のガラス製の原稿載置板が広く配設されており、被読取面を下にした被読取媒体をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。ＣＭＯＳは、Complementary Metal-Oxide-Semiconductorの略である。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤラインセンサーであってもよい。ＣＣＤは、Charge Coupled Deviceの略である。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４、及び画像を読み取るための半導体装置である画像読取チップ４１５を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオードを有し、Ｒ，Ｇ，Ｂの各発光ダイオード、すなわち、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤを高速に切り換えながら順番に発光させる。ＬＥＤは、Light emitting diodeの略である。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からの光は当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。そして、画像読取チップ４１５は、光源４１２から照射された光が被読取媒体で反射した光に基づき、当該被読取媒体に形成されている画像を読み取る。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向に、具体的にはＸ軸方向に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３を実現することができる。

２．スキャナーユニットの機能構成
図５は、画像読取装置であるスキャナーユニット３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット３は、制御部３００、アナログフロントエンド３０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の
画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部３００及びアナログフロントエンド３０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部３００及びアナログフロントエンド３０２は、それぞれ、集積回路で実現されてもよい。

制御部３００は、赤色ＬＥＤ４１２Ｒに対して所定のタイミングで一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部３００は、緑色ＬＥＤ４１２Ｇに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部３００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを１つずつ発光させる。

また、制御部３００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及びコマンド信号ＣＭＤを供給する。クロック信号ＣＬＫは、画像読取チップ４１５の動作クロック信号であり、コマンド信号ＣＭＤは、スキャナーユニット３による画像の読み取りの解像度を設定するためのコマンド、画像の読み取りの開始や終了を指示するコマンド等の各種のコマンドを含む信号である。以下では、コマンド信号ＣＭＤにより、スキャナーユニット３による画像の読み取りの解像度は、４８００ｄｐｉ、２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ、３００ｄｐｉのいずれかに設定されるものとする。ｄｐｉは、dots per inchの略である。

各画像読取チップ４１５は、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって、各受光素子が被読取媒体に形成されている画像から受けた光に基づき、設定された解像度の画像情報を有する画像信号ＯＳを生成し、出力する。この画像読取チップ４１５の詳細な回路構成及び動作については後述する。

アナログフロントエンド３０２は、各画像読取チップ４１５が出力する複数の画像信号ＯＳを受け取り、各画像信号ＯＳに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部３００に送信する。

制御部３００は、アナログフロントエンド３０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。

３．画像読取チップの構成
図６は、画像読取チップ４１５の回路構成を示す図である。図６に示されるように、画像読取チップ４１５は、タイミング制御回路１０１、走査回路１０２、Ｎ個の画素回路１１０、Ｎ個のラインメモリー１２０、ｎ個のＣＤＳ回路１３０、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０を備えており、これらの各回路は、画像読取チップ４１５の外部端子から電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給されて動作する。ＣＤＳは、Correlated Double Samplingの略である。

図６において、ｎ個のブロック１０３－１～１０３－ｎはすべて同じ構成であり、それぞれ、ｍ個の画素回路１１０、ｍ個のラインメモリー１２０及び１つのＣＤＳ回路１３０を含んでいる。すなわち、整数Ｎは整数ｎのｍ倍であり、整数ｎ，ｍはそれぞれ１以上である。例えば、Ｎ＝３４５６、ｎ＝２４、ｍ＝１４４であってもよい。

バイアス回路１６０は、各種の定電流、基準電圧、バイアス電圧等を生成し、各回路に供給する。例えば、バイアス回路１６０は、ＶＲＥＦＨアンプ１７０やＶＲＥＦＬアンプ１８０を含む。ＶＲＥＦＨアンプ１７０は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとに基づいて、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＨを生成して出力する基準電圧回路である。基準電圧ＶＲＥＦＨは、ｎ個のＣＤＳ回路１３０の各々に供給される。ＶＲＥＦＬアンプ１８０は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとに基づいて、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＬを生成して出力する。基準電圧ＶＲＥＦＬは、プリアンプ１４０に供給される。

タイミング制御回路１０１は、クロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、当該カウンターのカウント値に基づいて、各回路の動作を制御する各種の制御信号を生成する。

具体的には、タイミング制御回路１０１は、パワーダウン信号ＰＤを生成し、ＶＲＥＦＨアンプ１７０やＶＲＥＦＬアンプ１８０を含むバイアス回路１６０に供給する。また、タイミング制御回路１０１は、画素リセット信号ＰＩＸ＿ＲＳＴを生成し、各画素回路１１０に供給する。また、タイミング制御回路１０１は、読み出し信号ＲＥＡＤ、読み出し信号ＲＥＡＤＮ及び読み出し信号ＲＥＡＤＳを生成し、各ラインメモリー１２０に供給する。また、タイミング制御回路１０１は、スタンバイ信号ＰＤ＿ＳＴＢＹ、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴ及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤを生成し、各ＣＤＳ回路１３０に供給する。また、タイミング制御回路１０１は、互いに排他的にハイレベルとなるｎ－１個のスタート信号ＳＴ＿ＢＬＫ［０］～ＳＴ＿ＢＬＫ［ｎ－１］を生成する。スタート信号ＳＴ＿ＢＬＫ［０］はｎ個のＣＤＳ回路１３０に共通に供給され、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］，ＳＴ＿ＢＬＫ［ｉ－１］は、２番目～ｎ番目のＣＤＳ回路１３０のうちのｉ番目のＣＤＳ回路１３０に供給される。また、タイミング制御回路１０１は、サンプル信号Ｓａｍｐｌｅ、第１リセット信号Ｐｒｅｒｓｔ１及び第２リセット信号Ｐｒｅｒｓｔ２を生成し、プリアンプ１４０に供給する。また、タイミング制御回路１０１は、チップセレクト信号Ｃｈｉｐ＿ＳＥＬを生成し、出力バッファー１５０に供給する。また、タイミング制御回路１０１は、走査回路１０２の動作を制御する制御信号を生成する。

走査回路１０２は、タイミング制御回路１０１からの制御信号に基づいて、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。４８００ｄｐｉの解像度に設定された場合、走査回路１０２は、１つずつ順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、２４００ｄｐｉの解像度に設定された場合、走査回路１０２は、２つずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、１２００ｄｐｉの解像度に設定された場合、走査回路１０２は、４つずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、６００ｄｐｉの解像度に設定された場合、走査回路１０２は、８個ずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、３００ｄｐｉの解像度に設定された場合、走査回路１０２は、１６個ずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は、Ｎ個のラインメモリー１２０にそれぞれ供給される。

Ｎ個の画素回路１１０は、それぞれ、光源４１２から照射された光が被読取媒体で反射した光を電気信号に変換し、当該電気信号である画素信号を出力する。具体的には、各画素回路１１０は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号を出力す
る。画素信号は、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのときに、所定の電圧にリセットされる。

Ｎ個のラインメモリー１２０は、それぞれＮ個の画素回路１１０から出力される画素信号を所定のタイミングで記憶する。具体的には、各ラインメモリー１２０は、読み出し信号ＲＥＡＤがハイレベルとなる期間に画素回路１１０から出力される画素信号である第１の画素信号を取得し、取得した第１の画素信号を、読み出し信号ＲＥＡＤＮがハイレベルのときに第１の記憶素子に保存する。その後、各ラインメモリー１２０は、次に読み出し信号ＲＥＡＤがハイレベルとなる期間に画素回路１１０から出力される画素信号である第２の画素信号を取得し、取得した第２の画素信号を、読み出し信号ＲＥＡＤＳがハイレベルのときに第２の記憶素子に保存する。そして、ｊ番目のラインメモリー１２０は、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、第１の画素信号及び第２の画素信号を出力する。ｊは１以上Ｎ以下の各整数である。

本実施形態では、４８００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は１つずつ順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ１つずつ順番に出力される。また、２４００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は２つずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ２つずつ順番に出力される。また、１２００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は４つずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ４つずつ順番に出力される。また、６００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は８個ずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ８個ずつ順番に出力される。また、３００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は１６個ずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ１６個ずつ順番に出力される。

ｎ個のＣＤＳ回路１３０は、それぞれ、第１の信号及び第２の信号が入力され、第１の信号と第２の信号とを差動増幅した第３の信号を出力する差動増幅回路である。本実施形態では、４８００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から１つずつ順番に出力される第１の画素信号及び第２の画素信号が入力される。ｉは１以上ｎ以下の各整数である。例えば、Ｎ＝３４５６、ｎ＝２４、ｍ＝１４４であってもよい。すなわち、ｉ番目のＣＤＳ回路１３０は、各ラインメモリー１２０が保存する第１の画素信号及び第２の画素信号がそれぞれ第１の信号及び第２の信号として入力され、第１の画素信号と第２の画素信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。

また、２４００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から２つずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、２つの第２の画素信号が電圧加算された第１の信号と２つの第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、１２００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から４つずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、４つの第１の画素信号が電圧加算された第１の信号と４つの第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号
ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、６００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から８個ずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、８個の第１の画素信号が電圧加算された第１の信号と８個の第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、３００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から１６個ずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、１６個の第１の画素信号が電圧加算された第１の信号と１６個の第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。

本実施形態では、各ラインメモリー１２０は、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルからローレベルに変化した後の所定の期間に画素信号を取得して第１の画素信号として第１の記憶素子に保存し、露光終了後の所定の期間に画素信号を取得して第２の画素信号として第２の記憶素子に保存する。そのため、第２の画素信号と第１の画素信号の電圧差が、各画素回路１１０が露光時間Δｔの間に被読取媒体から受けた光に応じた電圧に相当する。したがって、ｉ番目のＣＤＳ回路１３０は、各画素回路１１０から出力される第２の画素信号に含まれる雑音を相関二重サンプリングによって除去し、各画素回路１１０が受けた光に応じた電圧の画素信号ＣＤＳＯ［ｉ－１］を出力する。

ｎ個のＣＤＳ回路１３０は、１つずつ順番に動作して画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］を互いに排他的に出力する。

このように、Ｎ個のラインメモリー１２０及びｎ個のＣＤＳ回路１３０は、Ｎ個の画素回路１１０から画素信号を読み出して画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］を出力する読み出し回路１９０を構成する。

画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］は、順番に画素信号ＣＤＳＯとしてプリアンプ１４０に入力される。プリアンプ１４０は、画素信号ＣＤＳＯを増幅した信号を出力する。プリアンプ１４０から出力される信号は、Ｎ個の画素回路１１０によって読み取られた画像に対応する画像信号ＰＡＯとして、出力バッファー１５０に入力される。

出力バッファー１５０は、画像信号ＰＡＯをバッファリングして画像信号ＯＳを出力する。画像信号ＯＳは、画像読取チップ４１５の外部端子から出力され、図５に示したアナログフロントエンド３０２に供給される。

４．画像読取チップの回路配置
図７は、画像読取チップ４１５の回路配置例を示す図である。図７に示されるように、画像読取チップ４１５を構成する回路は、シリコン基板１００上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、本実施形態では、画像読取チップ４１５は、１つのＩＣチップとして構成されている。

平面視で、シリコン基板１００は矩形状であり、Ｎ個の画素回路１１０は、シリコン基板１００の第１長辺１００ａに沿って一列に並んで配置されている。

Ｎ個のラインメモリー１２０及びｎ個のＣＤＳ回路１３０で構成される読み出し回路１９０は、Ｎ個の画素回路１１０と対向するように配置されている。換言すれば、第１長辺１００ａと読み出し回路１９０との間にＮ個の画素回路１１０が配置されている。

走査回路１０２は、読み出し回路１９０と対向するように配置されている。換言すれば、Ｎ個の画素回路１１０と走査回路１０２との間に読み出し回路１９０が配置されている。

シリコン基板１００の第１長辺１００ａと反対側の第２長辺１００ｂに沿って、複数のパッド１９２、タイミング制御回路１０１、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０がほぼ一列に配置されている。複数のパッド１９２のうちの２つには、電源電圧ＶＤＤとグラウンド電圧ＶＳＳがそれぞれ供給される。複数のパッド１９２のうちの他の２つには、クロック信号ＣＬＫとコマンド信号ＣＭＤがそれぞれ入力される。複数のパッド１９２のうちの他の１つから、画像信号ＯＳが出力される。

５．画素回路及びラインメモリーの構成
図６に示したＮ個の画素回路１１０はすべて同じ構成である。同様に、Ｎ個のラインメモリー１２０はすべて同じ構成である。図８は、画素回路１１０及びラインメモリー１２０の構成を示す図である。図８に示されるように、画素回路１１０は、受光素子１１１、反転増幅器１１２、容量素子１１３及びスイッチ素子１１４を備えている。

受光素子１１１は、光を受けて電気信号に変換、すなわち光電変換する。具体的には、受光素子１１１は、光源４１２から照射された光が被読取媒体で反射した光を受けて電気信号に変換する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードは接地され、カソードは反転増幅器１１２の入力端子と接続されている。

反転増幅器１１２は、受光素子１１１と接続され、受光素子１１１による光電変換により生成された信号を反転増幅する。具体的には、反転増幅器１１２は、入力端子が受光素子１１１のカソードと接続され、入力端子の電圧を反転増幅した電圧を出力端子から出力する。

容量素子１１３は、その両端がそれぞれ反転増幅器１１２の入力端子及び出力端子と接続されている。すなわち、容量素子１１３は、反転増幅器１１２の出力端子から入力端子への信号帰還経路に設けられた帰還容量として機能する。

スイッチ素子１１４は、その両端がそれぞれ反転増幅器１１２の入力端子及び出力端子と接続されている。スイッチ素子１１４の制御端子には、画素リセット信号ＰＩＸ＿ＲＳＴが入力され、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのときにスイッチ素子１１４の両端が導通し、画素リセット信号ＰＩＸ＿ＲＳＴがローレベルのときにスイッチ素子１１４の両端が非導通となる。画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのとき、スイッチ素子１１４の両端が導通するため、容量素子１１３は、その両端がショートされて蓄積された電荷がリセットされる。

反転増幅器１１２の出力端子から出力される信号は、画素信号ＰＩＸＯとしてラインメモリー１２０に入力される。

画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号の電圧Ｖ_{ＰＩＸＯ１}は式（１）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号の電圧Ｖ_{ＰＩＸＯ２}は式（２）のようになる。式（１）及び式（２）において、Ｖ_ｒｓｔは容量素子１１３の電荷がリセットされた直後の画素信号ＰＩＸＯの電圧である。また、式（２）において、Ｉ_ｐｄは露光により受光素子１１１を流れる電流であり、Δｔは露光時間であり、Ｃ_ｄは容量素子１１３の容量である。

ラインメモリー１２０は、スイッチ素子１２１、容量素子１２２、ＮＭＯＳトランジスター１２３、定電流源１２４、スイッチ素子１２５、スイッチ素子１２６、容量素子１２７、容量素子１２８、スイッチ素子１２９ｐ及びスイッチ素子１２９ｎを備えている。

スイッチ素子１２１は、一端が反転増幅器１１２の出力端子及び容量素子１１３の他端と接続されており、他端が容量素子１２２の一端と接続されている。スイッチ素子１２１の制御端子には、読み出し信号ＲＥＡＤが入力され、読み出し信号ＲＥＡＤがハイレベルのときにスイッチ素子１２１の両端が導通し、読み出し信号ＲＥＡＤがローレベルのときにスイッチ素子１２１の両端が非導通となる。

容量素子１２２は、一端がスイッチ素子１２１の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤがハイレベルのとき、スイッチ素子１２１の両端が導通し、画素回路１１０から出力される画素信号ＰＩＸＯの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２２に蓄積される。すなわち、読み出し信号ＲＥＡＤがハイレベルのとき、容量素子１２２に画素信号ＰＩＸＯが一時的に保存される。ここで、本実施形態では、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルからローレベルに変化した後の所定の期間に読み出し信号ＲＥＡＤがハイレベルとなり、この読み出し信号ＲＥＡＤがハイレベルとなる期間の画素信号ＰＩＸＯが、第１の画素信号として容量素子１２２に一時的に保存される。また、露光終了後の所定の期間に読み出し信号ＲＥＡＤがハイレベルとなり、この読み出し信号ＲＥＡＤがハイレベルとなる期間の画素信号ＰＩＸＯが、第２の画素信号として容量素子１２２に一時的に保存される。

画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号が保存された容量素子１２２の電圧Ｖ_ｍｅｍ１は式（３）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号が保存された容量素子１２２の電圧Ｖ_ｍｅｍ２は式（４）のようになる。

ＮＭＯＳトランジスター１２３のゲートは、スイッチ素子１２１の他端及び容量素子１２２の一端と接続されている。ＮＭＯＳトランジスター１２３のドレインには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター１２３のソースは、定電流源１２４の一端、スイッチ素子１２５の一端及びスイッチ素子１２６の一端と接続されている。定電流源１２４の他端は接地されている。このＮＭＯＳトランジスター１２３及び定電流源１２４は、ソースフォロワー回路を構成し、ＮＭＯＳトランジスター１２３のソースは、ＮＭＯＳトランジスター１２３のゲートの電圧に応じた電圧、すなわち、容量素子１２２に蓄積された電荷に応じた電圧となる。

スイッチ素子１２５は、一端がＮＭＯＳトランジスター１２３のソース、定電流源１２４の一端及びスイッチ素子１２６の一端と接続され、他端が容量素子１２７の一端と接続されている。スイッチ素子１２５の制御端子には読み出し信号ＲＥＡＤＮが入力され、読み出し信号ＲＥＡＤＮがハイレベルのときに、スイッチ素子１２５の両端が導通し、読み出し信号ＲＥＡＤＮがローレベルのときにスイッチ素子１２５の両端が非導通となる。

容量素子１２７は、一端がスイッチ素子１２５の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤＮがハイレベルのとき、スイッチ素子１２５の両端が導通し、ＮＭＯＳトランジスター１２３のソースの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２７に蓄積される。ＮＭＯＳトランジスター１２３のソースは容量素子１２２に蓄積された電荷に応じた電圧となるので、読み出し信号ＲＥＡＤＮがハイレベルのときに、容量素子１２２に蓄積された電荷に応じた電荷が容量素子１２７に蓄積される。ここで、本実施形態では、容量素子１２２に第１の画素信号としての画素信号ＰＩＸＯが一時的に保存されているときに、読み出し信号ＲＥＡＤＮがハイレベルとなり、第１の画素信号としての画素信号ＰＩＸＯが容量素子１２７に保存される。すなわち、容量素子１２７は、第１の画素信号を記憶する第１の記憶素子として機能する。

スイッチ素子１２６は、一端がＮＭＯＳトランジスター１２３のソース、定電流源１２４の一端及びスイッチ素子１２５の一端と接続され、他端が容量素子１２８の一端と接続されている。スイッチ素子１２６の制御端子には読み出し信号ＲＥＡＤＳが入力され、読み出し信号ＲＥＡＤＳがハイレベルのときに、スイッチ素子１２６の両端が導通し、読み出し信号ＲＥＡＤＳがローレベルのときにスイッチ素子１２６の両端が非導通となる。

容量素子１２８は、一端がスイッチ素子１２６の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤＳがハイレベルのとき、スイッチ素子１２６の両端が導通し、ＮＭＯＳトランジスター１２３のソースの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２８に蓄積される。ＮＭＯＳトランジスター１２３のソースは容量素子１２２に蓄積された電荷に応じた電圧となるので、読み出し信号ＲＥＡＤＳがハイレベルのときに、容量素子１２２に蓄積された電荷に応じた電荷が容量素子１２８に蓄積される。ここで、本実施形態では、容量素子１２２に第２の画素信号としての画素信号ＰＩＸＯが一時的に保存されているときに、読み出し信号ＲＥＡＤＳがハイレベルとなり、第２の画素信号としての画素信号ＰＩＸＯが容量素子１２８に保存される。すなわち、容量素子１２８は、第２の画素信号を記憶する第２の記憶素子として機能する。

スイッチ素子１２９ｐの一端は、スイッチ素子１２５の他端及び容量素子１２７の一端と接続されている。スイッチ素子１２９ｐの制御端子には選択信号ＳＥＬ［ｊ－１］が入力され、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、スイッチ素子１２９ｐの両端が導通し、選択信号ＳＥＬ［ｊ－１］がローレベルのときにスイッチ素子１２９ｐの両端が非導通となる。選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、スイッチ素子１２９ｐの両端が導通し、スイッチ素子１２９ｐの他端の電圧は、容量素子１２７の一端の電圧と等しくなる。すなわち、選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、容量素子１２７
に保存されている第１の画素信号がスイッチ素子１２９ｐの他端から出力される。

スイッチ素子１２９ｎの一端は、スイッチ素子１２６の他端及び容量素子１２８の一端と接続されている。スイッチ素子１２９ｎの制御端子には選択信号ＳＥＬ［ｊ－１］が入力され、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、スイッチ素子１２９ｎの両端が導通し、選択信号ＳＥＬ［ｊ－１］がローレベルのときにスイッチ素子１２９ｎの両端が非導通となる。選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、スイッチ素子１２９ｎの両端が導通し、スイッチ素子１２９ｎの他端の電圧は、容量素子１２８の一端の電圧と等しくなる。すなわち、選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、容量素子１２８に保存されている第２の画素信号がスイッチ素子１２９ｎの他端から出力される。

容量素子１２７に画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号が保存された容量素子１２７の電圧Ｖ_Ｎは式（５）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号が保存された容量素子１２８の電圧Ｖ_Ｓは式（６）のようになる。式（５）及び式（６）において、Ｖ_ｔはＮＭＯＳトランジスター１２３の閾値電圧である。

６．ＣＤＳ回路の構成
図６に示したｎ個のＣＤＳ回路１３０のうち、２番目～ｎ番目のＣＤＳ回路１３０はすべて同じ構成であり、１番目のＣＤＳ回路１３０は２番目～ｎ番目のＣＤＳ回路１３０とは構成が一部異なる。図９は、図６に示した１番目のＣＤＳ回路１３０の構成を示す図である。また、図１０は、図６に示した２番目～ｎ番目のＣＤＳ回路１３０の構成を示す図である。

図９及び図１０に示されるように、ＣＤＳ回路１３０は、容量素子１３１ｐ、容量素子１３１ｎ、スイッチ素子１３２ｐ、スイッチ素子１３２ｎ、演算増幅器１３３、ＮＭＯＳトランジスター１３４、定電流源１３５、スイッチ素子１３６、スイッチ素子１３７及びロジック回路１３８を備えている。

容量素子１３１ｐは、一端が演算増幅器１３３の非反転入力端子及びスイッチ素子１３２ｐの一端と接続され、他端がスイッチ素子１３２ｐの他端及びスイッチ素子１３６の一端と接続されている。スイッチ素子１３６の他端は、基準電圧ノードＮ_{ＶＲＥＦＨ}と接続されている。基準電圧ノードＮ_{ＶＲＥＦＨ}は、ＶＲＥＦＨアンプ１７０が基準電圧ＶＲＥＦＨを出力するノードであり、スイッチ素子１３６の他端には基準電圧ＶＲＥＦＨが供給される。

容量素子１３１ｎは、その両端がそれぞれ演算増幅器１３３の反転入力端子及び出力端子と接続されている。すなわち、容量素子１３１ｎは、演算増幅器１３３の出力端子から反転入力端子への信号帰還経路に設けられた帰還容量として機能する。

スイッチ素子１３２ｎは、その両端がそれぞれ演算増幅器１３３の反転入力端子及び出力端子と接続されている。スイッチ素子１３２ｐの制御端子及びスイッチ素子１３２ｎの制御端子にはＣＤＳリセット信号ＣＤＳ＿ＲＳＴが入力される。ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのときにスイッチ素子１３２ｐ，１３２ｎの両端が導通し、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときにスイッチ素子１３２ｐ，１３２ｎの両端が非導通となる。ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのとき、スイッチ素子１３２ｐ，１３２ｎの両端が導通するため、容量素子１３１ｐ，１３１ｎは、その両端がショートされて蓄積された電荷がリセットされる。

演算増幅器１３３の非反転入力端子は、ｍ個のスイッチ素子１２９ｐの各々が導通するときにｍ個の容量素子１２７の各々の一端と電気的に接続される。また、演算増幅器１３３の反転入力端子は、ｍ個のスイッチ素子１２９ｎの各々が導通するときにｍ個の容量素子１２８の各々の一端と電気的に接続される。

４８００ｄｐｉの解像度に設定された場合、ｉ番目のブロック１０３－ｉにおいて、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が１つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが１つずつ順番に導通してｍ個の容量素子１２７が１つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが１つずつ順番に導通してｍ個の容量素子１２８が１つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が１つずつ順番に非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が１つずつ順番に反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。

また、２４００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が２つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが２つずつ順番に導通してｍ個の容量素子１２７が２つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが２つずつ順番に導通してｍ個の容量素子１２８が２つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が２つずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が２つずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。

また、１２００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が４つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが４つずつ順番に導通してｍ個の容量素子１２７が４つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが４つずつ順番に導通してｍ個の容量素子１２８が４つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が４つずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が４つずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。

また、６００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が８個ずつ順番にハイレベルになるので、ｍ個のスイッチ素
子１２９ｐが８個ずつ順番に導通してｍ個の容量素子１２７が８個ずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが８個ずつ順番に導通してｍ個の容量素子１２８が８個ずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が８個ずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が８個ずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。

また、３００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が１６個ずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが１６個ずつ順番に導通してｍ個の容量素子１２７が１６個ずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが１６個ずつ順番に導通してｍ個の容量素子１２８が１６個ずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が１６個ずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が１６個ずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。

演算増幅器１３３のスタンバイ端子には、スタンバイ信号ＰＤ＿ＳＴＢＹが入力され、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、演算増幅器１３３の反転入力端子及び非反転入力端子は電源電圧ＶＤＤにプルアップされる。

ＮＭＯＳトランジスター１３４のゲートは、演算増幅器１３３の出力端子と接続されている。ＮＭＯＳトランジスター１３４のドレインには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター１３４のソースは、定電流源１３５の一端及びスイッチ素子１３７の一端と接続されている。定電流源１３５の他端は接地されている。このＮＭＯＳトランジスター１３４及び定電流源１３５は、ソースフォロワー回路を構成し、ＮＭＯＳトランジスター１３４のソースは、ＮＭＯＳトランジスター１３４のゲートの電圧に応じた電圧、すなわち、演算増幅器１３３の出力端子の電圧に応じた電圧となる。

図９に示されるように、１番目のブロック１０３－１において、ＣＤＳ回路１３０に含まれるロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹ、スタート信号ＳＴ＿ＢＬＫ［０］及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤに基づいて、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］を生成する。具体的には、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、ローレベルのＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びハイレベルのＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］を生成する。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルからローレベルに変化すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］をローレベルからハイレベルに変化させる。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときに、スタート信号ＳＴ＿ＢＬＫ［０］がローレベルからハイレベルに変化すると、クロック信号ＣＬＫのパルス数のカウントを開始し、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］をハイレベルからローレベルに変化させるとともに、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］をハイレベルからローレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がともにハイレベルからローレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［１］がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路１３８は、ダミーエンド信号Ｄ
ＵＭＭＹ＿ＥＮＤがローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］をローレベルからハイレベルに変化させる。

ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］は、演算増幅器１３３のイネーブル端子及びスイッチ素子１３７の制御端子に入力される。演算増幅器１３３は、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのときに動作し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がローレベルのときに動作を停止する。また、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのときにスイッチ素子１３７の両端が導通し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がローレベルのときにスイッチ素子１３７の両端が非導通となる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのとき、スイッチ素子１３７の両端が導通し、スイッチ素子１３７の他端の電圧は、ＮＭＯＳトランジスター１３４のソースの電圧と等しくなる。すなわち、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのとき、演算増幅器１３３の出力端子の電圧に応じた電圧の画素信号ＣＤＳＯ［０］がスイッチ素子１３７の他端から出力される。

ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］は、スイッチ素子１３６の制御端子に入力される。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がハイレベルのときにスイッチ素子１３６の両端が導通し、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がローレベルのときにスイッチ素子１３６の両端が非導通となる。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がハイレベルのとき、スイッチ素子１３６の両端が導通し、容量素子１３１ｐの他端の電圧が基準電圧ＶＲＥＦＨと等しくなる。

図１０に示されるように、２番目～ｎ番目のブロック１０３－２～１０３－ｎのうちのｉ番目のブロック１０３－ｉにおいて、ＣＤＳ回路１３０に含まれるロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹ、スタート信号ＳＴ＿ＢＬＫ［０］、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤに基づいて、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］及び出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］を生成する。具体的には、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、ローレベルのＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］及びハイレベルのＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］を生成する。また、ロジック回路１３８は、スタート信号ＳＴ＿ＢＬＫ［０］がローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をハイレベルからローレベルに変化させる。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときに、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］がローレベルからハイレベルに変化すると、クロック信号ＣＬＫのパルス数のカウントを開始し、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］をローレベルからハイレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がローレベルからハイレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］がローレベルからハイレベルに変化するタイミングよりも所定時間前である。また、ロジック回路１３８は、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］がローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をローレベルからハイレベルに変化させるとともに、クロック信号ＣＬＫのパルス数のカウントを開始する。そして、ロジック回路１３８は、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］をハイレベルからローレベルに変化させるとともに、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をハイレベルからローレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がともにハイレベルからローレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［ｉ］がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路１３８は、ダミーエンド信号ＤＵＭＭＹ＿ＥＮＤがローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信
号ＶＲＥＦＳＷ［ｉ－１］をローレベルからハイレベルに変化させる。また、ロジック回路１３８は、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］として、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］との論理積信号を生成する。すなわち、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がともにハイレベルの時に出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］はハイレベルとなり、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］の少なくとも一方がローレベルのときに出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］はローレベルとなる。

ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］は、演算増幅器１３３のイネーブル端子に入力される。演算増幅器１３３は、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がハイレベルのときに動作し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がローレベルのときに動作を停止する。

ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］は、スイッチ素子１３６の制御端子に入力される。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がハイレベルのときにスイッチ素子１３６の両端が導通し、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がローレベルのときにスイッチ素子１３６の両端が非導通となる。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がハイレベルのとき、スイッチ素子１３６の両端が導通し、容量素子１３１ｐの他端の電圧が基準電圧ＶＲＥＦＨと等しくなる。

出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］は、スイッチ素子１３７の制御端子に入力される。出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのときにスイッチ素子１３７の両端が導通し、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がローレベルのときにスイッチ素子１３７の両端が非導通となる。出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのとき、スイッチ素子１３７の両端が導通し、スイッチ素子１３７の他端の電圧は、ＮＭＯＳトランジスター１３４のソースの電圧と等しくなる。すなわち、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのとき、演算増幅器１３３の出力端子の電圧に応じた電圧の画素信号ＣＤＳＯ［ｉ－１］がスイッチ素子１３７の他端から出力される。

図９又は図１０において、スイッチ素子１３２ｐ，１３２ｎの両端がともに導通であり、かつ、スイッチ素子１３６の両端が導通するときの演算増幅器１３３の出力端子の電圧Ｖ_{ＣＤＳ_ｒｓｔ}は式（７）のようになる。

また、スイッチ素子１３２ｐ，１３２ｎの両端がともに非導通であり、かつ、スイッチ素子１３６の両端が導通するときの演算増幅器１３３の出力端子の電圧Ｖ_{ＣＤＳ_ｓｉｇ}は式（８）のようになる。式（８）において、Ｃ_ＩＮＰは演算増幅器１３３の非反転入力端子に電気的に接続される１又は複数の容量素子１２７の容量の総和であり、Ｃ_ＩＮＮは演算増幅器１３３の反転入力端子に電気的に接続される１又は複数の容量素子１２８の容量の総和である。また、Ｃ_ｆ１は容量素子１３１ｐの容量であり、Ｃ_ｆ２は容量素子１３１ｎの容量である。また、Ｖ_ＩＮＰは演算増幅器１３３の非反転入力端子に入力される非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］の電圧であり、Ｖ_ＩＮＮは演算増幅器１３３の反転入力端子に入力される反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］の電圧である。

式（８）において、Ｃ_ＩＮＰ＝Ｃ_ＩＮＮ、Ｃ_ｆ１＝Ｃ_ｆ２とすると、演算増幅器１３３の出力端子の電圧Ｖ_{ＣＤＳ_ｓｉｇ}は式（９）のようになる。

図１１は、図９又は図１０の演算増幅器１３３の構成を示す図である。図１１に示されるように、演算増幅器１３３は、ＰＭＯＳトランジスター２０１，２０２、定電流源２０３、ＰＭＯＳトランジスター２０４，２０５，２０６，２０７，２０８，２０９，２１０、ＮＭＯＳトランジスター２１１，２１２，２１３，２１４及び論理反転素子２１５を含む。

ＰＭＯＳトランジスター２０１は、ゲートが非反転入力端子ＩＮＰ及びＰＭＯＳトランジスター２０４のドレインと接続され、ソースが定電流源２０３の一端及びＰＭＯＳトランジスター２０６のドレインと接続され、ドレインがＮＭＯＳトランジスター２１１のソース及びＮＭＯＳトランジスター２１３のドレインと接続され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されている。電源電圧ノードＮ_ＶＤＤは、電源電圧ＶＤＤが供給されるノードである。ＰＭＯＳトランジスター２０１のゲートには、非反転入力端子ＩＮＰから第１の信号である第１の画素信号としての非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］が入力される。

ＰＭＯＳトランジスター２０２は、ゲートが反転入力端子ＩＮＮ及びＰＭＯＳトランジスター２０５のドレインと接続され、ソースが定電流源２０３の一端及びＰＭＯＳトランジスター２０６のドレインと接続され、ドレインがＮＭＯＳトランジスター２１２のソース及びＮＭＯＳトランジスター２１４のドレインと接続され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されている。ＰＭＯＳトランジスター２０２のゲートには、反転入力端子ＩＮＮから第２の信号である第２の画素信号としての反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］が入力される。

定電流源２０３は、一端がＰＭＯＳトランジスター２０１，２０２の各ソースと接続され、他端が電源電圧ノードＮ_ＶＤＤと接続されている。

ＰＭＯＳトランジスター２０６は、イネーブル端子ＥＮと接続され、ソース及びバックゲートが定電流源２０３の他端及び電源電圧ノードＮ_ＶＤＤと接続され、ドレインが定電流源２０３の一端と接続されている。したがって、イネーブル端子ＥＮから入力されるＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がローレベルのときにＰＭＯＳトランジスター２０６のソースとドレインとが導通し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がハイレベルのときにＰＭＯＳトランジスター２０６のソースとドレインとが非導通となる。このように、ＰＭＯＳトランジスター２０６は、定電流源２０３の両端と並列に接続され、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］に基づいて導通状態又は非導通状態となるスイッチ素子として機能する。

論理反転素子２１５は、入力端子がスタンバイ端子ＳＴＢＹと接続され、出力端子がＰＭＯＳトランジスター２０４，２０５の各ゲートと接続されている。スタンバイ端子ＳＴＢＹから入力されるスタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときは論理反転素子２１５の出力端子から出力される信号はハイレベルとなり、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときは論理反転素子２１５の出力端子から出力される信号はローレベルとなる。

ＰＭＯＳトランジスター２０４は、ゲートが論理反転素子２１５の出力端子と接続され、ソース及びバックゲートが電源電圧ノードＮ_ＶＤＤと接続され、ドレインが非反転入力端子ＩＮＰ及びＰＭＯＳトランジスター２０１のゲートと接続されている。したがって、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときにＰＭＯＳトランジスター２０４のソースとドレインとが導通し、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときにＰＭＯＳトランジスター２０４のソースとドレインとが非導通となる。このように、ＰＭＯＳトランジスター２０４は、ＰＭＯＳトランジスター２０１のゲートと電源電圧ノードＮ_ＶＤＤとの間に接続され、スタンバイ信号ＰＤ＿ＳＴＢＹに基づいて導通状態又は非導通状態となるスイッチ素子として機能する。

ＰＭＯＳトランジスター２０５は、ゲートが論理反転素子２１５の出力端子と接続され、ソース及びバックゲートが電源電圧ノードＮ_ＶＤＤと接続され、ドレインが反転入力端子ＩＮＮ及びＰＭＯＳトランジスター２０２のゲートと接続されている。したがって、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときにＰＭＯＳトランジスター２０５のソースとドレインとが導通し、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときにＰＭＯＳトランジスター２０５のソースとドレインとが非導通となる。このように、ＰＭＯＳトランジスター２０５は、ＰＭＯＳトランジスター２０２のゲートと電源電圧ノードＮ_ＶＤＤとの間に接続され、スタンバイ信号ＰＤ＿ＳＴＢＹに基づいて導通状態又は非導通状態となるスイッチ素子として機能する。

ＰＭＯＳトランジスター２０７は、ゲートがＰＭＯＳトランジスター２０８のゲート及びＰＭＯＳトランジスター２０９のドレインと接続され、ソース及びバックゲートが電源電圧ノードＮ_ＶＤＤと接続され、ドレインがＰＭＯＳトランジスター２０９のソースと接続されている。

ＰＭＯＳトランジスター２０８は、ゲートがＰＭＯＳトランジスター２０７のゲート及びＰＭＯＳトランジスター２０９のドレインと接続され、ソース及びバックゲートが電源電圧ノードＮ_ＶＤＤと接続され、ドレインがＰＭＯＳトランジスター２１０のソースと接続されている。

ＰＭＯＳトランジスター２０９は、ゲートがＰＭＯＳトランジスター２１０のゲート及びバイアス入力端子ＢＰ２と接続され、ソースがＰＭＯＳトランジスター２０７のドレインと接続され、ドレインがＰＭＯＳトランジスター２０７，２０８の各ゲート及びＮＭＯＳトランジスター２１１のドレインと接続され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されている。

ＰＭＯＳトランジスター２１０は、ゲートがＰＭＯＳトランジスター２０９のゲート及びバイアス入力端子ＢＰ２と接続され、ソースがＰＭＯＳトランジスター２０８のドレインと接続され、ＮＭＯＳトランジスター２１２のドレイン及び出力端子ＯＵＴと接続され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されている。

ＮＭＯＳトランジスター２１１は、ゲートがＮＭＯＳトランジスター２１２のゲート及
びバイアス入力端子ＢＮ２と接続され、ドレインがＰＭＯＳトランジスター２０７，２０８の各ゲート及びＰＭＯＳトランジスター２０９のドレインと接続され、ソースがＰＭＯＳトランジスター２０１のドレイン及びＮＭＯＳトランジスター２１３のドレインと接続され、バックゲートが接地されている。

ＮＭＯＳトランジスター２１２は、ゲートがＮＭＯＳトランジスター２１１のゲート及びバイアス入力端子ＢＮ２と接続され、ＰＭＯＳトランジスター２１０のドレイン及び出力端子ＯＵＴと接続され、ソースがＰＭＯＳトランジスター２０２のドレイン及びＮＭＯＳトランジスター２１４のドレインと接続され、バックゲートが接地されている。

ＮＭＯＳトランジスター２１３は、ゲートがＮＭＯＳトランジスター２１４のゲート及びバイアス入力端子ＢＮ１と接続され、ドレインがＰＭＯＳトランジスター２０１のドレイン及びＮＭＯＳトランジスター２１１のソースと接続され、ソース及びバックゲートが接地されている。

ＮＭＯＳトランジスター２１４は、ゲートがＮＭＯＳトランジスター２１３のゲート及びバイアス入力端子ＢＮ１と接続され、ドレインがＰＭＯＳトランジスター２０２のドレイン及びＮＭＯＳトランジスター２１２のソースと接続され、ソース及びバックゲートが接地されている。

バイアス入力端子ＢＰ２，ＢＮ２，ＢＮ１には、バイアス回路１６０からそれぞれ所定のバイアス電圧が供給される。

このように構成されている演算増幅器１３３では、スタンバイ端子ＳＴＢＹから入力されるスタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときは、ＰＭＯＳトランジスター２０４，２０５がともに非導通状態となり、前述のＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときに、ＰＭＯＳトランジスター２０１のゲートには非反転入力端子ＩＮＰから第１の画素信号である非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］が入力され、ＰＭＯＳトランジスター２０２のゲートには反転入力端子ＩＮＮから第２の画素信号である反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］が入力される。さらに、イネーブル端子ＥＮから入力されるＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ―１］がハイレベルのとき、ＰＭＯＳトランジスター２０６が非導通状態となって定電流源２０３が動作し、非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］の電圧及び反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］の電圧に応じて定電流源２０３からの電流が分配されてＰＭＯＳトランジスター２０１，２０２を流れる。これにより、演算増幅器１３３は、第１の画素信号である非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］と第２の画素信号である反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］とを差動増幅した画素信号を出力端子ＯＵＴから出力する。

前述のスイッチ素子１３６は、ＰＭＯＳトランジスター２０１のゲートと基準電圧ノードＮ_{ＶＲＥＦＨ}との間に接続されており、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がハイレベルのときスイッチ素子１３６の両端が導通する。したがって、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのとき、ＰＭＯＳトランジスター２０１のゲートにスイッチ素子１３６を介して基準電圧ＶＲＥＦＨが供給される。そのため、非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］と反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］との電圧差がゼロの場合、すなわち、第２の画素信号が黒レベルに対応する場合、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときに出力端子ＯＵＴから出力される画素信号の電圧は基準電圧ＶＲＥＦＨと等しくなる。そして、第２の画素信号が白レベルに近づくほど、出力端子ＯＵＴから出力される画素信号の電圧が低くなる。

ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ―１］がローレベルのときは、ＰＭＯＳトラン
ジスター２０６が導通状態となって定電流源２０３に電流が流れないので、演算増幅器１３３は動作を停止する。また、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときは、ＰＭＯＳトランジスター２０４，２０５がともに導通状態となり、ＰＭＯＳトランジスター２０１，２０２の各ゲートに入力される非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］及び反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］はともに電源電圧ＶＤＤとなる。これにより、ＰＭＯＳトランジスター２０１，２０２はソースとドレインとが非導通となるため、ＰＭＯＳトランジスター２０１，２０２に電流が流れず、演算増幅器１３３は動作を停止する。

なお、ＰＭＯＳトランジスター２０２は第１のＰＭＯＳトランジスターの一例であり、ＰＭＯＳトランジスター２０１は第２のＰＭＯＳトランジスターの一例である。また、ＰＭＯＳトランジスター２０５は第１のスイッチ素子の一例であり、ＰＭＯＳトランジスター２０４は第２のスイッチ素子の一例であり、スイッチ素子１３６は第３のスイッチ素子の一例である。

７．プリアンプ及び出力バッファーの構成
図１２は、プリアンプ１４０及び出力バッファー１５０の構成を示す図である。図１２に示されるように、プリアンプ１４０は、容量素子１４１、反転増幅器１４２、容量素子１４３、スイッチ素子１４４，１４５，１４６，１４７及び容量素子１４８を備えている。

容量素子１４１の一端は、ｎ個のＣＤＳ回路１３０の出力端子と接続され、画素信号ＣＤＳＯが入力される。容量素子１４１の他端は、反転増幅器１４２の入力端子、容量素子１４３の一端及びスイッチ素子１４４の一端と接続されている。

反転増幅器１４２は、入力端子が容量素子１４１の他端、容量素子１４３の一端及びスイッチ素子１４４の一端と接続され、入力端子の電圧を反転増幅した電圧を出力端子から出力する。

容量素子１４３は、一端が容量素子１４１の他端、反転増幅器１４２の入力端子及びスイッチ素子１４４の一端と接続され、他端がスイッチ素子１４５，１４６の各一端と接続されている。

スイッチ素子１４４は、一端が容量素子１４１の他端、反転増幅器１４２の入力端子及び容量素子１４３の一端と接続され、他端が反転増幅器１４２の出力端子、スイッチ素子１４５の他端及びスイッチ素子１４７の一端と接続されている。スイッチ素子１４４の制御端子には、第１リセット信号Ｐｒｅｒｓｔ１が入力され、第１リセット信号Ｐｒｅｒｓｔ１がハイレベルのときにスイッチ素子１４４の両端が導通し、第１リセット信号Ｐｒｅｒｓｔ１がローレベルのときにスイッチ素子１４４の両端が非導通となる。

スイッチ素子１４５は、一端が容量素子１４３の他端及びスイッチ素子１４６の一端と接続され、他端が反転増幅器１４２の出力端子、スイッチ素子１４６の他端及びスイッチ素子１４７の一端と接続されている。スイッチ素子１４５の制御端子には、第２リセット信号Ｐｒｅｒｓｔ２が入力され、第２リセット信号Ｐｒｅｒｓｔ２がハイレベルのときにスイッチ素子１４５の両端が導通し、第２リセット信号Ｐｒｅｒｓｔ２がローレベルのときにスイッチ素子１４５の両端が非導通となる。

スイッチ素子１４６は、一端が容量素子１４３の他端及びスイッチ素子１４５の一端と接続され、他端がＶＲＥＦＬアンプ１８０の出力端子と接続されている。スイッチ素子１４６の他端には、ＶＲＥＦＬアンプ１８０から基準電圧ＶＲＥＦＬが供給される。スイッチ素子１４６の制御端子には、第２リセット信号Ｐｒｅｒｓｔ２が入力され、第２リセッ
ト信号Ｐｒｅｒｓｔ２がハイレベルのときにスイッチ素子１４６の両端が導通し、第２リセット信号Ｐｒｅｒｓｔ２がローレベルのときにスイッチ素子１４６の両端が非導通となる。

スイッチ素子１４７は、一端が反転増幅器１４２の出力端子、スイッチ素子１４４の他端及びスイッチ素子１４５の他端と接続され、他端が容量素子１４８の一端と接続されている。スイッチ素子１４７の制御端子には、サンプル信号Ｓａｍｐｌｅが入力され、サンプル信号Ｓａｍｐｌｅがハイレベルのときにスイッチ素子１４７の両端が導通し、サンプル信号Ｓａｍｐｌｅがローレベルのときにスイッチ素子１４７の両端が非導通となる。

容量素子１４８は、一端がスイッチ素子１４７の他端と接続され、他端が接地されている。

本実施形態では、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのとき、第１リセット信号Ｐｒｅｒｓｔ１及び第２リセット信号Ｐｒｅｒｓｔ２はともにハイレベルであり、かつ、サンプル信号Ｓａｍｐｌｅはローレベルである。また、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのとき、第１リセット信号Ｐｒｅｒｓｔ１及び第２リセット信号Ｐｒｅｒｓｔ２はともにローレベルであり、かつ、サンプル信号Ｓａｍｐｌｅはハイレベルである。

このように構成されているプリアンプ１４０では、容量素子１４８の一端は、画素信号ＣＤＳＯの電圧が反転増幅された電圧となり、この容量素子１４８の一端の電圧の時系列が画像信号ＰＡＯとして出力バッファー１５０に入力される。

画像信号ＰＡＯの電圧Ｖ_ＰＡＯは、式（１０）のようになる。式（１０）において、Ｃ_ＩＮは容量素子１４１の容量であり、Ｃ_ｆ３は容量素子１４３の容量である。また、Ｖ_{ＣＤＳ_ｒｓｔ}は、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのときの各ＣＤＳ回路１３０が備える演算増幅器１３３の出力端子の電圧であり、前出の式（７）のようになる。また、Ｖ_{ＣＤＳ_ｓｉｇ}は、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときの各ＣＤＳ回路１３０が備える演算増幅器１３３の出力端子の電圧であり、前出の式（８）あるいは式（９）のようになる。

出力バッファー１５０は、演算増幅器１５１、ＮＭＯＳトランジスター１５２、定電流源１５３及びスイッチ素子１５４を備えている。

演算増幅器１５１の非反転入力端子は、スイッチ素子１４７の他端及び容量素子１４８の一端と接続され、画像信号ＰＡＯが入力される。演算増幅器１５１の反転入力端子は、出力端子及びＮＭＯＳトランジスター１５２のゲートと接続されている。したがって、演算増幅器１５１は、ボルテージフォロワーとして機能し、ＮＭＯＳトランジスター１５２のゲートは画像信号ＰＡＯの電圧と等しい電圧となる。

ＮＭＯＳトランジスター１５２のドレインには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスター１５２のソースは、定電流源１５３の一端及びスイッチ素子１５４の一端と接続されている。定電流源１５３の他端は接地されている。このＮＭＯＳトランジスタ
ー１５２及び定電流源１５３は、ソースフォロワー回路を構成し、ＮＭＯＳトランジスター１５２のソースは、ＮＭＯＳトランジスター１５２のゲートの電圧に応じた電圧、すなわち、画像信号ＰＡＯの電圧に応じた電圧となる。

スイッチ素子１５４の制御端子には、チップセレクト信号Ｃｈｉｐ＿ＳＥＬが入力される。チップセレクト信号Ｃｈｉｐ＿ＳＥＬがハイレベルのときにスイッチ素子１５４の両端が導通し、チップセレクト信号Ｃｈｉｐ＿ＳＥＬがローレベルのときにスイッチ素子１５４の両端が非導通となる。チップセレクト信号Ｃｈｉｐ＿ＳＥＬがハイレベルのとき、スイッチ素子１５４の両端が導通し、スイッチ素子１５４の他端の電圧は、ＮＭＯＳトランジスター１５２のソースの電圧と等しくなる。すなわち、チップセレクト信号Ｃｈｉｐ＿ＳＥＬがハイレベルのとき、画像信号ＰＡＯの電圧に応じた電圧の画像信号ＯＳがスイッチ素子１５４の他端から出力される。

なお、タイミング制御回路１０１は、例えば、画像の読み取りの開始を指示するコマンド信号ＣＭＤが入力された場合にチップセレクト信号Ｃｈｉｐ＿ＳＥＬをハイレベルに設定し、画像の読み取りの終了を指示するコマンド信号ＣＭＤが入力された場合にチップセレクト信号Ｃｈｉｐ＿ＳＥＬをローレベルに設定する。

８．ＶＲＥＦＨアンプの構成
図１３は、ＶＲＥＦＨアンプ１７０の構成を示す図である。図１３に示されるように、ＶＲＥＦＨアンプ１７０は、ＮＭＯＳトランジスター１７１、定電流源１７２、抵抗素子１７３、スイッチ素子１７４ｐ，１７４ｎ，１７５，１７６、演算増幅器１７７、スイッチ素子１７８及び論理反転素子１７９ａ，１７９ｂを備えている。

論理反転素子１７９ａは、入力端子にパワーダウン信号ＰＤが入力され、出力端子がＮＭＯＳトランジスター１７１のゲートと接続されている。論理反転素子１７９ｂは、入力端子にスタンバイ信号ＰＤ＿ＳＴＢＹが入力され、出力端子がスイッチ素子１７６の制御端子及び演算増幅器１７７のイネーブル端子と接続されている。

ＮＭＯＳトランジスター１７１は、ゲートが論理反転素子１７９ａの出力端子と接続され、ドレインに電源電圧ＶＤＤが供給され、ソースが定電流源１７２の一端と接続されている。定電流源１７２の他端は、抵抗素子１７３の一端及び演算増幅器１７７の非反転入力端子と接続されている。抵抗素子１７３の他端は接地されている。パワーダウン信号ＰＤがローレベルのときにＮＭＯＳトランジスター１７１のソースとドレインとが導通し、パワーダウン信号ＰＤがハイレベルのときにＮＭＯＳトランジスター１７１のソースとドレインとが非導通となる。このように、ＮＭＯＳトランジスター１７１は、パワーダウン信号ＰＤに基づいて導通状態又は非導通状態となるスイッチ素子として機能する。

スイッチ素子１７４ｐは、一端が演算増幅器１７７の非反転入力端子と接続され、他端が接地されている。スイッチ素子１７４ｐの制御端子には、パワーダウン信号ＰＤが入力される。パワーダウン信号ＰＤがハイレベルのときにスイッチ素子１７４ｐの両端が導通し、パワーダウン信号ＰＤがローレベルのときにスイッチ素子１７４ｐの両端が非導通となる。

スイッチ素子１７４ｎは、一端が演算増幅器１７７の反転入力端子と接続され、他端が接地されている。スイッチ素子１７４ｎの制御端子には、パワーダウン信号ＰＤが入力される。パワーダウン信号ＰＤがハイレベルのときにスイッチ素子１７４ｎの両端が導通し、パワーダウン信号ＰＤがローレベルのときにスイッチ素子１７４ｎの両端が非導通となる。

スイッチ素子１７５は、一端が演算増幅器１７７の非反転入力端子と接続され、他端が演算増幅器１７７の反転入力端子と接続されている。スイッチ素子１７５の制御端子には、スタンバイ信号ＰＤ＿ＳＴＢＹが入力される。スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときにスイッチ素子１７５の両端が導通し、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときにスイッチ素子１７５の両端が非導通となる。

スイッチ素子１７６は、一端が演算増幅器１７７の反転入力端子と接続され、他端が演算増幅器１７７の出力端子と接続されている。スイッチ素子１７６の制御端子は、論理反転素子１７９ｂの出力端子と接続され、スタンバイ信号ＰＤ＿ＳＴＢＹの論理反転信号が入力される。スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときにスイッチ素子１７６の両端が導通し、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときにスイッチ素子１７６の両端が非導通となる。

演算増幅器１７７のイネーブル端子は、論理反転素子１７９ｂの出力端子と接続され、スタンバイ信号ＰＤ＿ＳＴＢＹの論理反転信号が入力される。スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときに演算増幅器１７７が動作し、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときに演算増幅器１７７は動作を停止する。

スイッチ素子１７８は、一端が演算増幅器１７７の出力端子と接続され、他端に電源電圧ＶＤＤが供給される。スイッチ素子１７８の制御端子には、スタンバイ信号ＰＤ＿ＳＴＢＹが入力される。スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのときにスイッチ素子１７８の両端が導通し、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときにスイッチ素子１７８の両端が非導通となる。

演算増幅器１７７の出力端子とスイッチ素子１７８の一端とが接続されるノードの電圧が基準電圧ＶＲＥＦＨとしてＶＲＥＦＨアンプ１７０から出力される。

このように構成されているＶＲＥＦＨアンプ１７０は、パワーダウン信号ＰＤがハイレベルであり、かつ、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、パワーダウン状態となる。図１４は、パワーダウン状態のときのＶＲＥＦＨアンプ１７０を示す図である。図１４に示されるように、パワーダウン状態では、スイッチ素子１７４ｐ，１７４ｎ，１７５，１７８が導通し、ＮＭＯＳトランジスター１７１及びスイッチ素子１７６が非導通となる。また、演算増幅器１７７は動作を停止する。その結果、演算増幅器１７７の非反転入力端子及び反転入力端子の電圧はともにグラウンド電圧ＶＳＳとなり、基準電圧ＶＲＥＦＨは電源電圧ＶＤＤとなる。

また、ＶＲＥＦＨアンプ１７０は、パワーダウン信号ＰＤがローレベルであり、かつ、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、待機状態となる。図１５は、待機状態のときのＶＲＥＦＨアンプ１７０を示す図である。図１５に示されるように、待機状態では、ＮＭＯＳトランジスター１７１及びスイッチ素子１７５，１７８が導通し、スイッチ素子１７４ｐ，１７４ｎ，１７６が非導通となる。また、演算増幅器１７７は動作を停止する。その結果、定電流源１７２及び抵抗素子１７３に所定の電流が流れ、演算増幅器１７７の非反転入力端子及び反転入力端子の電圧はともに電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の中間電圧、例えば電源電圧ＶＤＤの１／２の電圧となる。また、基準電圧ＶＲＥＦＨは電源電圧ＶＤＤとなる。

また、ＶＲＥＦＨアンプ１７０は、パワーダウン信号ＰＤがローレベルであり、かつ、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのとき、動作状態となる。図１６は、動作状態のときのＶＲＥＦＨアンプ１７０を示す図である。図１６に示されるように、動作状態では、ＮＭＯＳトランジスター１７１及びスイッチ素子１７６が導通し、スイッチ素子１
７４ｐ，１７４ｎ，１７５，１７８が非導通となる。また、演算増幅器１７７が動作する。その結果、定電流源１７２及び抵抗素子１７３に所定の電流が流れるとともに、演算増幅器１７７はボルテージフォロワーとして機能する。したがって、演算増幅器１７７の非反転入力端子及び反転入力端子の電圧並びに基準電圧ＶＲＥＦＨはともに電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の中間電圧、例えば電源電圧ＶＤＤの１／２の電圧となる。

９．画像読取チップの動作
図１７は、画像読取チップ４１５による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図１７は、スキャナーユニット３による画像の読み取りの解像度が４８００ｄｐｉに設定された場合のタイミングチャート図である。

図１７に示されるように、時刻ｔ１から時刻ｔ２の期間において画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルとなり、Ｎ個の画素回路１１０から出力される各画素信号ＰＩＸＯが所定の電圧にリセットされる。

時刻ｔ２から時刻ｔ５までの時間Δｔの期間において赤色ＬＥＤ４１２Ｒが発光する。時刻ｔ１から時刻ｔ３の期間において読み出し信号ＲＥＡＤがハイレベルとなり、Ｎ個のラインメモリー１２０の各容量素子１２２にＮ個の画素回路１１０から出力される所定の電圧の各画素信号ＰＩＸＯが一時的に保存される。各容量素子１２２の電圧は、画素リセット信号ＰＩＸ＿ＲＳＴによってリセットされた所定の電圧であり、前出の式（３）のようになる。

時刻ｔ４から時刻ｔ５の期間において読み出し信号ＲＥＡＤＮがハイレベルとなり、各ラインメモリー１２０において容量素子１２２に一時的に保存されている画素信号が容量素子１２７に保存される。各容量素子１２７の電圧は、前出の式（５）のようになる。

時刻ｔ５から時刻ｔ６の期間において読み出し信号ＲＥＡＤがハイレベルとなり、Ｎ個のラインメモリー１２０の各容量素子１２２にＮ個の画素回路１１０から出力される各画素信号ＰＩＸＯが一時的に保存される。各容量素子１２２の電圧は、赤色ＬＥＤ４１２Ｒの発光によって露光時間Δｔの間に各受光素子１１１が被読取媒体から受けた光に応じた電圧であり、前出の式（４）のようになる。

時刻ｔ５から時刻ｔ７の期間において読み出し信号ＲＥＡＤＳがハイレベルとなり、各ラインメモリー１２０において容量素子１２２に一時的に保存されている画素信号が容量素子１２８に保存される。各容量素子１２８の電圧は、前出の式（６）のようになる。

そして、時刻ｔ８から時刻ｔ９の期間において、画像信号ＯＳが出力される。図１８は、図１７の時刻ｔ８から時刻ｔ９の期間における詳細なタイミングチャート図である。

図１８に示されるように、時刻ｔ８から時刻ｔ９の期間において、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴ、第１リセット信号Ｐｒｅｒｓｔ１及び第２リセット信号Ｐｒｅｒｓｔ２がローレベルとハイレベルを周期的に繰り返す。また、サンプル信号Ｓａｍｐｌｅがハイレベルとローレベルを周期的に繰り返す。そして、ｎ個のＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］～ＣＤＳ＿ＥＮ［ｎ－１］が順番にハイレベルとなり、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときに選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］が１つずつ順番にハイレベルとなる。選択信号ＳＥＬ［ｉ－１］がハイレベルのとき、ｉ番目のＣＤＳ回路１３０の演算増幅器１３３の出力電圧は前出の式（８）あるいは式（９）のようになる。

そして、時刻ｔ８から時刻ｔ９の期間において、赤色ＬＥＤ４１２Ｒの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。

なお、時刻ｔ８において、画素リセット信号ＰＩＸ＿ＲＳＴが所定時間ハイレベルとなった後、緑色ＬＥＤ４１２Ｇが発光し、緑色ＬＥＤ４１２Ｇの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。緑色ＬＥＤ４１２Ｇが発光する期間は、赤色ＬＥＤ４１２Ｒの発光によって生成される画像信号ＯＳが出力される期間と一部重複する。また、緑色ＬＥＤ４１２Ｇの発光が終了した後に、画素リセット信号ＰＩＸ＿ＲＳＴが所定時間ハイレベルとなった後、青色ＬＥＤ４１２Ｂが発光し、青色ＬＥＤ４１２Ｂの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。青色ＬＥＤ４１２Ｂが発光する期間は、緑色ＬＥＤ４１２Ｇの発光によって生成される画像信号ＯＳが出力される期間と一部重複する。緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光が開始してから画像信号ＯＳの出力が終了するまでの動作タイミングは、赤色ＬＥＤ４１２Ｒの発光が開始してから画像信号ＯＳの出力が終了するまでの動作タイミングと同様であるので、その説明を省略する。

１０．画像読取チップの制御方法
一般に、複合機１の電源投入後、ほとんどの時間はスキャナーユニット３が使用されないため、画像読取チップ４１５は、電源電圧ＶＤＤが供給されたまま画像の読み取り動作を行わない状態が長時間続くことになる。このとき、各ＣＤＳ回路１３０の演算増幅器１３３において、ＰＭＯＳトランジスター２０１，２０２のバックゲートには電源電圧ＶＤＤが供給される。したがって、仮に、ＰＭＯＳトランジスター２０１，２０２のゲートに電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の中間電圧が供給されると、ゲートとバックゲートに電位差が生じる状態が長時間続くことになり、ＰＭＯＳトランジスター２０１，２０２の閾値電圧がシフトして特性が劣化するおそれがある。このようなＰＭＯＳトランジスター２０１，２０２の特性劣化の対策として、画像読取チップ４１５が画像の読み取り動作を行わない期間は、ＰＭＯＳトランジスター２０１，２０２のゲートに電源電圧ＶＤＤが供給される。

一方、画像読取チップ４１５が画像の読み取り動作を行う期間では、前述の通り、ｉ番目のＣＤＳ回路１３０は、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がハイレベルの期間において、演算増幅器１３３が動作して、画素信号ＣＤＳＯ［ｉ－１］を出力する。そして、演算増幅器１３３が動作する期間では、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのときに、ＰＭＯＳトランジスター２０１，２０２のゲートの電圧が基準電圧ＶＲＥＦＨと一致する必要がある。この基準電圧ＶＲＥＦＨは、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の中間電圧である。したがって、画像読取チップ４１５が画像の読み取り動作を開始すると、ＰＭＯＳトランジスター２０１，２０２のゲートの電圧が、電源電圧ＶＤＤから中間電圧に変化することになる。演算増幅器１３３の応答速度が遅いと画素信号ＣＤＳＯ［ｉ－１］の出力が遅延してしまうため、演算増幅器１３３の応答速度を上げるために定電流源２０３の電流を大きくすることが考えられる。しかしながら、スキャナーユニット３には複数の画像読取チップ４１５が搭載されるため、スキャナーユニット３の消費電力が大幅に増加し、例えば、スキャナーユニット３がＵＳＢバスパワーで動作することができなくなり、スキャナーユニット３や複合機１の商品価値が低下してしまう。そこで、本実施形態では、演算増幅器１３３の消費電力を増加させずにＰＭＯＳトランジスター２０１，２０２の特性劣化対策が実現されるように、画像読取チップ４１５を制御する。

図１９は、本実施形態の画像読取チップ４１５の制御方法の手順の一例を示すフローチャート図である。また、図２０は、図１９の手順により制御される画像読取チップ４１５の動作を示すタイミングチャート図である。本実施形態では、タイミング制御回路１０１
が図１９の手順を実行する。

図１９に示されるように、まず、工程Ｓ１において待機期間Ｔ１に移行し、工程Ｓ２において、タイミング制御回路１０１は、ＶＲＥＦＨアンプ１７０を待機状態に制御する。図２０に示されるように、パワーダウン信号ＰＤ及びスタンバイ信号ＰＤ＿ＳＴＢＹがともにハイレベルであるパワーダウン期間のときに、時刻ｔ１１において、タイミング制御回路１０１が、パワーダウン信号ＰＤをローレベルに設定することにより、待機期間Ｔ１に移行する。そして、パワーダウン信号ＰＤがローレベルであり、かつ、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルとなるので、ＶＲＥＦＨアンプ１７０は、図１４に示したパワーダウン状態から図１５に示した待機状態に移行する。その結果、ＶＲＥＦＨアンプ１７０は、待機期間Ｔ１において、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＨを生成する動作を停止し、電源電圧ＶＤＤである基準電圧ＶＲＥＦＨを出力する。

また、工程Ｓ３において、タイミング制御回路１０１は、各ＣＤＳ回路１３０が備える演算増幅器１３３のＰＭＯＳトランジスター２０１及びＰＭＯＳトランジスター２０２をともに導通状態に制御する。待機期間Ｔ１において、各演算増幅器１３３のＰＭＯＳトランジスター２０１及びＰＭＯＳトランジスター２０２がともに導通状態であるので、ＰＭＯＳトランジスター２０１のゲート及びＰＭＯＳトランジスター２０２のゲートは電源電圧ＶＤＤとなる。したがって、図２０に示されるように、時刻ｔ１１から時刻ｔ１２までの待機期間Ｔ１において、非反転入力信号ＣＤＳ＿ＩＮＰ［０］～ＣＤＳ＿ＩＮＰ［ｎ－１］は電源電圧ＶＤＤである。このように、長時間継続し得る待機期間Ｔ１では、各演算増幅器１３３のＰＭＯＳトランジスター２０１及びＰＭＯＳトランジスター２０２は、ゲートの電圧がバックゲートの電圧と等しいので、特性が劣化するおそれが低減される。

さらに、工程Ｓ４において、タイミング制御回路１０１は、各ＣＤＳ回路１３０が備える演算増幅器１３３を動作停止状態に制御する。図２０に示されるように、待機期間Ｔ１において、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルであるので、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］～ＣＤＳ＿ＥＮ［ｎ－１］がすべてローレベルであり、各ＣＤＳ回路１３０は差動増幅動作を停止する。

次に、工程Ｓ５において待機期間Ｔ１が終了すると、工程Ｓ６において予備充電期間Ｔ２に移行し、工程Ｓ７において、タイミング制御回路１０１は、ＶＲＥＦＨアンプ１７０を動作状態に制御する。図２０に示されるように、待機期間Ｔ１において、例えば、画像の読み取りの開始を指示するコマンド信号ＣＭＤが入力された場合に、時刻ｔ１２において、タイミング制御回路１０１が、スタンバイ信号ＰＤ＿ＳＴＢＹをローレベルに設定することにより、予備充電期間Ｔ２に移行する。そして、パワーダウン信号ＰＤ及びスタンバイ信号ＰＤ＿ＳＴＢＹがともにローレベルとなるので、ＶＲＥＦＨアンプ１７０は、図１５に示した待機状態から図１６に示した動作状態に移行する。その結果、ＶＲＥＦＨアンプ１７０は、予備充電期間Ｔ２において、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＨを出力する。

また、工程Ｓ８において、タイミング制御回路１０１は、各ＣＤＳ回路１３０が備える演算増幅器１３３のＰＭＯＳトランジスター２０１及びＰＭＯＳトランジスター２０２をともに非導通状態に制御し、かつ、各ＣＤＳ回路１３０が備えるスイッチ素子１３６を導通状態に制御する。予備充電期間Ｔ２において、各演算増幅器１３３のＰＭＯＳトランジスター２０１及びＰＭＯＳトランジスター２０２がともに非導通状態であり、かつ、スイッチ素子１３６が導通状態であるので、ＰＭＯＳトランジスター２０１のゲートに基準電圧ＶＲＥＦＨが供給される。したがって、図２０に示されるように、時刻ｔ１２から時刻ｔ１３までの予備充電期間Ｔ２において、非反転入力信号ＣＤＳ＿ＩＮＰ［０］～ＣＤＳ
＿ＩＮＰ［ｎ－１］は電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下する。

さらに、工程Ｓ９において、タイミング制御回路１０１は、１番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作状態に制御する。図２０に示されるように、時刻ｔ１２においてスタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルからローレベルに変化するので、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルとなり、予備充電期間Ｔ２において、１番目のＣＤＳ回路１３０は差動増幅動作が可能な状態になる。これにより、１番目のＣＤＳ回路１３０が備える演算増幅器１３３の反転入力端子と非反転入力端子がイマジナリーショートの状態となるので、当該演算増幅器のＰＭＯＳトランジスター２０２のゲートの電圧が、ＰＭＯＳトランジスター２０１のゲートの電圧に追従して電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下する。

次に、工程Ｓ１０において予備充電期間Ｔ２が終了すると、工程Ｓ１１において整数ｉを１に設定、工程Ｓ１２において読み出し期間Ｔ３－１に移行する。図２０に示されるように、時刻ｔ１３から時刻ｔ１４までの期間において、タイミング制御回路１０１が、スタート信号ＳＴ＿ＢＬＫ［０］をハイレベルに設定することにより、読み出し期間Ｔ３－１に移行する。また、時刻ｔ１３において、タイミング制御回路１０１は、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］をハイレベルに設定し、かつ、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［１］～ＶＲＥＦＳＷ［ｎ－１］をローレベルに設定する。

そして、工程Ｓ１３において、タイミング制御回路１０１は、１番目のＣＤＳ回路１３０が備える演算増幅器１３３のＰＭＯＳトランジスター２０１のゲートに第１の画素信号を入力し、かつ、ＰＭＯＳトランジスター２０２のゲートに第２の画素信号を入力する。例えば、４８００ｄｐｉの解像度に設定されている場合、タイミング制御回路１０１は、読み出し期間Ｔ３－１において、選択信号ＳＥＬ［０］～ＳＥＬ［ｍ－１］が１つずつ順番にハイレベルにする。その結果、図２０に示されるように、時刻ｔ１３から時刻ｔ１６までの読み出し期間Ｔ３－１において、１番目からｍ番目までのｍ個のラインメモリー１２０の容量素子１２７にそれぞれ保存されているｍ個の第１の画素信号が１つずつ順番に非反転入力信号ＣＤＳ＿ＩＮＰ［０］としてＰＭＯＳトランジスター２０１のゲートに入力される。また、１番目からｍ番目までのｍ個のラインメモリー１２０の容量素子１２８にそれぞれ保存されているｍ個の第２の画素信号が１つずつ順番に反転入力信号ＣＤＳ＿ＩＮＮ［０］としてＰＭＯＳトランジスター２０２のゲートに入力される。

ここで、図２０に示されるように、予備充電期間Ｔ２において、非反転入力信号ＣＤＳ＿ＩＮＰ［０］及び反転入力信号ＣＤＳ＿ＩＮＮ［０］がともに基準電圧ＶＲＥＦＨまで低下しているので、１番目のＣＤＳ回路１３０は第１の画素信号及び第２の画素信号が入力されると第１の画素信号と第２の画素信号との差動増幅動作を直ちに開始することができる。したがって、演算増幅器１３３の定電流源２０３の電流を大きくすることなく、１番目のＣＤＳ回路１３０からの画素信号ＣＤＳＯ［０］の出力が遅延しないようにすることができる。

工程Ｓ１４において所定時間が経過すると、工程Ｓ１５において整数ｉ＝１がｎよりも小さい場合、工程Ｓ１６において、タイミング制御回路１０１は、２番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作状態に制御する。図２０に示されるように、時刻ｔ１５において、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［１］がハイレベルとなり、２番目のＣＤＳ回路１３０は差動増幅動作が可能な状態になる。これにより、２番目のＣＤＳ回路１３０が備える演算増幅器１３３の反転入力端子と非反転入力端子がイマジナリーショートの状態となるので、当該演算増幅器のＰＭＯＳトランジスター２０２のゲートの電圧が電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下し、ＰＭＯＳトランジスター２０１のゲートの電圧と等しくなる。したがって、図２０に示されるように、時刻ｔ１５から時刻ｔ
１６までの期間において、反転入力信号ＣＤＳ＿ＩＮＮ［１］は電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下する。なお、工程Ｓ１５において整数ｉ＝１がｎと等しい場合は、工程Ｓ１６は行われない。

次に、工程Ｓ１７において読み出し期間Ｔ３－１が終了すると、工程Ｓ１８において、タイミング制御回路１０１は、１番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作停止状態に制御する。図２０に示されるように、時刻ｔ１６においてＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がローレベルとなり、１番目のＣＤＳ回路１３０は差動増幅動作を停止する。

そして、工程Ｓ１９において整数ｉ＝１がｎよりも小さい場合、工程Ｓ２０において整数ｉに１を加算し、工程Ｓ１２において読み出し期間Ｔ３－２に移行する。図２０に示されるように、時刻ｔ１６から時刻ｔ１７までの期間において、タイミング制御回路１０１が、スタート信号ＳＴ＿ＢＬＫ［１］をハイレベルに設定することにより、読み出し期間Ｔ３－２に移行する。また、時刻ｔ１６において、タイミング制御回路１０１は、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［１］をハイレベルに設定し、かつ、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］，ＶＲＥＦＳＷ［２］～ＶＲＥＦＳＷ［ｎ－１］をローレベルに設定する。

そして、工程Ｓ１３において、タイミング制御回路１０１は、２番目のＣＤＳ回路１３０が備える演算増幅器１３３のＰＭＯＳトランジスター２０１のゲートに第１の画素信号を入力し、かつ、ＰＭＯＳトランジスター２０２のゲートに第２の画素信号を入力する。図２０に示されるように、時刻ｔ１６から時刻ｔ１９までの読み出し期間Ｔ３－２において、ｍ＋１番目から２ｍ番目までのｍ個のラインメモリー１２０の容量素子１２７にそれぞれ保存されているｍ個の第１の画素信号が１つずつ順番に非反転入力信号ＣＤＳ＿ＩＮＰ［１］としてＰＭＯＳトランジスター２０１のゲートに入力される。また、ｍ＋１番目から２ｍ番目までのｍ個のラインメモリー１２０の容量素子１２８にそれぞれ保存されているｍ個の第２の画素信号が１つずつ順番に反転入力信号ＣＤＳ＿ＩＮＮ［１］としてＰＭＯＳトランジスター２０２のゲートに入力される。

ここで、図２０に示されるように、読み出し期間Ｔ３－２が開始する時刻ｔ１６までに、非反転入力信号ＣＤＳ＿ＩＮＰ［１］及び反転入力信号ＣＤＳ＿ＩＮＮ［１］がともに基準電圧ＶＲＥＦＨまで低下しているので、２番目のＣＤＳ回路１３０は第１の画素信号及び第２の画素信号が入力されると第１の画素信号と第２の画素信号との差動増幅動作を直ちに開始することができる。したがって、演算増幅器１３３の定電流源２０３の電流を大きくすることなく、２番目のＣＤＳ回路１３０からの画素信号ＣＤＳＯ［１］の出力が遅延しないようにすることができる。

工程Ｓ１４において所定時間が経過すると、工程Ｓ１５において整数ｉ＝２がｎよりも小さい場合、工程Ｓ１６において、タイミング制御回路１０１は、３番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作状態に制御する。図２０に示されるように、時刻ｔ１８において、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［２］がハイレベルとなり、３番目のＣＤＳ回路１３０は差動増幅動作が可能な状態になる。これにより、３番目のＣＤＳ回路１３０が備える演算増幅器１３３の反転入力端子と非反転入力端子がイマジナリーショートの状態となるので、当該演算増幅器のＰＭＯＳトランジスター２０２のゲートの電圧が電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下し、ＰＭＯＳトランジスター２０１のゲートの電圧と等しくなる。したがって、図２０に示されるように、時刻ｔ１８から時刻ｔ１９までの期間において、反転入力信号ＣＤＳ＿ＩＮＮ［２］は電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下する。なお、工程Ｓ１５において整数ｉ＝１がｎと等しい場合は、工程Ｓ１６は行われない。

次に、工程Ｓ１７において読み出し期間Ｔ３－２が終了すると、工程Ｓ１８において、タイミング制御回路１０１は、２番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作停止状態に制御する。図２０に示されるように、時刻ｔ１９においてＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［１］がローレベルとなり、２番目のＣＤＳ回路１３０は差動増幅動作を停止する。

そして、工程Ｓ１９において整数ｉ＝２がｎよりも小さい場合、工程Ｓ２０において整数ｉに１を加算し、工程Ｓ１２において読み出し期間Ｔ３－３に移行する。以降、タイミング制御回路１０１は、読み出し期間Ｔ３－３～Ｔ３－（ｎ－１）において、読み出し期間Ｔ３－２と同様の制御を行う。

そして、工程Ｓ１５において整数ｉ＝ｎ－１がｎよりも小さいので、工程Ｓ１６において、タイミング制御回路１０１は、ｎ番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作状態に制御する。図２０に示されるように、時刻ｔ２０において、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｎ－１］がハイレベルとなり、ｎ番目のＣＤＳ回路１３０は差動増幅動作が可能な状態になる。これにより、ｎ番目のＣＤＳ回路１３０が備える演算増幅器１３３の反転入力端子と非反転入力端子がイマジナリーショートの状態となるので、当該演算増幅器のＰＭＯＳトランジスター２０２のゲートの電圧が電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下し、ＰＭＯＳトランジスター２０１のゲートの電圧と等しくなる。したがって、図２０に示されるように、時刻ｔ２０から時刻ｔ２１までの期間において、反転入力信号ＣＤＳ＿ＩＮＮ［ｎ－１］は電源電圧ＶＤＤから基準電圧ＶＲＥＦＨまで低下する。

次に、工程Ｓ１７において読み出し期間Ｔ３－（ｎ－１）が終了すると、工程Ｓ１８において、タイミング制御回路１０１は、ｎ番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作停止状態に制御する。

そして、工程Ｓ１９において整数ｉ＝ｎ－１がｎよりも小さいので、工程Ｓ２０において整数ｉに１を加算し、工程Ｓ１２において読み出し期間Ｔ３－ｎに移行する。図２０に示されるように、時刻ｔ２１から時刻ｔ２２までの期間において、タイミング制御回路１０１が、スタート信号ＳＴ＿ＢＬＫ［ｎ－１］をハイレベルに設定することにより、読み出し期間Ｔ３－ｎに移行する。また、時刻ｔ２１において、タイミング制御回路１０１は、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｎ－１］をハイレベルに設定し、かつ、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］～ＶＲＥＦＳＷ［ｎ－２］をローレベルに設定する。

そして、工程Ｓ１３において、タイミング制御回路１０１は、ｎ番目のＣＤＳ回路１３０が備える演算増幅器１３３のＰＭＯＳトランジスター２０１のゲートに第１の画素信号を入力し、かつ、ＰＭＯＳトランジスター２０２のゲートに第２の画素信号を入力する。図２０に示されるように、時刻ｔ２１から時刻ｔ２３までの読み出し期間Ｔ３－ｎにおいて、Ｎ－ｍ＋１番目からＮ番目までのｍ個のラインメモリー１２０の容量素子１２７にそれぞれ保存されているｍ個の第１の画素信号が１つずつ順番に非反転入力信号ＣＤＳ＿ＩＮＰ［ｎ－１］としてＰＭＯＳトランジスター２０１のゲートに入力される。また、Ｎ－ｍ＋１番目からＮ番目までのｍ個のラインメモリー１２０の容量素子１２８にそれぞれ保存されているｍ個の第２の画素信号が１つずつ順番に反転入力信号ＣＤＳ＿ＩＮＮ［ｎ－１］としてＰＭＯＳトランジスター２０２のゲートに入力される。

ここで、図２０に示されるように、読み出し期間Ｔ３－ｎが開始する時刻ｔ２１までに、非反転入力信号ＣＤＳ＿ＩＮＰ［ｎ－１］及び反転入力信号ＣＤＳ＿ＩＮＮ［ｎ－１］
がともに基準電圧ＶＲＥＦＨまで低下しているので、ｎ番目のＣＤＳ回路１３０は第１の画素信号及び第２の画素信号が入力されると第１の画素信号と第２の画素信号との差動増幅動作を直ちに開始することができる。したがって、演算増幅器１３３の定電流源２０３の電流を大きくすることなく、ｎ番目のＣＤＳ回路１３０からの画素信号ＣＤＳＯ［ｎ－１］の出力が遅延しないようにすることができる。

工程Ｓ１４において所定時間が経過すると、工程Ｓ１５において整数ｉがｎと等しいので工程Ｓ１６を行わず、工程Ｓ１７において読み出し期間Ｔ３－ｎが終了すると、工程Ｓ１８において、タイミング制御回路１０１は、ｎ番目のＣＤＳ回路１３０が備える演算増幅器１３３を動作停止状態に制御する。図２０に示されるように、時刻ｔ２３においてＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｎ－１］がローレベルとなり、ｎ番目のＣＤＳ回路１３０は差動増幅動作を停止する。

そして、工程Ｓ１９において整数ｉがｎと等しいので、工程Ｓ１において待機期間Ｔ１に移行する。図２０に示されるように、時刻ｔ２４において、タイミング制御回路１０１がスタンバイ信号ＰＤ＿ＳＴＢＹをハイレベルに設定することにより、待機期間Ｔ１に移行する。以降、タイミング制御回路１０１は、画像の読み出し処理が終了するまで、工程Ｓ１～工程Ｓ２０の制御を繰り返す。

なお、待機期間Ｔ１は第１の期間の一例であり、予備充電期間Ｔ２は、第１の期間よりも後の第２の期間の一例であり、読み出し期間Ｔ３－１～Ｔ３－ｎは、それぞれ第２の期間よりも後の第３の期間の一例である。

１１．作用効果
以上に説明したように、本実施形態では、画像読取装置であるスキャナーユニット３において、画像読取チップ４１５は、光源４１２から照射された光が被読取媒体で反射した光を電気信号に変換する画素回路１１０と、画素回路１１０から出力される第１の画素信号を保存する容量素子１２７と、画素回路１１０から出力される第２の画素信号を保存する容量素子１２８と、容量素子１２７，１２８にそれぞれ保存されている第１の画素信号及び第２の画素信号が入力され、第１の画素信号と第２の画素信号とを差動増幅した画素信号を出力するＣＤＳ回路１３０と、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＨを出力するＶＲＥＦＨアンプ１７０と、を備える。また、ＣＤＳ回路１３０は、ゲートに第１の画素信号が入力され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されるＰＭＯＳトランジスター２０１と、ゲートに第２の画素信号が入力され、バックゲートが電源電圧ノードＮ_ＶＤＤと接続されるＰＭＯＳトランジスター２０２と、ＰＭＯＳトランジスター２０１のゲートと電源電圧ノードＮ_ＶＤＤとの間に接続されるＰＭＯＳトランジスター２０４と、ＰＭＯＳトランジスター２０２のゲートと電源電圧ノードＮ_ＶＤＤとの間に接続されるＰＭＯＳトランジスター２０５と、ＰＭＯＳトランジスター２０１のゲートと基準電圧ノードＮ_{ＶＲＥＦＨ}との間に接続されるスイッチ素子１３６と、を有する。

そして、待機期間Ｔ１において、ＰＭＯＳトランジスター２０４が導通状態であるのでＰＭＯＳトランジスター２０１のゲートと電源電圧ノードＮ_ＶＤＤとが電気的に接続され、ＰＭＯＳトランジスター２０５が導通状態であるのでＰＭＯＳトランジスター２０２のゲートと電源電圧ノードＮ_ＶＤＤとが電気的に接続される。そのため、長時間にわたる待機期間Ｔ１において、ＰＭＯＳトランジスター２０１，２０２のゲートとバックゲートが同電位になるので、ＮＢＴＩの発生によるＰＭＯＳトランジスター２０１，２０２の特性の劣化が低減される。

また、待機期間Ｔ１よりも後の予備充電期間Ｔ２において、ＰＭＯＳトランジスター２
０４，２０５がともに非導通状態であり、かつ、スイッチ素子１３６が導通状態であるので、ＰＭＯＳトランジスター２０１のゲートに電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の基準電圧ＶＲＥＦＨが供給される。その後、ＣＤＳ回路１３０において、演算増幅器１３３が動作を開始すると、差動入力対を構成するＰＭＯＳトランジスター２０１，２０２のゲートがイマジナリーショートによって同電位となり、ＰＭＯＳトランジスター２０１，２０２のゲートの電圧がともに基準電圧ＶＲＥＦＨとなる。

さらに、予備充電期間Ｔ２よりも後の読み出し期間Ｔ３－１～Ｔ３－ｎの各々において、ＰＭＯＳトランジスター２０１，２０２のゲートの電圧がともに基準電圧ＶＲＥＦＨである状態で、ＰＭＯＳトランジスター２０１のゲートに第１の画素信号が入力され、かつ、ＰＭＯＳトランジスター２０２のゲートに第２の画素信号が入力されるので、第１の画素信号と第２の画素信号とを差動増幅した画素信号の出力遅延が低減される。

したがって、本実施形態のスキャナーユニット３によれば、画像読取チップ４１５において、ＣＤＳ回路１３０の入力差動対を構成するＰＭＯＳトランジスター２０１，２０２の特性劣化を低減させるとともに電流を増加させずに出力遅延を改善することができる。

また、本実施形態のスキャナーユニット３によれば、待機期間Ｔ１において、ＶＲＥＦＨアンプ１７０が電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間の基準電圧ＶＲＥＦＨを生成する動作を停止し、ＣＤＳ回路１３０が差動増幅動作を停止するので、画像読取チップ４１５の消費電力を低減させることができる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上記の実施形態では、スキャナーユニット３による画像の読み取りの最高解像度は４８００ｄｐｉであり、設定可能な解像度は４８００ｄｐｉ、２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉであるが、最高解像度や設定可能な解像度はこれに限られず、画像読取チップ４１５の構成に応じた各種の解像度の設定が可能である。例えば、最高解像度が１２００ｄｐｉであってもよいし、設定可能な解像度が１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉであってもよい。また、上記の実施形態では、各画像読取チップ４１５は、解像度が最高解像度である４８００ｄｐｉに設定された場合はラインメモリー１２０から画素信号を１つずつ出力し、解像度が２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉに設定された場合は、ラインメモリー１２０から画素信号を２個ずつ、４個ずつ、８個ずつ又は１６個ずつ出力して電圧加算する構成であるが、各画像読取チップ４１５の構成はこれに限られない。例えば、最高解像度を１２００ｄｐｉとし、画像読取チップ４１５は、解像度が１２００ｄｐｉに設定された場合はラインメモリー１２０から画素信号を１つずつ出力し、解像度が６００ｄｐｉ又は３００ｄｐｉに設定された場合は、ラインメモリー１２０から画素信号を２個ずつ又は４個ずつ出力して電圧加算する構成であってもよい。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。

本発明の半導体装置及び画像読取装置は、スキャナーやスキャナー用のイメージセンサーに好適であるが、アナログ信号処理により高速な画像読み取りが必要な装置やセンサーにも適用可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態および変形例から以下の内容が導き出される。

半導体装置の一態様は、
第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、
電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、
を備え、
前記差動増幅回路は、
ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、
ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、
前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第１のスイッチ素子と、
前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、
前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、
を有し、
第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに導通状態であり、
前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに非導通状態であり、かつ、前記第３のスイッチ素子が導通状態であり、
前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号が入力され、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号が入力される。

この半導体装置では、第１の期間において、第１のスイッチ素子が導通状態であるので第１のＰＭＯＳトランジスターのゲートと電源電圧ノードとが電気的に接続され、第２のスイッチ素子が導通状態であるので第２のＰＭＯＳトランジスターのゲートと電源電圧ノードとが電気的に接続される。そのため、第１のＰＭＯＳトランジスターのゲートとバックゲートが同電位になり、第２のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるので、ＮＢＴＩの発生による第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性の劣化が低減される。また、第１の期間よりも後の第２の期間において、第１のスイッチ素子及び第２のスイッチ素子がともに非導通状態であり、かつ、第３のスイッチ素子が導通状態であるので、第１のＰＭＯＳトランジスターのゲートに電源電圧とグラウンド電圧との間の基準電圧が供給される。その後、差動入力対を構成する第１のＰＭＯＳトランジスターのゲートと第２のＰＭＯＳトランジスターのゲートが同電位となり、第１のＰＭＯＳトランジスターのゲートの電圧と第２のＰＭＯＳトランジスターのゲートの電圧がともに基準電圧となる。さらに、第２の期間よりも後の第３の期間において、第１のＰＭＯＳトランジスターのゲートの電圧と第２のＰＭＯＳトランジスターのゲートの電圧がともに基準電圧である状態で、第１のＰＭＯＳトランジスターのゲートに
第１の信号が入力され、かつ、第２のＰＭＯＳトランジスターのゲートに第２の信号が入力されるので、第１の信号と第２の信号とを差動増幅した第３の信号の出力遅延が低減される。したがって、この半導体装置によれば、差動増幅回路の入力差動対を構成する第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性劣化を低減させるとともに電流を増加させずに出力遅延を改善することができる。

前記半導体装置の一態様において、
前記基準電圧回路は、
前記第２の期間及び前記第３の期間において、前記基準電圧を出力してもよい。

前記半導体装置の一態様において、
前記基準電圧回路は、
前記第１の期間において、前記基準電圧を生成する動作を停止してもよい。

この半導体装置によれば、第１の期間において基準電圧回路の消費電力を低減させることができる。

前記半導体装置の一態様において、
前記差動増幅回路は、
前記第３の期間において、前記第１の信号と前記第２の信号とを差動増幅してもよい。

前記半導体装置の一態様において、
前記差動増幅回路は、
前記第１の期間において、差動増幅動作を停止してもよい。

この半導体装置によれば、第１の期間において差動増幅回路の消費電力を低減させることができる。

前記半導体装置の一態様は、
光源から照射された光が被読取媒体で反射した光を電気信号に変換する画素回路と、
前記画素回路から出力される第１の画素信号を保存する第１の記憶素子と、
前記画素回路から出力される第２の画素信号を保存する第２の記憶素子と、
をさらに備え、
前記第１の信号は、前記第１の記憶素子に保存された前記第１の画素信号であり、
前記第２の信号は、前記第２の記憶素子に保存された前記第２の画素信号であってもよい。

この半導体装置では、第１の画素信号と第２の画素信号とを差動増幅した画素信号の出力遅延が低減される。したがって、この半導体装置によれば、差動増幅回路の入力差動対を構成する第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性劣化を低減させるとともに電流を増加させずに画素信号の出力遅延を改善することができる。

画像読取装置の一態様は、
前記半導体装置の一態様と、
前記光源と、
を備える。

この画像読取装置によれば、差動増幅回路の入力差動対を構成する第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性劣化を低減させるとともに電流を増加させずに画素信号の出力遅延を改善することが可能な半導体装置を備えるので、画像の
読み取り速度を向上させることができる。

半導体装置の制御方法の一態様は、
第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、を備え、前記差動増幅回路は、ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第１のスイッチ素子と、前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、を有する、半導体装置の制御方法であって、
第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに導通状態に制御し、
前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに非導通状態に制御し、かつ、前記第３のスイッチ素子を導通状態に制御し、
前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号を入力し、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号を入力する。

この半導体装置の制御方法では、第１の期間において、第１のスイッチ素子を導通状態に制御するので第１のＰＭＯＳトランジスターのゲートと電源電圧ノードとが電気的に接続され、第２のスイッチ素子を導通状態に制御するので第２のＰＭＯＳトランジスターのゲートと電源電圧ノードとが電気的に接続される。そのため、第１のＰＭＯＳトランジスターのゲートとバックゲートが同電位になり、第２のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるので、ＮＢＴＩの発生による第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性の劣化が低減される。また、第１の期間よりも後の第２の期間において、第１のスイッチ素子及び第２のスイッチ素子をともに非導通状態に制御し、かつ、第３のスイッチ素子を導通状態に制御するので、第１のＰＭＯＳトランジスターのゲートに電源電圧とグラウンド電圧との間の基準電圧が供給される。その後、差動入力対を構成する第１のＰＭＯＳトランジスターのゲートと第２のＰＭＯＳトランジスターのゲートが同電位となり、第１のＰＭＯＳトランジスターのゲートの電圧と第２のＰＭＯＳトランジスターのゲートの電圧がともに基準電圧となる。さらに、第２の期間よりも後の第３の期間において、第１のＰＭＯＳトランジスターのゲートの電圧と第２のＰＭＯＳトランジスターのゲートの電圧がともに基準電圧である状態で、第１のＰＭＯＳトランジスターのゲートに第１の信号を入力し、かつ、第２のＰＭＯＳトランジスターのゲートに第２の信号を入力するので、第１の信号と第２の信号とを差動増幅した第３の信号の出力遅延が低減される。したがって、この半導体装置の制御方法によれば、差動増幅回路の入力差動対を構成する第１のＰＭＯＳトランジスター及び第２のＰＭＯＳトランジスターの特性劣化を低減させるとともに電流を増加させずに出力遅延を改善することができる。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、
６６…排出口、１００…シリコン基板、１００ａ…第１長辺、１００ｂ…第２長辺、１０１…タイミング制御回路、１０２…走査回路、１０３－１～１０３－ｎ…ブロック、１１０…画素回路、１１１…受光素子、１１２…反転増幅器、１１３…容量素子、１１４…スイッチ素子、１２０…ラインメモリー、１２１…スイッチ素子、１２２…容量素子、１２３…ＮＭＯＳトランジスター、１２４…定電流源、１２５…スイッチ素子、１２６…スイッチ素子、１１７…容量素子、１２８…容量素子、１２９ｐ…スイッチ素子、１２９ｎ…スイッチ素子、１３０…ＣＤＳ回路、１３１ｐ…容量素子、１３１ｎ…容量素子、１３２ｐ…スイッチ素子、１３２ｎ…スイッチ素子、１３３…演算増幅器、１３４…ＮＭＯＳトランジスター、１３５…定電流源、１３６…スイッチ素子、１３７…スイッチ素子、１３８…ロジック回路、１４０…プリアンプ、１４１…容量素子、１４２…反転増幅器、１４３…容量素子、１４４，１４５，１４６，１４７…スイッチ素子、１４８…容量素子、１５０…出力バッファー、１５１…演算増幅器、１５２…ＮＭＯＳトランジスター、１５３…定電流源、１５４…スイッチ素子、１６０…バイアス回路、１７０…ＶＲＥＦＨアンプ、１７１…ＮＭＯＳトランジスター、１７２…定電流源、１７３…抵抗素子、１７４ｐ，１７４ｎ，１７５，１７６…スイッチ素子、１７７…演算増幅器、１７８…スイッチ素子、１７９ａ，１７９ｂ…論理反転素子、１８０…ＶＲＥＦＬアンプ、１９０…読み出し回路、２０１，２０２…ＰＭＯＳトランジスター、２０３…定電流源、２０４，２０５，２０６，２０７，２０８，２０９，２１０…ＰＭＯＳトランジスター、２１１，２１２，２１３，２１４…ＮＭＯＳトランジスター、２１５…論理反転素子、３００…制御部、３０２…アナログフロントエンド、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ

Claims (8)

1. 第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、
   電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、
   を備え、
   前記差動増幅回路は、
   ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、
   ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、
   前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第１のスイッチ素子と、
   前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、
   前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、
   を有し、
   第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに導通状態であり、
   前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子がともに非導通状態であり、かつ、前記第３のスイッチ素子が導通状態であり、
   前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号が入力され、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号が入力される、半導体装置。
2. 前記基準電圧回路は、
   前記第２の期間及び前記第３の期間において、前記基準電圧を出力する、請求項１に記載の半導体装置。
3. 前記基準電圧回路は、
   前記第１の期間において、前記基準電圧を生成する動作を停止する、請求項１又は２に記載の半導体装置。
4. 前記差動増幅回路は、
   前記第３の期間において、前記第１の信号と前記第２の信号とを差動増幅する、請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記差動増幅回路は、
   前記第１の期間において、差動増幅動作を停止する、請求項１乃至４のいずれか一項に記載の半導体装置。
6. 光源から照射された光が被読取媒体で反射した光を電気信号に変換する画素回路と、
   前記画素回路から出力される第１の画素信号を保存する第１の記憶素子と、
   前記画素回路から出力される第２の画素信号を保存する第２の記憶素子と、
   をさらに備え、
   前記第１の信号は、前記第１の記憶素子に保存された前記第１の画素信号であり、
   前記第２の信号は、前記第２の記憶素子に保存された前記第２の画素信号である、請求項１乃至５のいずれか一項に記載の半導体装置。
7. 請求項６に記載の半導体装置と、
   前記光源と、
   を備えた、画像読取装置。
8. 第１の信号及び第２の信号が入力され、前記第１の信号と前記第２の信号とを差動増幅した第３の信号を出力する差動増幅回路と、電源電圧とグラウンド電圧との間の電圧である基準電圧を出力する基準電圧回路と、を備え、前記差動増幅回路は、ゲートに前記第１の信号が入力され、バックゲートが、前記電源電圧が供給されるノードである電源電圧ノードと接続される第１のＰＭＯＳトランジスターと、ゲートに前記第２の信号が入力され、バックゲートが前記電源電圧ノードと接続される第２のＰＭＯＳトランジスターと、前記第１のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第１のスイッチ素子と、前記第２のＰＭＯＳトランジスターの前記ゲートと前記電源電圧ノードとの間に接続される第２のスイッチ素子と、前記第１のＰＭＯＳトランジスターの前記ゲートと前記基準電圧回路が前記基準電圧を出力するノードである基準電圧ノードとの間に接続される第３のスイッチ素子と、を有する、半導体装置の制御方法であって、
   第１の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに導通状態に制御し、
   前記第１の期間よりも後の第２の期間において、前記第１のスイッチ素子及び前記第２のスイッチ素子をともに非導通状態に制御し、かつ、前記第３のスイッチ素子を導通状態に制御し、
   前記第２の期間よりも後の第３の期間において、前記第１のＰＭＯＳトランジスターの前記ゲートに前記第１の信号を入力し、かつ、前記第２のＰＭＯＳトランジスターの前記ゲートに前記第２の信号を入力する、半導体装置の制御方法。

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