JP2023174039A - 半導体装置及び画像読取装置 - Google Patents
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Abstract
【課題】電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることが可能な半導体装置を提供すること。
【解決手段】第1の電源配線と、前記第1の電源配線とは異なる第2の電源配線と、前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、前記スイッチ素子を駆動するバッファー回路と、前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、を備え、前記バッファー回路は、前記第2の電源配線と接続されている、半導体装置。
【選択図】図6
【解決手段】第1の電源配線と、前記第1の電源配線とは異なる第2の電源配線と、前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、前記スイッチ素子を駆動するバッファー回路と、前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、を備え、前記バッファー回路は、前記第2の電源配線と接続されている、半導体装置。
【選択図】図6
Description
本発明は、半導体装置及び画像読取装置に関する。
特許文献1には、受光する光の色毎に一方向に配列され、光を電気信号に変換する複数の画素と、予め定められた数の画素を画素群として、画素がそれぞれ変換した複数の電気信号を周波数拡散クロックに同期して画素群毎に並列処理する並列処理部と、並列処理部が並列処理した複数の電気信号それぞれに対し、画素群毎に共通の値に基づいてオフセットレベルを補正する補正部と、を有する、光電変換素子が記載されている。特許文献1に記載の光電変換素子によれば、回路規模が増大することを抑えつつ、周波数拡散クロックに起因して読取画像にスジが生じることを低減することができる。
しかしながら、特許文献1に記載の光電変換素子では、電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることはできない。
本発明に係る半導体装置の一態様は、
第1の電源配線と、
前記第1の電源配線とは異なる第2の電源配線と、
前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第2の電源配線と接続されている。
第1の電源配線と、
前記第1の電源配線とは異なる第2の電源配線と、
前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第2の電源配線と接続されている。
本発明に係る半導体装置の他の一態様は、
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている。
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている。
本発明に係る画像読取装置の一態様は、
前記半導体装置の一態様と、
光源と、
を備える。
前記半導体装置の一態様と、
光源と、
を備える。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機1について説明する。
1.第1実施形態
1-1.複合機の構造
図1は、複合機1を示した外観斜視図である。図1に示すように、複合機1は、画像記録装置であるプリンターユニット2と、画像読取装置であるスキャナーユニット3とを含む。具体的には、複合機1は、装置本体であるプリンターユニット2と、プリンターユニット2の上部に配設されたアッパーユニットであるスキャナーユニット3と、を一体に備えている。なお、以下、図1においての前後方向をX軸方向とし、左右方向をY軸方向として説明する。
1-1.複合機の構造
図1は、複合機1を示した外観斜視図である。図1に示すように、複合機1は、画像記録装置であるプリンターユニット2と、画像読取装置であるスキャナーユニット3とを含む。具体的には、複合機1は、装置本体であるプリンターユニット2と、プリンターユニット2の上部に配設されたアッパーユニットであるスキャナーユニット3と、を一体に備えている。なお、以下、図1においての前後方向をX軸方向とし、左右方向をY軸方向として説明する。
図1に示すように、プリンターユニット2は、印刷用紙や単票紙等の記録媒体を送り経路に沿って送る不図示の搬送部と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う不図示の印刷部と、前面に配設されたパネル形式の操作部63と、搬送部、印刷部および操作部63を搭載した不図示の装置フレームと、これらを覆う装置ハウジング65と、を備えている。装置ハウジング65には、印刷を終えた記録媒体が排出される排出口66が設けられている。また、図示を省略するが、プリンターユニット2の後面下部には、USBポートおよび電源ポートが配設されている。すなわち、複合機1は、USBポートを介してコンピューター等に接続可能に構成されている。
スキャナーユニット3は、後端部のヒンジ部4を介してプリンターユニット2に回動自在に支持されており、プリンターユニット2の上部を開閉自在に覆っている。すなわち、スキャナーユニット3を回動方向に引き上げることで、プリンターユニット2の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット2の内部が露出させる。一方、スキャナーユニット3を回動方向に引き降ろし、プリンターユニット2上に載置することで、スキャナーユニット3によって当該上面開口部を閉塞する。このように、スキャナーユニット3を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。
図2は、スキャナーユニット3の内部構造を示した斜視図である。図1および図2に示されるように、スキャナーユニット3は、筐体であるアッパーフレーム11と、アッパーフレーム11に収容された画像読取部12と、アッパーフレーム11の上部に回動自在に支持された上蓋13と、を備えている。図2に示すように、アッパーフレーム11は、画像読取部12を収容する箱型の下ケース16と、下ケース16の天面を覆う上ケース17と、を備えている。上ケース17には、不図示のガラス製の原稿載置板が広く配設されており、被読取面を下にした被読取媒体をこれに載置する。一方、下ケース16は、上面を開放した浅い箱状に形成されている。
図2に示されるように、画像読取部12は、ラインセンサー方式のセンサーユニット31と、センサーユニット31を搭載したセンサーキャリッジ32と、Y軸方向に延在し、センサーキャリッジ32をスライド自在に支持するガイド軸33と、センサーキャリッジ32をガイド軸33に沿って移動する自走式のセンサー移動機構34と、を備えている。センサーユニット31は、X軸方向に延在したCMOSラインセンサーであるイメージセンサーモジュール41を有し、モーター駆動のセンサー移動機構34により、ガイド軸33に沿ってY軸方向に往復動する。CMOSは、Complementary Metal-Oxide-Semiconductorの略である。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット31は、CCDラインセンサーであってもよい。CCDは、Charge Coupled Deviceの略である。
図3は、イメージセンサーモジュール41の構成を模式的に示す分解斜視図である。図3に示される例では、イメージセンサーモジュール41は、ケース411、光源412、レンズ413、モジュール基板414、及び画像を読み取るための半導体装置である画像読取チップ415を含んで構成されている。光源412、レンズ413および画像読取チップ415は、ケース411とモジュール基板414との間に収容されている。ケース411にはスリットが設けられている。光源412は、例えば、R,G,Bの各発光ダイオードを有し、R,G,Bの各発光ダイオード、すなわち、赤色LED、緑色LED、青色LEDを高速に切り換えながら順番に発光させる。LEDは、Light emitting diodeの略である。光源412が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からの光は当該スリットを介してレンズ413に入力される。レンズ413は、入力された光を画像読取チップ415へと導く。そして、画像読取チップ415は、光源412から照射された光が被読取媒体で反射した光に基づき、当該被読取媒体に形成されている画像を読み取る。
図4は、画像読取チップ415の配置を模式的に示す平面図である。図4に示されるように、複数の画像読取チップ415が、モジュール基板414上に1次元方向に、具体的にはX軸方向に並べて配置されている。各画像読取チップ415は、一列に配置された多数の受光素子を有しており、各画像読取チップ415が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット3を実現することができる。また、画像読取チップ415の数が多いほど、大きな画像も読み取り可能なスキャナーユニット3を実現することができる。
1-2.スキャナーユニットの機能構成
図5は、画像読取装置であるスキャナーユニット3の機能構成を示す機能ブロック図である。図5に示される例では、スキャナーユニット3は、制御部300、アナログフロントエンド302、赤色LED412R、緑色LED412G、青色LED412B及び複数の画像読取チップ415を含んで構成されている。前述したように、赤色LED412R、緑色LED412G及び青色LED412Bは光源412に備えられており、複数の画像読取チップ415は、モジュール基板414上に並べて配置されている。赤色LED412R、緑色LED412G及び青色LED412Bは、それぞれ複数個存在してもよい。また、制御部300及びアナログフロントエンド302は、モジュール基板414あるいはモジュール基板414とは異なる不図示の基板に備えられている。制御部300及びアナログフロントエンド302は、それぞれ、集積回路で実現されてもよい。
図5は、画像読取装置であるスキャナーユニット3の機能構成を示す機能ブロック図である。図5に示される例では、スキャナーユニット3は、制御部300、アナログフロントエンド302、赤色LED412R、緑色LED412G、青色LED412B及び複数の画像読取チップ415を含んで構成されている。前述したように、赤色LED412R、緑色LED412G及び青色LED412Bは光源412に備えられており、複数の画像読取チップ415は、モジュール基板414上に並べて配置されている。赤色LED412R、緑色LED412G及び青色LED412Bは、それぞれ複数個存在してもよい。また、制御部300及びアナログフロントエンド302は、モジュール基板414あるいはモジュール基板414とは異なる不図示の基板に備えられている。制御部300及びアナログフロントエンド302は、それぞれ、集積回路で実現されてもよい。
制御部300は、赤色LED412Rに対して所定のタイミングで一定の露光時間Δtだけ駆動信号DrvRを供給し、赤色LED412Rを発光させる。同様に、制御部300は、緑色LED412Gに対して所定のタイミングで露光時間Δtだけ駆動信号DrvGを供給して緑色LED412Gを発光させ、青色LED412Bに対して所定のタイミングで露光時間Δtだけ駆動信号DrvBを供給して青色LED412Bを発光させる。制御部300は、赤色LED412R、緑色LED412G及び青色LED412Bを1つずつ発光させる。
また、制御部300は、複数の画像読取チップ415に対して、クロック信号CLK及びコマンド信号CMDを供給する。クロック信号CLKは、画像読取チップ415の動作クロック信号であり、コマンド信号CMDは、スキャナーユニット3による画像の読み取りの解像度を設定するためのコマンド、画像の読み取りの開始や終了を指示するコマンド等の各種のコマンドを含む信号である。以下では、コマンド信号CMDにより、スキャナーユニット3による画像の読み取りの解像度は、4800dpi、2400dpi、1200dpi、600dpi、300dpiのいずれかに設定されるものとする。dpiは、dots per inchの略である。
各画像読取チップ415は、クロック信号CLKに同期して動作し、赤色LED412R、緑色LED412G又は青色LED412Bの発光によって、各受光素子が被読取媒体に形成されている画像から受けた光に基づき、設定された解像度の画像情報を有する画像信号OSを生成し、出力する。この画像読取チップ415の詳細な回路構成及び動作については後述する。
アナログフロントエンド302は、各画像読取チップ415が出力する複数の画像信号OSを受け取り、各画像信号OSに対して、増幅処理やA/D変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部300に送信する。
制御部300は、アナログフロントエンド302から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール41が読み取った画像情報を生成する。
1-3.画像読取チップの構成
図6は、画像読取チップ415の回路構成を示す図である。図6に示されるように、画像読取チップ415は、ロジック回路101、走査回路102、バッファー回路104、N個の画素回路110、N個のラインメモリー120、n個のCDS回路130、プリアンプ140、出力バッファー150及びバイアス回路160を備えている。CDSは、Correlated Double Samplingの略である。これらの各回路は、画像読取チップ415の外部端子から電源電圧VDDとグラウンド電圧VSSが供給されて動作する。電源電圧VDDは、アナログ電源電圧AVDDとデジタル電源電圧DVDDに分離される。ロジック回路101及びバッファー回路104は、デジタル電源電圧DVDDが供給されて動作し、その他の各回路は、アナログ電源電圧AVDDが供給されて動作する。
図6は、画像読取チップ415の回路構成を示す図である。図6に示されるように、画像読取チップ415は、ロジック回路101、走査回路102、バッファー回路104、N個の画素回路110、N個のラインメモリー120、n個のCDS回路130、プリアンプ140、出力バッファー150及びバイアス回路160を備えている。CDSは、Correlated Double Samplingの略である。これらの各回路は、画像読取チップ415の外部端子から電源電圧VDDとグラウンド電圧VSSが供給されて動作する。電源電圧VDDは、アナログ電源電圧AVDDとデジタル電源電圧DVDDに分離される。ロジック回路101及びバッファー回路104は、デジタル電源電圧DVDDが供給されて動作し、その他の各回路は、アナログ電源電圧AVDDが供給されて動作する。
図6において、n個のブロック103-1~103-nはすべて同じ構成であり、それぞれ、m個の画素回路110、m個のラインメモリー120及び1つのCDS回路130を含んでいる。すなわち、整数Nは整数nのm倍であり、整数n,mはそれぞれ1以上である。例えば、N=3456、n=24、m=144であってもよい。
バイアス回路160は、各種の定電流、基準電圧、バイアス電圧等を生成し、各回路に供給する。バイアス回路160は、VREFHアンプ161、バイアス電流生成回路162及びカレントミラー回路163,164を含む。
VREFHアンプ161は、アナログ電源電圧AVDDとグラウンド電圧VSSとに基づいて、アナログ電源電圧AVDDとグラウンド電圧VSSとの間の電圧である基準電圧VREFHを生成して出力する基準電圧回路である。基準電圧VREFHは、n個のCDS回路130の各々に供給される。
バイアス電流生成回路162は、アナログ電源電圧AVDDとグラウンド電圧VSSとに基づいて、それぞれ一定のバイアス電流Ibias1,Ibias2,Ibias3,Ibias4,Ibias5を生成する。バイアス電流Ibias1,Ibias2は、それぞれカレントミラー回路163,164に供給される。バイアス電流Ibias3は、n個のCDS回路130の各々に供給される。バイアス電流Ibias4は、プリアンプ140に供給される。バイアス電流Ibias5は、出力バッファー150に供給される。
カレントミラー回路163は、バイアス電流生成回路162から供給されるバイアス電流Ibias1を所定倍した基準電流Iref1を生成する。例えば、基準電流Iref1はバイアス電流Ibias1と同じ大きさであってもよい。基準電流Iref1は、N個の画素回路110の各々に供給される。
カレントミラー回路164は、バイアス電流生成回路162から供給されるバイアス電流Ibias2を所定倍した基準電流Iref2を生成する。例えば、基準電流Iref2はバイアス電流Ibias2と同じ大きさであってもよい。基準電流Iref2は、N個のラインメモリー120の各々に供給される。
ロジック回路101は、クロック信号CLKに同期して動作し、N個の画素回路110、N個のラインメモリー120、n個のCDS回路130、プリアンプ140、出力バッファー150及びVREFHアンプ161を制御する。具体的には、ロジック回路101は、クロック信号CLKのパルスをカウントする不図示のカウンターを有し、当該カウンターのカウント値に基づいて、各回路の動作を制御する各種の制御信号を生成する。
具体的には、ロジック回路101は、パワーダウン信号PDを生成し、VREFHアンプ161に供給する。また、ロジック回路101は、画素リセット信号PIX_RSTを生成し、各画素回路110に供給する。また、ロジック回路101は、読み出し信号READN及び読み出し信号READSを生成し、各ラインメモリー120に供給する。また、ロジック回路101は、読み出し信号RDを生成し、バッファー回路104に出力する。また、ロジック回路101は、スタンバイ信号PD_STBY、CDSリセット信号CDS_RST及びダミーエンド信号DUMMY_ENDを生成し、各CDS回路130に供給する。また、ロジック回路101は、互いに排他的にハイレベルとなるn-1個のスタート信号ST_BLK[0]~ST_BLK[n-1]を生成する。スタート信号ST_BLK[0]はn個のCDS回路130に共通に供給され、スタート信号ST_BLK[i-2],ST_BLK[i-1]は、2番目~n番目のCDS回路130のうちのi番目のCDS回路130に供給される。また、ロジック回路101は、走査回路102、プリアンプ140及び出力バッファー150の動作を制御する各種の制御信号を生成する。
バッファー回路104は、ロジック回路101が生成した読み出し信号RDを遅延させるとともにバッファリングして読み出し信号READを生成し、各ラインメモリー120に供給する。
走査回路102は、ロジック回路101からの制御信号に基づいて、N個の選択信号SEL[0]~SEL[N-1]を出力する。4800dpiの解像度に設定された場合、走査回路102は、1つずつ順番にハイレベルとなるN個の選択信号SEL[0]~SEL[N-1]を出力する。また、2400dpiの解像度に設定された場合、走査回路102は、2つずつ同時に順番にハイレベルとなるN個の選択信号SEL[0]~SEL[N-1]を出力する。また、1200dpiの解像度に設定された場合、走査回路102は、4つずつ同時に順番にハイレベルとなるN個の選択信号SEL[0]~SEL[N-1]を出力する。また、600dpiの解像度に設定された場合、走査回路102は、8個ずつ同時に順番にハイレベルとなるN個の選択信号SEL[0]~SEL[N-1]を出力する。また、300dpiの解像度に設定された場合、走査回路102は、16個ずつ同時に順番にハイレベルとなるN個の選択信号SEL[0]~SEL[N-1]を出力する。N個の選択信号SEL[0]~SEL[N-1]は、N個のラインメモリー120にそれぞれ供給される。
N個の画素回路110には、光源412から照射された光が被読取媒体で反射した光が入射する。そして、N個の画素回路110は、それぞれ、入射した光を電気信号である画素信号に変換する。具体的には、各画素回路110は、赤色LED412R、緑色LED412G又は青色LED412Bの発光によって露光時間Δtの間に被読取媒体から受けた光に応じた電圧の画素信号を出力する。画素信号は、画素リセット信号PIX_RSTがハイレベルのときに、所定の電圧にリセットされる。すなわち、画素リセット信号PIX_RSTは、N個の画素回路110を初期化するリセット信号である。
N個のラインメモリー120は、それぞれ、N個の画素回路110から出力される画素信号を所定のタイミングで記憶する記憶回路である。具体的には、各ラインメモリー120は、読み出し信号READがハイレベルとなる期間に画素回路110から出力される画素信号である第1の画素信号を取得し、取得した第1の画素信号を、読み出し信号READNがハイレベルのときに第1の記憶素子に保存する。その後、各ラインメモリー120は、次に読み出し信号READがハイレベルとなる期間に画素回路110から出力される画素信号である第2の画素信号を取得し、取得した第2の画素信号を、読み出し信号READSがハイレベルのときに第2の記憶素子に保存する。そして、j番目のラインメモリー120は、選択信号SEL[j-1]がハイレベルのときに、第1の画素信号及び第2の画素信号を出力する。jは1以上N以下の各整数である。
本実施形態では、4800dpiの解像度に設定された場合、N個の選択信号SEL[0]~SEL[N-1]は1つずつ順番にハイレベルとなるので、N個のラインメモリー120から第1の画素信号及び第2の画素信号がそれぞれ1つずつ順番に出力される。また、2400dpiの解像度に設定された場合、N個の選択信号SEL[0]~SEL[N-1]は2つずつ同時に順番にハイレベルとなるので、N個のラインメモリー120から第1の画素信号及び第2の画素信号がそれぞれ2つずつ順番に出力される。また、1200dpiの解像度に設定された場合、N個の選択信号SEL[0]~SEL[N-1]は4つずつ同時に順番にハイレベルとなるので、N個のラインメモリー120から第1の画素信号及び第2の画素信号がそれぞれ4つずつ順番に出力される。また、600dpiの解像度に設定された場合、N個の選択信号SEL[0]~SEL[N-1]は8個ずつ同時に順番にハイレベルとなるので、N個のラインメモリー120から第1の画素信号及び第2の画素信号がそれぞれ8個ずつ順番に出力される。また、300dpiの解像度に設定された場合、N個の選択信号SEL[0]~SEL[N-1]は16個ずつ同時に順番にハイレベルとなるので、N個のラインメモリー120から第1の画素信号及び第2の画素信号がそれぞれ16個ずつ順番に出力される。
n個のCDS回路130は、それぞれ、第1の信号及び第2の信号が入力され、第1の信号と第2の信号とを差動増幅した第3の信号を出力する差動増幅回路である。本実施形態では、4800dpiの解像度に設定された場合、i番目のCDS回路130には、(i-1)×m+1番目~i×m番目のm個のラインメモリー120から1つずつ順番に出力される第1の画素信号及び第2の画素信号が入力される。iは1以上n以下の各整数である。例えば、N=3456、n=24、m=144であってもよい。すなわち、i番目のCDS回路130は、各ラインメモリー120が保存する第1の画素信号及び第2の画素信号がそれぞれ第1の信号及び第2の信号として入力され、第1の画素信号と第2の画素信号とを差動増幅した画素信号CDSO[i-1]を第3の信号として出力する。
また、2400dpiの解像度に設定された場合、i番目のCDS回路130には、(i-1)×m+1番目~i×m番目のm個のラインメモリー120から2つずつ順番に出力される第1の画素信号及び第2の画素信号が同時に入力される。したがって、i番目のCDS回路130は、2つの第2の画素信号が電圧加算された第1の信号と2つの第2の画素信号が電圧加算された第2の信号とを差動増幅した画素信号CDSO[i-1]を第3の信号として出力する。また、1200dpiの解像度に設定された場合、i番目のCDS回路130には、(i-1)×m+1番目~i×m番目のm個のラインメモリー120から4つずつ順番に出力される第1の画素信号及び第2の画素信号が同時に入力される。したがって、i番目のCDS回路130は、4つの第1の画素信号が電圧加算された第1の信号と4つの第2の画素信号が電圧加算された第2の信号とを差動増幅した画素信号CDSO[i-1]を第3の信号として出力する。また、600dpiの解像度に設定された場合、i番目のCDS回路130には、(i-1)×m+1番目~i×m番目のm個のラインメモリー120から8個ずつ順番に出力される第1の画素信号及び第2の画素信号が同時に入力される。したがって、i番目のCDS回路130は、8個の第1の画素信号が電圧加算された第1の信号と8個の第2の画素信号が電圧加算された第2の信号とを差動増幅した画素信号CDSO[i-1]を第3の信号として出力する。また、300dpiの解像度に設定された場合、i番目のCDS回路130には、(i-1)×m+1番目~i×m番目のm個のラインメモリー120から16個ずつ順番に出力される第1の画素信号及び第2の画素信号が同時に入力される。したがって、i番目のCDS回路130は、16個の第1の画素信号が電圧加算された第1の信号と16個の第2の画素信号が電圧加算された第2の信号とを差動増幅した画素信号CDSO[i-1]を第3の信号として出力する。
本実施形態では、各ラインメモリー120は、画素リセット信号PIX_RSTがハイレベルからローレベルに変化した後の所定の期間に画素信号を取得して第1の画素信号として第1の記憶素子に保存し、露光終了後の所定の期間に画素信号を取得して第2の画素信号として第2の記憶素子に保存する。そのため、第2の画素信号と第1の画素信号の電圧差が、各画素回路110が露光時間Δtの間に被読取媒体から受けた光に応じた電圧に相当する。したがって、i番目のCDS回路130は、各画素回路110から出力される第2の画素信号に含まれる雑音を相関二重サンプリングによって除去し、各画素回路110が受けた光に応じた電圧の画素信号CDSO[i-1]を出力する。
n個のCDS回路130は、1つずつ順番に動作して画素信号CDSO[0]~CDSO[n-1]を互いに排他的に出力する。
このように、N個のラインメモリー120及びn個のCDS回路130は、N個の画素回路110から画素信号を読み出して画素信号CDSO[0]~CDSO[n-1]を出力する読み出し回路170を構成する。
画素信号CDSO[0]~CDSO[n-1]は、順番に画素信号CDSOとしてプリアンプ140に入力される。プリアンプ140は、画素信号CDSOを増幅した信号を出力する。プリアンプ140から出力される信号は、N個の画素回路110によって読み取られた画像に対応する画像信号PAOとして、出力バッファー150に入力される。
出力バッファー150は、画像信号PAOをバッファリングして画像信号OSを出力する。画像信号OSは、画像読取チップ415の外部端子から出力され、図5に示したアナログフロントエンド302に供給される。
1-4.画像読取チップの回路配置
図7は、画像読取チップ415の回路配置例を示す図である。図7に示されるように、画像読取チップ415を構成する回路は、半導体基板100上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、本実施形態では、画像読取チップ415は、1つのICチップとして構成されている。
図7は、画像読取チップ415の回路配置例を示す図である。図7に示されるように、画像読取チップ415を構成する回路は、半導体基板100上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、本実施形態では、画像読取チップ415は、1つのICチップとして構成されている。
平面視で、半導体基板100は矩形状であり、第1の長辺100aと、第1の長辺100aと対向する第2の長辺100bと、第1の短辺100cと、第1の短辺100cと対向する第2の短辺100dと、を有する。半導体基板100は、例えばシリコン基板である。
N個の画素回路110の各々及びN個のラインメモリー120の各々は、半導体基板100の第1の長辺100aに沿った第1の領域A1に配置されている。具体的には、第1の領域A1において、N個の画素回路110が、半導体基板100の第1の長辺100aに沿って一列に並んで配置されている。また、第1の領域A1において、N個のラインメモリー120及びn個のCDS回路130で構成される読み出し回路170が、N個の画素回路110と対向するように配置されている。換言すれば、第1の領域A1において、第1の長辺100aと読み出し回路170との間にN個の画素回路110が配置されている。
走査回路102は、読み出し回路170と対向するように配置されている。換言すれば、N個の画素回路110と走査回路102との間に読み出し回路170が配置されている。
ロジック回路101及びバッファー回路104は、半導体基板100の第2の長辺100bに沿った第2の領域A2に配置されている。また、第2の領域A2には、複数のパッド180、プリアンプ140、出力バッファー150及びバイアス回路160も配置されている。具体的には、第2の領域A2において、複数のパッド180、ロジック回路101、プリアンプ140、出力バッファー150及びバイアス回路160が第2の長辺100bに沿ってほぼ一列に配置されている。
複数のパッド180のうちの1つは電源電圧VDDが供給される電源端子であり、複数のパッド180のうちの他の1つはグラウンド電圧VSSが供給されるグラウンド端子である。複数のパッド180のうちの他の2つは、クロック信号CLKとコマンド信号CMDがそれぞれ入力される入力端子であり、複数のパッド180のうちの他の1つは、画像信号OSを出力する出力端子である。
1-5.画素回路及びラインメモリーの構成
図6に示したN個の画素回路110はすべて同じ構成である。同様に、N個のラインメモリー120はすべて同じ構成である。図8は、画素回路110及びラインメモリー120の構成を示す図である。図8に示されるように、画素回路110は、受光素子111、反転増幅器112、容量素子113及びスイッチ素子114を備えている。
図6に示したN個の画素回路110はすべて同じ構成である。同様に、N個のラインメモリー120はすべて同じ構成である。図8は、画素回路110及びラインメモリー120の構成を示す図である。図8に示されるように、画素回路110は、受光素子111、反転増幅器112、容量素子113及びスイッチ素子114を備えている。
受光素子111は、光を受けて電気信号に変換、すなわち光電変換する。具体的には、受光素子111は、光源412から照射された光が被読取媒体で反射した光を受けて電気信号に変換する。本実施形態では、受光素子111は、フォトダイオードで構成されており、アノードは接地され、カソードは反転増幅器112の入力端子と接続されている。
反転増幅器112は、受光素子111と接続され、受光素子111による光電変換により生成された信号を反転増幅する。具体的には、反転増幅器112は、入力端子が受光素子111のカソードと接続され、基準電流Iref1に基づいて入力端子の電圧を反転増幅した電圧を出力端子から出力する。
容量素子113は、その両端がそれぞれ反転増幅器112の入力端子及び出力端子と接続されている。すなわち、容量素子113は、反転増幅器112の出力端子から入力端子への信号帰還経路に設けられた帰還容量として機能する。
スイッチ素子114は、その両端がそれぞれ反転増幅器112の入力端子及び出力端子と接続されている。スイッチ素子114の制御端子には、画素リセット信号PIX_RSTが入力され、画素リセット信号PIX_RSTがハイレベルのときにスイッチ素子114の両端が導通し、画素リセット信号PIX_RSTがローレベルのときにスイッチ素子114の両端が非導通となる。画素リセット信号PIX_RSTがハイレベルのとき、スイッチ素子114の両端が導通するため、容量素子113は、その両端がショートされて蓄積された電荷がリセットされる。
反転増幅器112の出力端子から出力される信号は、画素信号PIXOとしてラインメモリー120に入力される。
画素リセット信号PIX_RSTによるリセット直後の画素信号PIXOである第1の画素信号の電圧VPIXO1は式(1)のようになる。また、露光後の画素信号PIXOである第2の画素信号の電圧VPIXO2は式(2)のようになる。式(1)及び式(2)において、Vrstは容量素子113の電荷がリセットされた直後の画素信号PIXOの電圧である。また、式(2)において、Ipdは露光により受光素子111を流れる電流であり、Δtは露光時間であり、Cdは容量素子113の容量である。
ラインメモリー120は、スイッチ素子121、容量素子122、NMOSトランジスター123、定電流源124、スイッチ素子125、スイッチ素子126、容量素子127、容量素子128、スイッチ素子129p及びスイッチ素子129nを備えている。
スイッチ素子121は、一端が反転増幅器112の出力端子及び容量素子113の他端と接続されており、他端が容量素子122の一端と接続されている。すなわち、スイッチ素子114は、画素回路110と容量素子113との間に接続されている。スイッチ素子121の制御端子には、読み出し信号READが入力される。すなわち、読み出し信号READは、スイッチ素子121の制御信号であり、バッファー回路104は、読み出し信号READによってスイッチ素子114を駆動する。そして、読み出し信号READがハイレベルのときにスイッチ素子121の両端が導通し、読み出し信号READがローレベルのときにスイッチ素子121の両端が非導通となる。
容量素子122は、一端がスイッチ素子121の他端と接続され、他端は接地されている。読み出し信号READがハイレベルのとき、スイッチ素子121の両端が導通し、画素回路110から出力される画素信号PIXOの電圧とグラウンド電圧VSSとの差に応じた電荷が容量素子122に蓄積される。すなわち、読み出し信号READがハイレベルのとき、容量素子122は、画素回路110から出力される画素信号PIXOを一時的に保存する。ここで、本実施形態では、画素リセット信号PIX_RSTがハイレベルからローレベルに変化した後の所定の期間に読み出し信号READがハイレベルとなり、この読み出し信号READがハイレベルとなる期間の画素信号PIXOが、第1の画素信号として容量素子122に一時的に保存される。また、露光終了後の所定の期間に読み出し信号READがハイレベルとなり、この読み出し信号READがハイレベルとなる期間の画素信号PIXOが、第2の画素信号として容量素子122に一時的に保存される。
画素リセット信号PIX_RSTによるリセット直後の画素信号PIXOである第1の画素信号が保存された容量素子122の電圧Vmem1は式(3)のようになる。また、露光後の画素信号PIXOである第2の画素信号が保存された容量素子122の電圧Vmem2は式(4)のようになる。
NMOSトランジスター123のゲートは、スイッチ素子121の他端及び容量素子122の一端と接続されている。NMOSトランジスター123のドレインにはアナログ電源電圧AVDDが供給される。NMOSトランジスター123のソースは、定電流源124の一端、スイッチ素子125の一端及びスイッチ素子126の一端と接続されている。定電流源124の他端は接地されている。定電流源124は、基準電流Iref2に基づいて一定の電流を生成する。このNMOSトランジスター123及び定電流源124は、ソースフォロワー回路を構成し、NMOSトランジスター123のソースは、NMOSトランジスター123のゲートの電圧に応じた電圧、すなわち、容量素子122に蓄積された電荷に応じた電圧となる。
スイッチ素子125は、一端がNMOSトランジスター123のソース、定電流源124の一端及びスイッチ素子126の一端と接続され、他端が容量素子127の一端と接続されている。スイッチ素子125の制御端子には読み出し信号READNが入力され、読み出し信号READNがハイレベルのときに、スイッチ素子125の両端が導通し、読み出し信号READNがローレベルのときにスイッチ素子125の両端が非導通となる。
容量素子127は、一端がスイッチ素子125の他端と接続され、他端は接地されている。読み出し信号READNがハイレベルのとき、スイッチ素子125の両端が導通し、NMOSトランジスター123のソースの電圧とグラウンド電圧VSSとの差に応じた電荷が容量素子127に蓄積される。NMOSトランジスター123のソースは容量素子122に蓄積された電荷に応じた電圧となるので、読み出し信号READNがハイレベルのときに、容量素子122に蓄積された電荷に応じた電荷が容量素子127に蓄積される。ここで、本実施形態では、容量素子122に第1の画素信号としての画素信号PIXOが一時的に保存されているときに、読み出し信号READNがハイレベルとなり、第1の画素信号としての画素信号PIXOが容量素子127に保存される。
スイッチ素子126は、一端がNMOSトランジスター123のソース、定電流源124の一端及びスイッチ素子125の一端と接続され、他端が容量素子128の一端と接続されている。スイッチ素子126の制御端子には読み出し信号READSが入力され、読み出し信号READSがハイレベルのときに、スイッチ素子126の両端が導通し、読み出し信号READSがローレベルのときにスイッチ素子126の両端が非導通となる。
容量素子128は、一端がスイッチ素子126の他端と接続され、他端は接地されている。読み出し信号READSがハイレベルのとき、スイッチ素子126の両端が導通し、NMOSトランジスター123のソースの電圧とグラウンド電圧VSSとの差に応じた電荷が容量素子128に蓄積される。NMOSトランジスター123のソースは容量素子122に蓄積された電荷に応じた電圧となるので、読み出し信号READSがハイレベルのときに、容量素子122に蓄積された電荷に応じた電荷が容量素子128に蓄積される。ここで、本実施形態では、容量素子122に第2の画素信号としての画素信号PIXOが一時的に保存されているときに、読み出し信号READSがハイレベルとなり、第2の画素信号としての画素信号PIXOが容量素子128に保存される。
スイッチ素子129pの一端は、スイッチ素子125の他端及び容量素子127の一端と接続されている。スイッチ素子129pの制御端子には選択信号SEL[j-1]が入力され、選択信号SEL[j-1]がハイレベルのときに、スイッチ素子129pの両端が導通し、選択信号SEL[j-1]がローレベルのときにスイッチ素子129pの両端が非導通となる。選択信号SEL[j-1]がハイレベルのとき、スイッチ素子129pの両端が導通し、スイッチ素子129pの他端の電圧は、容量素子127の一端の電圧と等しくなる。すなわち、選択信号SEL[j-1]がハイレベルのとき、容量素子127に保存されている第1の画素信号がスイッチ素子129pの他端から出力される。
スイッチ素子129nの一端は、スイッチ素子126の他端及び容量素子128の一端と接続されている。スイッチ素子129nの制御端子には選択信号SEL[j-1]が入力され、選択信号SEL[j-1]がハイレベルのときに、スイッチ素子129nの両端が導通し、選択信号SEL[j-1]がローレベルのときにスイッチ素子129nの両端が非導通となる。選択信号SEL[j-1]がハイレベルのとき、スイッチ素子129nの両端が導通し、スイッチ素子129nの他端の電圧は、容量素子128の一端の電圧と等しくなる。すなわち、選択信号SEL[j-1]がハイレベルのとき、容量素子128に保存されている第2の画素信号がスイッチ素子129nの他端から出力される。
容量素子127に、画素リセット信号PIX_RSTによるリセット直後の画素信号PIXOである第1の画素信号が保存された容量素子127の電圧VNは式(5)のようになる。また、露光後の画素信号PIXOである第2の画素信号が保存された容量素子128の電圧VSは式(6)のようになる。式(5)及び式(6)において、VtはNMOSトランジスター123の閾値電圧である。
1-6.CDS回路の構成
図6に示したn個のCDS回路130のうち、2番目~n番目のCDS回路130はすべて同じ構成であり、1番目のCDS回路130は2番目~n番目のCDS回路130とは構成が一部異なる。図9は、図6に示した1番目のCDS回路130の構成を示す図である。また、図10は、図6に示した2番目~n番目のCDS回路130の構成を示す図である。
図6に示したn個のCDS回路130のうち、2番目~n番目のCDS回路130はすべて同じ構成であり、1番目のCDS回路130は2番目~n番目のCDS回路130とは構成が一部異なる。図9は、図6に示した1番目のCDS回路130の構成を示す図である。また、図10は、図6に示した2番目~n番目のCDS回路130の構成を示す図である。
図9及び図10に示されるように、CDS回路130は、容量素子131p、容量素子131n、スイッチ素子132p、スイッチ素子132n、演算増幅器133、NMOSトランジスター134、定電流源135、スイッチ素子136、スイッチ素子137及びロジック回路138を備えている。
容量素子131pは、一端が演算増幅器133の非反転入力端子及びスイッチ素子132pの一端と接続され、他端がスイッチ素子132pの他端及びスイッチ素子136の一端と接続されている。スイッチ素子136の他端は、基準電圧ノードNVREFHと接続されている。基準電圧ノードNVREFHは、VREFHアンプ161が基準電圧VREFHを出力するノードであり、スイッチ素子136の他端には基準電圧VREFHが供給される。
容量素子131nは、その両端がそれぞれ演算増幅器133の反転入力端子及び出力端子と接続されている。すなわち、容量素子131nは、演算増幅器133の出力端子から反転入力端子への信号帰還経路に設けられた帰還容量として機能する。
スイッチ素子132nは、その両端がそれぞれ演算増幅器133の反転入力端子及び出力端子と接続されている。スイッチ素子132pの制御端子及びスイッチ素子132nの制御端子にはCDSリセット信号CDS_RSTが入力される。CDSリセット信号CDS_RSTがハイレベルのときにスイッチ素子132p,132nの両端が導通し、CDSリセット信号CDS_RSTがローレベルのときにスイッチ素子132p,132nの両端が非導通となる。CDSリセット信号CDS_RSTがハイレベルのとき、スイッチ素子132p,132nの両端が導通するため、容量素子131p,131nは、その両端がショートされて蓄積された電荷がリセットされる。
演算増幅器133の非反転入力端子は、m個のスイッチ素子129pの各々が導通するときにm個の容量素子127の各々の一端と電気的に接続される。また、演算増幅器133の反転入力端子は、m個のスイッチ素子129nの各々が導通するときにm個の容量素子128の各々の一端と電気的に接続される。
4800dpiの解像度に設定された場合、i番目のブロック103-iにおいて、m個の選択信号SEL[(i-1)×m]~SEL[i×m-1]が1つずつ順番にハイレベルになるので、m個のスイッチ素子129pが1つずつ順番に導通してm個の容量素子127が1つずつ順番にその一端が演算増幅器133の非反転入力端子と電気的に接続され、m個のスイッチ素子129nが1つずつ順番に導通してm個の容量素子128が1つずつ順番にその一端が演算増幅器133の反転入力端子と電気的に接続される。したがって、m個の容量素子127に保存された第1の画素信号が1つずつ順番に非反転入力信号CDS_INP[i-1]として演算増幅器133の非反転入力端子に入力され、m個の容量素子128に保存された第2の画素信号が1つずつ順番に反転入力信号CDS_INN[i-1]として演算増幅器133の反転入力端子に入力される。
また、2400dpiの解像度に設定された場合、m個の選択信号SEL[(i-1)×m]~SEL[i×m-1]が2つずつ順番にハイレベルになるので、m個のスイッチ素子129pが2つずつ順番に導通してm個の容量素子127が2つずつ順番にその一端が演算増幅器133の非反転入力端子と電気的に接続され、m個のスイッチ素子129nが2つずつ順番に導通してm個の容量素子128が2つずつ順番にその一端が演算増幅器133の反転入力端子と電気的に接続される。したがって、m個の容量素子127に保存された第1の画素信号が2つずつ順番に電圧加算された画素信号が非反転入力信号CDS_INP[i-1]として演算増幅器133の非反転入力端子に入力され、m個の容量素子128に保存された第2の画素信号が2つずつ順番に電圧加算された画素信号が反転入力信号CDS_INN[i-1]として演算増幅器133の反転入力端子に入力される。
また、1200dpiの解像度に設定された場合、m個の選択信号SEL[(i-1)×m]~SEL[i×m-1]が4つずつ順番にハイレベルになるので、m個のスイッチ素子129pが4つずつ順番に導通してm個の容量素子127が4つずつ順番にその一端が演算増幅器133の非反転入力端子と電気的に接続され、m個のスイッチ素子129nが4つずつ順番に導通してm個の容量素子128が4つずつ順番にその一端が演算増幅器133の反転入力端子と電気的に接続される。したがって、m個の容量素子127に保存された第1の画素信号が4つずつ順番に電圧加算された画素信号が非反転入力信号CDS_INP[i-1]として演算増幅器133の非反転入力端子に入力され、m個の容量素子128に保存された第2の画素信号が4つずつ順番に電圧加算された画素信号が反転入力信号CDS_INN[i-1]として演算増幅器133の反転入力端子に入力される。
また、600dpiの解像度に設定された場合、m個の選択信号SEL[(i-1)×m]~SEL[i×m-1]が8個ずつ順番にハイレベルになるので、m個のスイッチ素子129pが8個ずつ順番に導通してm個の容量素子127が8個ずつ順番にその一端が演算増幅器133の非反転入力端子と電気的に接続され、m個のスイッチ素子129nが8個ずつ順番に導通してm個の容量素子128が8個ずつ順番にその一端が演算増幅器133の反転入力端子と電気的に接続される。したがって、m個の容量素子127に保存された第1の画素信号が8個ずつ順番に電圧加算された画素信号が非反転入力信号CDS_INP[i-1]として演算増幅器133の非反転入力端子に入力され、m個の容量素子128に保存された第2の画素信号が8個ずつ順番に電圧加算された画素信号が反転入力信号CDS_INN[i-1]として演算増幅器133の反転入力端子に入力される。
また、300dpiの解像度に設定された場合、m個の選択信号SEL[(i-1)×m]~SEL[i×m-1]が16個ずつ順番にハイレベルになるので、m個のスイッチ素子129pが16個ずつ順番に導通してm個の容量素子127が16個ずつ順番にその一端が演算増幅器133の非反転入力端子と電気的に接続され、m個のスイッチ素子129nが16個ずつ順番に導通してm個の容量素子128が16個ずつ順番にその一端が演算増幅器133の反転入力端子と電気的に接続される。したがって、m個の容量素子127に保存された第1の画素信号が16個ずつ順番に電圧加算された画素信号が非反転入力信号CDS_INP[i-1]として演算増幅器133の非反転入力端子に入力され、m個の容量素子128に保存された第2の画素信号が16個ずつ順番に電圧加算された画素信号が反転入力信号CDS_INN[i-1]として演算増幅器133の反転入力端子に入力される。
演算増幅器133のスタンバイ端子には、スタンバイ信号PD_STBYが入力され、スタンバイ信号PD_STBYがハイレベルのとき、演算増幅器133の反転入力端子及び非反転入力端子はアナログ電源電圧AVDDにプルアップされる。
NMOSトランジスター134のゲートは、演算増幅器133の出力端子と接続されている。NMOSトランジスター134のドレインにはアナログ電源電圧AVDDが供給される。NMOSトランジスター134のソースは、定電流源135の一端及びスイッチ素子137の一端と接続されている。定電流源135の他端は接地されている。定電流源135は、バイアス電流Ibias3に基づいて一定の電流を生成する。このNMOSトランジスター134及び定電流源135は、ソースフォロワー回路を構成し、NMOSトランジスター134のソースは、NMOSトランジスター134のゲートの電圧に応じた電圧、すなわち、演算増幅器133の出力端子の電圧に応じた電圧となる。
図9に示されるように、1番目のブロック103-1において、CDS回路130に含まれるロジック回路138は、スタンバイ信号PD_STBY、スタート信号ST_BLK[0]及びダミーエンド信号DUMMY_ENDに基づいて、CDSイネーブル信号CDS_EN[0]及びVREFスイッチ制御信号VREFSW[0]を生成する。具体的には、ロジック回路138は、スタンバイ信号PD_STBYがハイレベルのとき、ローレベルのCDSイネーブル信号CDS_EN[0]及びハイレベルのVREFスイッチ制御信号VREFSW[0]を生成する。また、ロジック回路138は、スタンバイ信号PD_STBYがハイレベルからローレベルに変化すると、CDSイネーブル信号CDS_EN[0]をローレベルからハイレベルに変化させる。また、ロジック回路138は、スタンバイ信号PD_STBYがローレベルのときに、スタート信号ST_BLK[0]がローレベルからハイレベルに変化すると、クロック信号CLKのパルス数のカウントを開始し、カウント値が所定の値に達すると、CDSイネーブル信号CDS_EN[0]をハイレベルからローレベルに変化させるとともに、VREFスイッチ制御信号VREFSW[0]をハイレベルからローレベルに変化させる。CDSイネーブル信号CDS_EN[0]及びVREFスイッチ制御信号VREFSW[0]がともにハイレベルからローレベルに変化するタイミングは、スタート信号ST_BLK[1]がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路138は、ダミーエンド信号DUMMY_ENDがローレベルからハイレベルに変化すると、VREFスイッチ制御信号VREFSW[0]をローレベルからハイレベルに変化させる。
CDSイネーブル信号CDS_EN[0]は、演算増幅器133のイネーブル端子及びスイッチ素子137の制御端子に入力される。演算増幅器133は、CDSイネーブル信号CDS_EN[0]がハイレベルのときに動作し、CDSイネーブル信号CDS_EN[0]がローレベルのときに動作を停止する。また、CDSイネーブル信号CDS_EN[0]がハイレベルのときにスイッチ素子137の両端が導通し、CDSイネーブル信号CDS_EN[0]がローレベルのときにスイッチ素子137の両端が非導通となる。CDSイネーブル信号CDS_EN[0]がハイレベルのとき、スイッチ素子137の両端が導通し、スイッチ素子137の他端の電圧は、NMOSトランジスター134のソースの電圧と等しくなる。すなわち、CDSイネーブル信号CDS_EN[0]がハイレベルのとき、演算増幅器133の出力端子の電圧に応じた電圧の画素信号CDSO[0]がスイッチ素子137の他端から出力される。
VREFスイッチ制御信号VREFSW[0]は、スイッチ素子136の制御端子に入力される。VREFスイッチ制御信号VREFSW[0]がハイレベルのときにスイッチ素子136の両端が導通し、VREFスイッチ制御信号VREFSW[0]がローレベルのときにスイッチ素子136の両端が非導通となる。VREFスイッチ制御信号VREFSW[0]がハイレベルのとき、スイッチ素子136の両端が導通し、容量素子131pの他端の電圧が基準電圧VREFHと等しくなる。
図10に示されるように、2番目~n番目のブロック103-2~103-nのうちのi番目のブロック103-iにおいて、CDS回路130に含まれるロジック回路138は、スタンバイ信号PD_STBY、スタート信号ST_BLK[0]、スタート信号ST_BLK[i-2]、スタート信号ST_BLK[i-1]及びダミーエンド信号DUMMY_ENDに基づいて、CDSイネーブル信号CDS_EN[i-1]、VREFスイッチ制御信号VREFSW[i-1]及び出力イネーブル信号OUT_EN[i-1]を生成する。具体的には、ロジック回路138は、スタンバイ信号PD_STBYがハイレベルのとき、ローレベルのCDSイネーブル信号CDS_EN[i-1]及びハイレベルのVREFスイッチ制御信号VREFSW[i-1]を生成する。また、ロジック回路138は、スタート信号ST_BLK[0]がローレベルからハイレベルに変化すると、VREFスイッチ制御信号VREFSW[i-1]をハイレベルからローレベルに変化させる。また、ロジック回路138は、スタンバイ信号PD_STBYがローレベルのときに、スタート信号ST_BLK[i-2]がローレベルからハイレベルに変化すると、クロック信号CLKのパルス数のカウントを開始し、カウント値が所定の値に達すると、CDSイネーブル信号CDS_EN[i-1]をローレベルからハイレベルに変化させる。CDSイネーブル信号CDS_EN[i-1]がローレベルからハイレベルに変化するタイミングは、スタート信号ST_BLK[i-1]がローレベルからハイレベルに変化するタイミングよりも所定時間前である。また、ロジック回路138は、スタート信号ST_BLK[i-1]がローレベルからハイレベルに変化すると、VREFスイッチ制御信号VREFSW[i-1]をローレベルからハイレベルに変化させるとともに、クロック信号CLKのパルス数のカウントを開始する。そして、ロジック回路138は、カウント値が所定の値に達すると、CDSイネーブル信号CDS_EN[i-1]をハイレベルからローレベルに変化させるとともに、VREFスイッチ制御信号VREFSW[i-1]をハイレベルからローレベルに変化させる。CDSイネーブル信号CDS_EN[i-1]及びVREFスイッチ制御信号VREFSW[i-1]がともにハイレベルからローレベルに変化するタイミングは、スタート信号ST_BLK[i]がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路138は、ダミーエンド信号DUMMY_ENDがローレベルからハイレベルに変化すると、VREFスイッチ制御信号VREFSW[i-1]をローレベルからハイレベルに変化させる。また、ロジック回路138は、出力イネーブル信号OUT_EN[i-1]として、CDSイネーブル信号CDS_EN[i-1]とVREFスイッチ制御信号VREFSW[i-1]との論理積信号を生成する。すなわち、CDSイネーブル信号CDS_EN[i-1]とVREFスイッチ制御信号VREFSW[i-1]がともにハイレベルの時に出力イネーブル信号OUT_EN[i-1]はハイレベルとなり、CDSイネーブル信号CDS_EN[i-1]とVREFスイッチ制御信号VREFSW[i-1]の少なくとも一方がローレベルのときに出力イネーブル信号OUT_EN[i-1]はローレベルとなる。
CDSイネーブル信号CDS_EN[i-1]は、演算増幅器133のイネーブル端子に入力される。演算増幅器133は、CDSイネーブル信号CDS_EN[i-1]がハイレベルのときに動作し、CDSイネーブル信号CDS_EN[i-1]がローレベルのときに動作を停止する。
VREFスイッチ制御信号VREFSW[i-1]は、スイッチ素子136の制御端子に入力される。VREFスイッチ制御信号VREFSW[i-1]がハイレベルのときにスイッチ素子136の両端が導通し、VREFスイッチ制御信号VREFSW[i-1]がローレベルのときにスイッチ素子136の両端が非導通となる。VREFスイッチ制御信号VREFSW[i-1]がハイレベルのとき、スイッチ素子136の両端が導通し、容量素子131pの他端の電圧が基準電圧VREFHと等しくなる。
出力イネーブル信号OUT_EN[i-1]は、スイッチ素子137の制御端子に入力される。出力イネーブル信号OUT_EN[i-1]がハイレベルのときにスイッチ素子137の両端が導通し、出力イネーブル信号OUT_EN[i-1]がローレベルのときにスイッチ素子137の両端が非導通となる。出力イネーブル信号OUT_EN[i-1]がハイレベルのとき、スイッチ素子137の両端が導通し、スイッチ素子137の他端の電圧は、NMOSトランジスター134のソースの電圧と等しくなる。すなわち、出力イネーブル信号OUT_EN[i-1]がハイレベルのとき、演算増幅器133の出力端子の電圧に応じた電圧の画素信号CDSO[i-1]がスイッチ素子137の他端から出力される。
図9又は図10において、スイッチ素子132p,132nの両端がともに導通であり、かつ、スイッチ素子136の両端が導通するときの演算増幅器133の出力端子の電圧VCDS_rstは式(7)のようになる。
また、スイッチ素子132p,132nの両端がともに非導通であり、かつ、スイッチ素子136の両端が導通するときの演算増幅器133の出力端子の電圧VCDS_sigは式(8)のようになる。式(8)において、CINPは演算増幅器133の非反転入力端子に電気的に接続される1又は複数の容量素子127の容量の総和であり、CINNは演算増幅器133の反転入力端子に電気的に接続される1又は複数の容量素子128の容量の総和である。また、Cf1は容量素子131pの容量であり、Cf2は容量素子131nの容量である。また、VINPは演算増幅器133の非反転入力端子に入力される非反転入力信号CDS_INP[i-1]の電圧であり、VINNは演算増幅器133の反転入力端子に入力される反転入力信号CDS_INN[i-1]の電圧である。
式(8)において、CINP=CINN、Cf1=Cf2とすると、演算増幅器133の出力端子の電圧VCDS_sigは式(9)のようになる。
1-7.バイアス電流生成回路の構成
図11は、図6に示したバイアス電流生成回路162の構成を示す図である。図11に示されるように、バイアス電流生成回路162は、定電流源201、NMOSトランジスター202,203,204及びPMOSトランジスター205,206,207,208,209,210,211,212,213,214,215,216,217を含む。
図11は、図6に示したバイアス電流生成回路162の構成を示す図である。図11に示されるように、バイアス電流生成回路162は、定電流源201、NMOSトランジスター202,203,204及びPMOSトランジスター205,206,207,208,209,210,211,212,213,214,215,216,217を含む。
定電流源201は、一端にアナログ電源電圧AVDDが供給され、他端がNMOSトランジスター202のドレイン及びゲートと接続されている。NMOSトランジスター202のソースは接地されている。
NMOSトランジスター203は、ゲートがNMOSトランジスター202のゲート及びドレインと接続され、ドレインがPMOSトランジスター205のゲート及びPMOSトランジスター206のドレインと接続され、ソースが接地されている。
NMOSトランジスター204は、ゲートがNMOSトランジスター202のゲート及びドレインと接続され、ドレインがPMOSトランジスター207のドレイン及びPMOSトランジスター206,207の各ゲートと接続され、ソースが接地されている。
PMOSトランジスター205は、ゲートがPMOSトランジスター208,210,212,214,216の各ゲート及びPMOSトランジスター206のドレインと接続され、ソースにアナログ電源電圧AVDDが供給され、ドレインがPMOSトランジスター206のソースと接続されている。
PMOSトランジスター208,210,212,214,216の各ソースにはアナログ電源電圧AVDDが供給され、PMOSトランジスター208,210,212,214,216の各ドレインは、PMOSトランジスター209,211,213,215,217の各ソースと接続されている。
PMOSトランジスター207のソースにはアナログ電源電圧AVDDが供給され、PMOSトランジスター207のゲートはPMOSトランジスター206,209,211,213,215,217の各ゲートと接続されている。
このように構成されているバイアス電流生成回路162は、PMOSトランジスター209,211,213,215,217の各ドレインに流れる電流をそれぞれバイアス電流Ibias1,Ibias2,Ibias3,Ibias4,Ibias5として出力する。
1-8.画像読取チップの動作
図12は、画像読取チップ415による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図12は、スキャナーユニット3による画像の読み取りの解像度が4800dpiに設定された場合のタイミングチャート図である。
図12は、画像読取チップ415による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図12は、スキャナーユニット3による画像の読み取りの解像度が4800dpiに設定された場合のタイミングチャート図である。
図12に示されるように、時刻t1から時刻t2の期間において画素リセット信号PIX_RSTがハイレベルとなり、N個の画素回路110から出力される各画素信号PIXOが所定の電圧にリセットされる。
時刻t2から時刻t5までの時間Δtの期間において赤色LED412Rが発光する。時刻t1から時刻t3の期間において読み出し信号READがハイレベルとなり、N個のラインメモリー120の各容量素子122にN個の画素回路110から出力される所定の電圧の各画素信号PIXOが一時的に保存される。各容量素子122の電圧は、画素リセット信号PIX_RSTによってリセットされた所定の電圧であり、前出の式(3)のようになる。
時刻t4から時刻t5の期間において読み出し信号READNがハイレベルとなり、各ラインメモリー120において容量素子122に一時的に保存されている画素信号が容量素子127に保存される。各容量素子127の電圧は、前出の式(5)のようになる。
時刻t5から時刻t6の期間において読み出し信号READがハイレベルとなり、N個のラインメモリー120の各容量素子122にN個の画素回路110から出力される各画素信号PIXOが一時的に保存される。各容量素子122の電圧は、赤色LED412Rの発光によって露光時間Δtの間に各受光素子111が被読取媒体から受けた光に応じた電圧であり、前出の式(4)のようになる。
時刻t5から時刻t7の期間において読み出し信号READSがハイレベルとなり、各ラインメモリー120において容量素子122に一時的に保存されている画素信号が容量素子128に保存される。各容量素子128の電圧は、前出の式(6)のようになる。
そして、時刻t8から時刻t9の期間において、画像信号OSが出力される。図13は、図12の時刻t8から時刻t9の期間における詳細なタイミングチャート図である。
図13に示されるように、時刻t8から時刻t9の期間において、CDSリセット信号CDS_RSTがローレベルとハイレベルを周期的に繰り返す。そして、n個のCDSイネーブル信号CDS_EN[0]~CDS_EN[n-1]が順番にハイレベルとなり、CDSリセット信号CDS_RSTがローレベルのときに選択信号SEL[0]~SEL[N-1]が1つずつ順番にハイレベルとなる。選択信号SEL[i-1]がハイレベルのとき、i番目のCDS回路130の演算増幅器133の出力電圧は前出の式(8)あるいは式(9)のようになる。
そして、時刻t8から時刻t9の期間において、赤色LED412Rの発光によって各受光素子111が受けた光に応じた電圧の時系列である画像信号OSが出力される。
なお、時刻t8において、画素リセット信号PIX_RSTが所定時間ハイレベルとなった後、緑色LED412Gが発光し、緑色LED412Gの発光によって各受光素子111が受けた光に応じた電圧の時系列である画像信号OSが出力される。緑色LED412Gが発光する期間は、赤色LED412Rの発光によって生成される画像信号OSが出力される期間と一部重複する。また、緑色LED412Gの発光が終了した後に、画素リセット信号PIX_RSTが所定時間ハイレベルとなった後、青色LED412Bが発光し、青色LED412Bの発光によって各受光素子111が受けた光に応じた電圧の時系列である画像信号OSが出力される。青色LED412Bが発光する期間は、緑色LED412Gの発光によって生成される画像信号OSが出力される期間と一部重複する。緑色LED412G又は青色LED412Bの発光が開始してから画像信号OSの出力が終了するまでの動作タイミングは、赤色LED412Rの発光が開始してから画像信号OSの出力が終了するまでの動作タイミングと同様であるので、その説明を省略する。
1-9.画素信号のオフセット変動の低減
読み出し信号READがハイレベルからローレベルに変化する立ち下がりタイミングで、ラインメモリー120のN個のスイッチ素子121が導通状態から非導通状態に一斉に変化することにより、N個の容量素子122に保存される画素信号が確定する。例えばN>1000であれば、数千個のスイッチ素子121の状態が一斉に変化するときに、バッファー回路104から出力される電流によって各スイッチ素子121の寄生容量が充放電される結果、アナログ電源電圧AVDDが大きく変動する。このアナログ電源電圧AVDDの変動により、各画素回路110から出力される画素信号PIXOに雑音が混入し、各容量素子122に保存される画素信号に雑音に相当するオフセットが生じることになる。一方、MOSの熱雑音や1/f雑音により、読み出し信号READは波打つように立ち下がり、各スイッチ素子121が導通状態から非導通状態に変化するタイミングがばらつき、その結果、イメージセンサーモジュール41が被読取媒体の画像を読み取るライン毎に、各容量素子122に保存される画素信号のオフセット量がばらつくことになる。これに対して、N個の画素回路110やN個のラインメモリー120には、アナログ電源電圧AVDDと読み出し信号READとが共通に入力されるので、各ラインにおいてN個の容量素子122に保存されるN個の画素信号のオフセット量はほぼ同じになる。したがって、各スイッチ素子121が導通状態から非導通状態に変化するタイミングがライン毎にばらつくと、読み取った画像に横筋が生じることになる。特に、解像度が300dpiに設定された場合には16個の画素信号が電圧加算されるが、画像を高速に読み取るために露光時間Δtを例えば1/16にすると、各画素回路110から出力される画素信号PIXOが1/16になるのに対して、各容量素子122に保存される画素信号のオフセット量は変わらないので、電圧加算された画素信号に対してオフセット量が16倍になり、読み取った画像に生じる横筋がより鮮明になってしまう。
読み出し信号READがハイレベルからローレベルに変化する立ち下がりタイミングで、ラインメモリー120のN個のスイッチ素子121が導通状態から非導通状態に一斉に変化することにより、N個の容量素子122に保存される画素信号が確定する。例えばN>1000であれば、数千個のスイッチ素子121の状態が一斉に変化するときに、バッファー回路104から出力される電流によって各スイッチ素子121の寄生容量が充放電される結果、アナログ電源電圧AVDDが大きく変動する。このアナログ電源電圧AVDDの変動により、各画素回路110から出力される画素信号PIXOに雑音が混入し、各容量素子122に保存される画素信号に雑音に相当するオフセットが生じることになる。一方、MOSの熱雑音や1/f雑音により、読み出し信号READは波打つように立ち下がり、各スイッチ素子121が導通状態から非導通状態に変化するタイミングがばらつき、その結果、イメージセンサーモジュール41が被読取媒体の画像を読み取るライン毎に、各容量素子122に保存される画素信号のオフセット量がばらつくことになる。これに対して、N個の画素回路110やN個のラインメモリー120には、アナログ電源電圧AVDDと読み出し信号READとが共通に入力されるので、各ラインにおいてN個の容量素子122に保存されるN個の画素信号のオフセット量はほぼ同じになる。したがって、各スイッチ素子121が導通状態から非導通状態に変化するタイミングがライン毎にばらつくと、読み取った画像に横筋が生じることになる。特に、解像度が300dpiに設定された場合には16個の画素信号が電圧加算されるが、画像を高速に読み取るために露光時間Δtを例えば1/16にすると、各画素回路110から出力される画素信号PIXOが1/16になるのに対して、各容量素子122に保存される画素信号のオフセット量は変わらないので、電圧加算された画素信号に対してオフセット量が16倍になり、読み取った画像に生じる横筋がより鮮明になってしまう。
読み出し信号READの立ち下がりのスルーレートを短くするほど各スイッチ素子121が導通状態から非導通状態に変化するタイミングのばらつきが小さくなるが、瞬時電流量が大きくなるため、逆にアナログ電源電圧AVDDの変動量は大きくなってしまう。したがって、読み出し信号READの立ち下がりのスルーレートを変更しても、各容量素子122に保存される画素信号のオフセット量のばらつきを低減させることは困難である。また、アナログ電源電圧AVDDの変動の周波数成分は、例えば100MHz~GHzオーダーであるため、このような高周波の変動を除去する回路を実現することも一般的に困難である。
そこで、本実施形態では、各容量素子122に保存される画素信号のオフセット量のばらつきを低減させるための対策として、図6に示したように、読み出し信号READを出力するバッファー回路104には、アナログ電源電圧AVDDではなくデジタル電源電圧DVDDが供給されるようにしている。
図14は、第1実施形態における画像読取チップ415の回路配置及び一部の配線パターンを示す図である。図14では、図7に対して第1の電源配線191、第2の電源配線192及び信号配線193が追加されている。図14に示すように、半導体基板100において、第1の電源配線191及び第2の電源配線192は、電源電圧VDDが供給される電源端子に相当するパッド80と接続されている。第1の電源配線191と第2の電源配線192とは、互いに異なる配線であり、電源電圧VDDが供給されるパッド80の近傍で分離されている。第1の電源配線191はアナログ電源電圧AVDDの配線であり、第2の電源配線192はデジタル電源電圧DVDDの配線である。各画素回路110及び各ラインメモリー120は、第1の電源配線191が接続されており、パッド80から第1の電源配線191を介してアナログ電源電圧AVDDが供給される。ロジック回路101及びバッファー回路104は、第2の電源配線192が接続されており、パッド80から第2の電源配線192を介してデジタル電源電圧DVDDが供給される。
ロジック回路101は、第1の領域A1の中央部に配置されており、バッファー回路104は、ロジック回路101が配置される矩形領域の一部に配置されている。したがって、バッファー回路104と各画素回路110との距離は、バッファー回路104とロジック回路101との距離よりも長い。同様に、バッファー回路104と各ラインメモリー120との距離は、バッファー回路104とロジック回路101との距離よりも長い。すなわち、第1の電源配線191を介してアナログ電源電圧AVDDが供給されるN個の各画素回路110及びN個のラインメモリー120と、第2の電源配線192を介してデジタル電源電圧DVDDが供給されるロジック回路101及びバッファー回路104とが、離れて配置されている。そして、バッファー回路104から出力される読み出し信号READは、信号配線193を伝搬してN個のラインメモリー120に共通に供給される。
このような配置により、バッファー回路104から出力される読み出し信号READによって各スイッチ素子121の寄生容量が充放電されると、図15の破線に示すように、まずデジタル電源電圧DVDDが変動する。このデジタル電源電圧DVDDの変動が第2の電源配線192を伝搬してパッド80に到達し、さらに、この変動がパッド80から第1の電源配線191に伝搬してアナログ電源電圧AVDDが変動する。そして、アナログ電源電圧AVDDの変動が第1の電源配線191を伝搬して各画素回路110に伝搬することにより、画素信号PIXOに雑音が混入する。このように、デジタル電源電圧DVDDが変動してからアナログ電源電圧AVDDが変動するまでに時間差が生じるため、読み出し信号READの立ち下がりタイミングでは、アナログ電源電圧AVDDが変動しておらず、画素信号PIXOに雑音が混入していない。したがって、ライン毎に各容量素子122に保存される画素信号のオフセット量のばらつきが低減される。
なお、図14では、第1の電源配線191と第2の電源配線192とは、電源電圧VDDが供給されるパッド80の近傍で分離されているが、第1の電源配線191が接続されるパッド80と第2の電源配線192が接続されるパッド80とが互いに異なってもよい。すなわち、画像読取チップ415は、アナログ電源電圧AVDDとデジタル電源電圧DVDDとがそれぞれ供給される2つの電源端子を有してもよい。
1-10.作用効果
以上に説明したように、第1実施形態における画像読取チップ415では、バッファー回路104は第2の電源配線192と接続されているので、バッファー回路104が各ラインメモリー120のスイッチ素子121を駆動して容量素子122に保存される画素信号が確定する前後で第2の電源配線192に供給されるデジタル電源電圧DVDDが変動する。このデジタル電源電圧DVDDの変動は、第2の電源配線192を伝搬して第1の電源配線191に到達し、第1の電源配線191に供給されるアナログ電源電圧AVDDが変動する。各画素回路110は第1の電源配線191と接続されているので、アナログ電源電圧AVDDの変動により、各画素回路110から出力される画素信号PIXOに雑音が混入するが、デジタル電源電圧DVDDが変動してからアナログ電源電圧AVDDが変動するまでに時間差が生じる。
以上に説明したように、第1実施形態における画像読取チップ415では、バッファー回路104は第2の電源配線192と接続されているので、バッファー回路104が各ラインメモリー120のスイッチ素子121を駆動して容量素子122に保存される画素信号が確定する前後で第2の電源配線192に供給されるデジタル電源電圧DVDDが変動する。このデジタル電源電圧DVDDの変動は、第2の電源配線192を伝搬して第1の電源配線191に到達し、第1の電源配線191に供給されるアナログ電源電圧AVDDが変動する。各画素回路110は第1の電源配線191と接続されているので、アナログ電源電圧AVDDの変動により、各画素回路110から出力される画素信号PIXOに雑音が混入するが、デジタル電源電圧DVDDが変動してからアナログ電源電圧AVDDが変動するまでに時間差が生じる。
特に、各画素回路110及び各ラインメモリー120は、半導体基板100の第1の長辺100aに沿った第1の領域A1に配置されており、電源端子に相当するパッド80、ロジック回路101及びバッファー回路104は、半導体基板100の第2の長辺100bに沿った第2の領域A2に配置されている。さらに、バッファー回路104と各画素回路110との距離は、バッファー回路104とロジック回路101との距離よりも長いので、各画素回路110及び各ラインメモリー120と電源端子に相当するパッド80、ロジック回路101及びバッファー回路104との距離が離れている。そのため、第1の電源配線191や第2の電源配線192が長くなり、デジタル電源電圧DVDDが変動してからアナログ電源電圧AVDDが変動するまでに時間差が大きくなる。
そのため、各容量素子122に保存される画素信号が確定するときにはまだアナログ電源電圧AVDDが変動しておらず、画素信号に雑音が混入していない。したがって、第1実施形態における画像読取チップ415によれば、各容量素子122に保存される画素信号のオフセット量のばらつきが低減される。
そして、第1実施形態のスキャナーユニット3は、電源電圧の変動に起因して生じる各画素信号のオフセット量のばらつきを低減させることが可能な画像読取チップ415を備えるので、読み取った画像に横筋が生じるおそれを低減させることができる。
2.第2実施形態
以下、第2実施形態について、第1実施形態と同様の構成については同じ符号を付し、第1実施形態と同様の説明は省略又は簡略し、主として第1実施形態と異なる内容について説明する。
以下、第2実施形態について、第1実施形態と同様の構成については同じ符号を付し、第1実施形態と同様の説明は省略又は簡略し、主として第1実施形態と異なる内容について説明する。
各ラインメモリー120の容量素子122に保存される画素信号のオフセット量がばらつく要因としては、アナログ電源電圧AVDDの変動以外にも、バイアス電流Ibias1,Ibias2の熱雑音や1/f雑音が考えられる。熱雑音は、抵抗体内の自由電子の熱振動によって発生する雑音のことであり、出力容量によって帯域が制限される性質がある。一方、1/f雑音はMOSのゲート酸化膜とSiO2界面に形成されたエネルギー準位に電子が不規則に捕獲される現象のことであり、1/f雑音はゲート容量の平方根に反比例する性質がある。これらの性質を踏まえた上で、第2実施形態では、第1実施形態に対して、バイアス電流Ibias1,Ibias2の熱雑音及び1/f雑音を低減させるための対策をさらに行う。
図16は、第2実施形態における画像読取チップ415の回路構成を示す図である。図16に示されるように、第2実施形態における画像読取チップ415では、バイアス電流Ibias1,Ibias2の熱雑音を低減させるための対策として、バイアス回路160に容量素子165,166が設けられている。
容量素子165は、一端がバイアス電流Ibias1が流れる配線と接続され、他端が接地されている。また、容量素子166は、一端がバイアス電流Ibias2が流れる配線と接続され、他端が接地されている。容量素子165,166は、例えば1000pFである。容量素子165,166によって、バイアス電流Ibias1,Ibias2の熱雑音の帯域が制限される。
さらに、第2実施形態における画像読取チップ415では、バイアス電流Ibias1,Ibias2の1/f雑音を低減させるための対策として、図11に示したバイアス電流生成回路162に含まれるNMOSトランジスター202,203,204について、各ゲート幅を第1実施形態よりも大きくしている。例えば、第2実施形態におけるNMOSトランジスター202,203,204の各ゲート幅W2は、第1実施形態におけるNMOSトランジスター202,203,204の各ゲート幅W1の2倍以上、例えば4倍である。NMOSトランジスター202,203,204の各ゲート幅を大きくすることにより、NMOSトランジスター202,203,204で発生してバイアス電流Ibias1,Ibias2に混入する1/f雑音が低減される。
第2実施形態における画像読取チップ415のその他の構成は、第1実施形態と同じであるため、その説明を省略する。
以上に説明したように、第2実施形態のスキャナーユニット3によれば、画像読取チップ415において、読み出し信号READの立ち下がりにおけるアナログ電源電圧AVDDの変動が低減されるとともに、さらに、各画素回路110に供給されるバイアス電流Ibias1及び各ラインメモリー120に供給されるバイアス電流Ibias2の熱雑音や1/f雑音が低減される。したがって、各容量素子122に保存される画素信号のオフセット量のばらつきが低減される。
3.第3実施形態
以下、第3実施形態について、第1実施形態又は第2実施形態と同様の構成については同じ符号を付し、第1実施形態又は第2実施形態と同様の説明は省略又は簡略し、主として第1実施形態及び第2実施形態と異なる内容について説明する。
以下、第3実施形態について、第1実施形態又は第2実施形態と同様の構成については同じ符号を付し、第1実施形態又は第2実施形態と同様の説明は省略又は簡略し、主として第1実施形態及び第2実施形態と異なる内容について説明する。
各ラインメモリー120の容量素子122に保存される画素信号のオフセット量がばらつく要因としては、アナログ電源電圧AVDDの変動、バイアス電流Ibias1,Ibias2の熱雑音や1/f雑音以外にも、ロジック回路101が動作するときにクロック信号CLKに同期して発生する雑音が考えられる。具体的には、クロック信号CLKに同期して発生する雑音が、すべての画素回路110に共通して供給される基準電流Iref1及び画素リセット信号PIX_RSTやすべてのラインメモリー120に共通して供給される基準電流Iref2に混入し、あるいは、雑音が混入した各画素信号PIXOが各容量素子122に保存されることで、各容量素子122に保存される画素信号のオフセット量がばらつくことになる。そこで、第3実施形態では、第1実施形態又は第2実施形態に対して、基準電流Iref1,Iref2及び画素リセット信号PIX_RSTに混入される雑音を低減させるとともに、各容量素子122に保存される画素信号に混入する雑音を低減させるための対策をさらに行う。
図17は、第3実施形態における画像読取チップ415の回路配置及び一部の配線パターンを示す図である。図17では、図14に対して基準電流配線194、シールド配線195,196及び信号配線197が追加されている。
基準電流配線194は、基準電流Iref1が流れる配線である。バイアス回路160のカレントミラー回路163から出力される基準電流Iref1は、基準電流配線194を伝搬してN個の画素回路110に供給される。シールド配線195,196は、基準電流配線194と並走しており、基準電流Iref1を他の信号に対してシールドする。したがって、基準電流Iref1に他の信号との干渉によって混入される雑音が低減される。なお、図示が省略されているが、N個のラインメモリー120に供給される基準電流Iref2が流れる基準電流配線に対しても、並走するシールド配線が設けられている。
信号配線197は、画素リセット信号PIX_RSTが伝搬する配線であり、第1の信号配線197aと、第2の信号配線197bと、第3の信号配線197cと、第4の信号配線197dと、を含む。第1の信号配線197aは、半導体基板100の第1の領域A1に設けられており、N個の画素回路110と接続されている。第2の信号配線197bは、半導体基板100の第2の領域A2に設けられており、ロジック回路101と接続されている。第3の信号配線197cは、半導体基板100の第1の短辺100cに沿った第3の領域A3に配置されており、第1の信号配線197a及び第2の信号配線197bと接続されている。第4の信号配線197dは、半導体基板100の第2の短辺100dに沿った第4の領域A4に配置されており、第1の信号配線197a及び第2の信号配線197bと接続されている。そして、画素リセット信号PIX_RSTは、第2の信号配線197bから第3の信号配線197c及び第4の信号配線197dを介して第1の信号配線197aに伝搬し、N個の画素回路110に供給される。このように、画素リセット信号PIX_RSTは、半導体基板100の中央部ではなく端部を迂回して伝搬するので、他の信号との干渉が少ない。したがって、画素リセット信号PIX_RSTに他の信号との干渉によって混入される雑音が低減される。
また、各容量素子122に保存される画素信号に混入する雑音を低減させるための対策として、読み出し信号READの立ち下がりタイミングがクロック信号CLKのエッジと時間的に重ならないようにする。すなわち、第3実施形態では、バッファー回路104は、クロック信号CLKに同期してロジック回路101から出力される読み出し信号RDを遅延させた読み出し信号READを出力する。例えば、バッファー回路104は、偶数個のインバーター素子が直列に接続された遅延回路として実現される。
図18は、クロック信号CLK、読み出し信号RD、読み出し信号READ及び画素信号PIXOのタイミングチャート図である。図18に示されるように、読み出し信号RDの立ち上がり及び立ち下がりは、クロック信号CLKの立ち上がりエッジと同期している。これに対して、読み出し信号READの立ち上がり及び立ち下がりは、クロック信号CLKの立ち上がりエッジに対して、クロック信号CLKの1/4周期ほどずれている。したがって、図18において破線で示されるように、クロック信号CLKのエッジで発生するデジタル電源電圧DVDDの変動がアナログ電源電圧AVDDに伝搬して各画素信号PIXOに雑音が混入しても、読み出し信号READの立ち下がりタイミングで各容量素子122に保存される画素信号に混入する雑音を低減させることができる。
第3実施形態における画像読取チップ415のその他の構成は、第1実施形態又は第2実施形態と同じであるため、その説明を省略する。
以上に説明したように、第3実施形態のスキャナーユニット3によれば、画像読取チップ415において、読み出し信号READの立ち下がりにおけるアナログ電源電圧AVDDの変動が低減されるとともに、さらに、基準電流Iref1,Iref2及び画素リセット信号PIX_RSTに混入される雑音が低減され、各容量素子122に保存される画素信号に混入する雑音が低減される。したがって、各容量素子122に保存される画素信号のオフセット量のばらつきが低減される。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、上記の実施形態では、スキャナーユニット3による画像の読み取りの最高解像度は4800dpiであり、設定可能な解像度は4800dpi、2400dpi、1200dpi、600dpi又は300dpiであるが、最高解像度や設定可能な解像度はこれに限られず、画像読取チップ415の構成に応じた各種の解像度の設定が可能である。例えば、最高解像度が1200dpiであってもよいし、設定可能な解像度が1200dpi、600dpi又は300dpiであってもよい。また、上記の実施形態では、各画像読取チップ415は、解像度が最高解像度である4800dpiに設定された場合はラインメモリー120から画素信号を1つずつ出力し、解像度が2400dpi、1200dpi、600dpi又は300dpiに設定された場合は、ラインメモリー120から画素信号を2個ずつ、4個ずつ、8個ずつ又は16個ずつ出力して電圧加算する構成であるが、各画像読取チップ415の構成はこれに限られない。例えば、最高解像度を1200dpiとし、画像読取チップ415は、解像度が1200dpiに設定された場合はラインメモリー120から画素信号を1つずつ出力し、解像度が600dpi又は300dpiに設定された場合は、ラインメモリー120から画素信号を2個ずつ又は4個ずつ出力して電圧加算する構成であってもよい。
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。
本発明の半導体装置及び画像読取装置は、スキャナーやスキャナー用のイメージセンサーに好適であるが、アナログ信号処理により高速な画像読み取りが必要な装置やセンサーにも適用可能である。
本発明は、実施形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態および変形例から以下の内容が導き出される。
半導体装置の一態様は、
第1の電源配線と、
前記第1の電源配線とは異なる第2の電源配線と、
前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第2の電源配線と接続されている。
第1の電源配線と、
前記第1の電源配線とは異なる第2の電源配線と、
前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第2の電源配線と接続されている。
この半導体装置では、バッファー回路は第2の電源配線と接続されているので、バッファー回路がスイッチ素子を駆動して記憶回路の容量素子に保存される画素信号が確定する前後で第2の電源配線に供給される第2の電源電圧が変動する。この第2の電源電圧の変動は、第2の電源配線を伝搬して第1の電源配線に到達し、第1の電源配線に供給される第1の電源電圧が変動する。画素回路は第1の電源配線と接続されているので、第1の電源電圧の変動により、画素回路から出力される画素信号に雑音が混入するが、第2の電源電圧が変動してから第1の電源電圧が変動するまでに時間差が生じるため、容量素子に保存される画素信号が確定するときにはまだ第1の電源電圧が変動しておらず、画素信号に雑音が混入していない。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
前記半導体装置の一態様は、
前記第1の電源配線及び前記第2の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されていてもよい。
前記第1の電源配線及び前記第2の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されていてもよい。
この半導体装置では、画素回路及び記憶回路は、半導体基板の第1の長辺に沿った第1の領域に配置されており、電源端子、ロジック回路及びバッファー回路は、半導体基板の第2の長辺に沿った第2の領域に配置されているので、画素回路及び記憶回路と電源端子、ロジック回路及びバッファー回路との距離が離れている。そのため、第1の電源配線や第2の電源配線が長くなり、第2の電源電圧が変動してから第1の電源電圧が変動するまでの時間差が大きくなる。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
半導体装置の他の一態様は、
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている。
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている。
この半導体装置では、画素回路及び記憶回路は、半導体基板の第1の長辺に沿った第1の領域に配置されており、電源端子、ロジック回路及びバッファー回路は、半導体基板の第2の長辺に沿った第2の領域に配置されているので、画素回路及び記憶回路と電源端子、ロジック回路及びバッファー回路との距離が離れている。バッファー回路がスイッチ素子を駆動して記憶回路の容量素子に保存される画素信号が確定する前後で、バッファー回路に供給される第2の電源電圧が変動する。この第2の電源電圧の変動により画素回路に供給される第1の電源電圧が変動し、第1の電源電圧の変動により、画素回路から出力される画素信号に雑音が混入するが、画素回路はバッファー回路から離れているので、第2の電源電圧が変動してから第1の電源電圧が変動するまでに時間差が生じる。そのため、容量素子に保存される画素信号が確定するときにはまだ第1の電源電圧が変動しておらず、画素信号に雑音が混入していない。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
前記半導体装置の一態様において、
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長くてもよい。
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長くてもよい。
前記半導体装置の一態様は、
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備えてもよい。
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備えてもよい。
この半導体装置によれば、基準電流配線と並走するシールド配線により、基準電流配線を流れて画素回路に供給される基準電流に、他の信号との干渉によって混入される雑音が低減されるので、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
前記半導体装置の一態様において、
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動されてもよい。
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動されてもよい。
この半導体装置によれば、クロック信号のエッジとスイッチ素子を駆動する制御信号によって容量素子に保存される画素信号が確定するタイミングとに時間差が生じるので、クロック信号のエッジで発生する電源電圧の変動に起因して容量素子に保存される画素信号に混入する雑音を低減させることができる。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
前記半導体装置の一態様は、
前記第1の領域に設けられており、前記画素回路と接続されている第1の信号配線と、
前記第2の領域に設けられており、前記ロジック回路と接続されている第2の信号配線と、
前記半導体基板の前記第1の短辺に沿った第3の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第3の信号配線と、
前記半導体基板の前記第2の短辺に沿った第4の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第4の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第2の信号配線から前記第3の信号配線及び前記第4の信号配線を介して前記第1の信号配線に伝搬し、前記画素回路に供給されてもよい。
前記第1の領域に設けられており、前記画素回路と接続されている第1の信号配線と、
前記第2の領域に設けられており、前記ロジック回路と接続されている第2の信号配線と、
前記半導体基板の前記第1の短辺に沿った第3の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第3の信号配線と、
前記半導体基板の前記第2の短辺に沿った第4の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第4の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第2の信号配線から前記第3の信号配線及び前記第4の信号配線を介して前記第1の信号配線に伝搬し、前記画素回路に供給されてもよい。
この半導体装置によれば、半導体基板の中央部ではなく端部を迂回して画素回路に供給されるリセット信号は他の信号との干渉が少ないので、リセット信号に他の信号との干渉によって混入される雑音が低減される。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
画像読取装置の一態様は、
前記半導体装置の一態様と、
光源と、
を備える。
前記半導体装置の一態様と、
光源と、
を備える。
この画像読取装置によれば、電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることが可能な半導体装置を備えるので、読み取った画像に横筋が生じるおそれを低減させることができる。
1…複合機、2…プリンターユニット、3…スキャナーユニット、4…ヒンジ部、11…アッパーフレーム、12…画像読取部、13…上蓋、16…下ケース、17…上ケース、31…センサーユニット、32…センサーキャリッジ、33…ガイド軸、34…センサー移動機構、41…イメージセンサーモジュール、63…操作部、65…装置ハウジング、66…排出口、100…半導体基板、100a…第1の長辺、100b…第2の長辺、100c…第1の短辺、100d…第2の短辺、101…ロジック回路、102…走査回路、103-1~103-n…ブロック、104…バッファー回路、110…画素回路、111…受光素子、112…反転増幅器、113…容量素子、114…スイッチ素子、120…ラインメモリー、121…スイッチ素子、122…容量素子、123…NMOSトランジスター、124…定電流源、125…スイッチ素子、126…スイッチ素子、127…容量素子、128…容量素子、129p…スイッチ素子、129n…スイッチ素子、130…CDS回路、131p…容量素子、131n…容量素子、132p…スイッチ素子、132n…スイッチ素子、133…演算増幅器、134…NMOSトランジスター、135…定電流源、136…スイッチ素子、137…スイッチ素子、138…ロジック回路、140…プリアンプ、150…出力バッファー、160…バイアス回路、161…VREFHアンプ、162…バイアス電流生成回路、163…カレントミラー回路、164…カレントミラー回路、170…読み出し回路、180…パッド、191…第1の電源配線、192…第2の電源配線、193…信号配線、194…基準電流配線、195…シールド配線、196…シールド配線、197…信号配線、201…定電流源、202,203,204…NMOSトランジスター、205,206,207,208,209,210,211,212,213,214,215,216,217…PMOSトランジスター、300…制御部、302…アナログフロントエンド、411…ケース、412…光源、412R…赤色LED、412G…緑色LED、412B…青色LED、413…レンズ、414…モジュール基板、415…画像読取チップ
Claims (8)
- 第1の電源配線と、
前記第1の電源配線とは異なる第2の電源配線と、
前記第1の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第2の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第2の電源配線と接続されている、半導体装置。 - 請求項1において、
前記第1の電源配線及び前記第2の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている、半導体装置。 - 電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第1の長辺と、前記第1の長辺と対向する第2の長辺と、第1の短辺と、前記第1の短辺と対向する第2の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第1の長辺に沿った第1の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第2の長辺に沿った第2の領域に配置されている、半導体装置。 - 請求項2又は3において、
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長い、半導体装置。 - 請求項1又は3において、
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備える、半導体装置。 - 請求項1又は3において、
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動される、半導体装置。 - 請求項2又は3において、
前記第1の領域に設けられており、前記画素回路と接続されている第1の信号配線と、
前記第2の領域に設けられており、前記ロジック回路と接続されている第2の信号配線と、
前記半導体基板の前記第1の短辺に沿った第3の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第3の信号配線と、
前記半導体基板の前記第2の短辺に沿った第4の領域に配置されており、前記第1の信号配線及び前記第2の信号配線と接続されている第4の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第2の信号配線から前記第3の信号配線及び前記第4の信号配線を介して前記第1の信号配線に伝搬し、前記画素回路に供給される、半導体装置。 - 請求項1又は2に記載の半導体装置と、
光源と、
を備えた、画像読取装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022086649A JP2023174039A (ja) | 2022-05-27 | 2022-05-27 | 半導体装置及び画像読取装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022086649A JP2023174039A (ja) | 2022-05-27 | 2022-05-27 | 半導体装置及び画像読取装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023174039A true JP2023174039A (ja) | 2023-12-07 |
Family
ID=89031178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022086649A Pending JP2023174039A (ja) | 2022-05-27 | 2022-05-27 | 半導体装置及び画像読取装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2023174039A (ja) |
-
2022
- 2022-05-27 JP JP2022086649A patent/JP2023174039A/ja active Pending
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