JP2024011171A - イメージセンサーモジュール及び画像読取装置 - Google Patents

Abstract

【課題】電源電圧の変動による出力信号の変動を低減させることが可能なイメージセンサーモジュールを提供すること。【解決手段】画像を読み取るための複数の画像読取チップを備え、前記複数の画像読取チップの各々は、光電変換する受光素子を有し、画素信号を出力する画素回路と、基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、第１の基準電流を出力する基準電流出力回路と、抵抗を有し、前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する基準電圧生成回路と、前記基準電圧のノードと電気的に接続される基準電圧端子と、を含み、前記複数の画像読取チップの前記基準電圧端子が互いに電気的に接続されている、イメージセンサーモジュール。【選択図】図６

Description

本発明は、イメージセンサーモジュール及び画像読取装置に関する。

イメージセンサーモジュールを用いたスキャナー等の画像読取装置や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。例えば、特許文献１には、光電変換素子の各画素からの信号を出力する時にはアンプを動作状態とし、当該信号を出力しない時にはアンプを非動作状態とすることで消費電力を低減することができる光電変換装置及び当該光電変換装置を用いたマルチチップセンサー装置が記載されている。

特開平４－１７７９８４号公報

特許文献１に記載の光電変換装置は、信号読出回路において、バイポーラトランジスター型センサーのベースを所定の電位にリセットするＭＯＳトランジスターや垂直出力線をリセットするためのＭＯＳトランジスターに供給する基準電圧を、電源ラインとグラウンドとの間に接続された２つの抵抗によって抵抗分割して生成している。そのため、電源電圧が変動すると基準電圧も変動するため、出力信号も変動してしまう。

本発明に係るイメージセンサーモジュールの一態様は、
画像を読み取るための複数の画像読取チップを備え、
前記複数の画像読取チップの各々は、
光電変換する受光素子を有し、画素信号を出力する画素回路と、
基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
第１の基準電流を出力する基準電流出力回路と、
抵抗を有し、前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する基準電圧生成回路と、
前記基準電圧のノードと電気的に接続される基準電圧端子と、
を含み、
前記複数の画像読取チップの前記基準電圧端子が互いに電気的に接続されている。

本発明に係るイメージセンサーモジュールの他の一態様は、
画像を読み取るための複数の画像読取チップと、
基準電圧を生成する基準電圧生成回路と、を備え、
前記複数の画像読取チップの各々は、
光電変換する受光素子を有し、画素信号を出力する画素回路と、
前記基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
第１の基準電流を出力する基準電流出力回路と、
前記第１の基準電流を外部に出力する基準電流端子と、
を含み、
前記複数の画像読取チップの前記基準電流端子が互いに電気的に接続されており、
前記基準電圧生成回路は、
抵抗を有し、前記複数の画像読取チップのそれぞれの前記基準電流端子から出力される前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する。

本発明に係る画像読取装置の一態様は、
前記イメージセンサーモジュールの一態様と、
前記イメージセンサーモジュールを制御する制御部と、
を備える。

本実施形態に係る複合機を示した外観斜視図。 スキャナーユニットの内部構造を示した斜視図。 イメージセンサーモジュールの構成を模式的に示す分解斜視図。 画像読取チップの配置を模式的に示す平面図。 第１実施形態におけるスキャナーユニットの機能構成を示す図。 第１実施形態における画像読取チップの回路構成を示す図。 画素回路及び読出回路の構成を示す図。 反転増幅器の構成を示す図。 カレントミラー回路の構成を示す図。 画像読取チップによる画像の読み取り動作のタイミングを示すタイミングチャート図である。 第２実施形態におけるスキャナーユニットの機能構成を示す図。 第２実施形態における画像読取チップの回路構成を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機１について説明する。

１．第１実施形態
１－１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、画像記録装置であるプリンターユニット２と、画像読取装置であるスキャナーユニット３とを含む。具体的には、複合機１は、装置本体であるプリンターユニット２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

図１に示すように、プリンターユニット２は、印刷用紙や単票紙等の記録媒体を送り経路に沿って送る不図示の搬送部と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う不図示の印刷部と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した不図示の装置フレームと、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示を省略するが、プリンターユニット２の後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、不図示のガラス製の原稿載置板が広く配設されており、被読取面を下にした被読取媒体をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。ＣＭＯＳは、Complementary Metal-Oxide-Semiconductorの略である。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤラインセンサーであってもよい。ＣＣＤは、Charge Coupled Deviceの略である。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４、及び画像を読み取るための半導体装置である画像読取チップ４１５を備えている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオードを有し、Ｒ，Ｇ，Ｂの各発光ダイオード、すなわち、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤを高速に切り換えながら順番に発光させる。ＬＥＤは、Light emitting diodeの略である。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からの光は当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。そして、画像読取チップ４１５は、光源４１２から照射された光が被読取媒体で反射した光に基づき、当該被読取媒体に形成されている画像を読み取る。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向に、具体的にはＸ軸方向に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３を実現することができる。

１－２．スキャナーユニットの機能構成
図５は、第１実施形態におけるスキャナーユニット３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット３は、イメージセンサーモジュール４１と、制御部２００と、アナログフロントエンド２０２とを備える。イメージセンサーモジュール４１は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５であるｍ個の画像読取チップ４１５－１～４１５－ｍを含む。ｍは２以上の整数である。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、画像読取チップ４１５－１～４１５－ｍは、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロントエンド２０２は、それぞれ、集積回路で実現されてもよい。

制御部２００は、イメージセンサーモジュール４１を制御する。具体的には、制御部２００は、赤色ＬＥＤ４１２Ｒに対して所定のタイミングで一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、緑色ＬＥＤ４１２Ｇに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、カラースキャンモードでは、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを１つずつ発光させ、白黒スキャンモードでは、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを同時に発光させる。

また、制御部２００は、画像読取チップ４１５－１～４１５－ｍに対して、クロック信号ＣＬＫ及びスタート信号ＳＴを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５－１～４１５－ｍの動作クロック信号である。スタート信号ＳＴは、画像読取チップ４１５－１～４１５－ｍに画像の読み取りの開始を指示するとともに、画像の読み取りの解像度を設定するためのパルス信号であり、スタート信号ＳＴのパルス幅に応じた解像度が設定される。以下では、スタート信号ＳＴにより、画像の読み取りの解像度は、１２００ｄｐｉ、６００ｄｐｉ、３００ｄｐｉのいずれかに設定されるものとする。

各画像読取チップ４１５－ｊは、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＣＥｊを受けると、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、スタート信号ＳＴによって設定された解像度の画像情報を有する画像信号Ｖｏを生成し、出力する。ｊは、１以上ｍ以下の各整数である。

本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂのいずれか１つを発光させ、あるいは全部を同時に発光させた後、ハイパルスのチップイネーブル信号ＣＥ１を生成し、画像読取チップ４１５－１に供給する。また、各画像読取チップ４１５－ｉは、画像信号Ｖｏの出力を終了する少し前にチップイネーブル信号ＣＥｉ＋１を生成し、画像読取チップ４１５－ｉ＋１に供給する。ｉは、１以上ｍ－１以下の各整数である。

これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂのいずれか１つが発光し、あるいは全部が同時に発光した後、画像読取チップ４１５－１～４１５－ｍが順番に画像信号Ｖｏを出力することになる。そして、イメージセンサーモジュール４１は、画像読取チップ４１５－１～４１５－ｍが順番に出力する複数の画像信号Ｖｏを不図示の端子から出力する。

各画像読取チップ４１５は、内部で用いられる基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは、黒色の画素に対応する画素信号の電圧、すなわち画素信号の黒レベルの電圧に相当する。各画像読取チップ４１５は、基準電圧Ｖｒｅｆのノードと電気的に接続される不図示の基準電圧端子を有している。そして、複数の画像読取チップ４１５の基準電圧端子が不図示の配線により互いに電気的に接続されている。これにより、複数の画像読取チップ４１５で生成した複数の基準電圧Ｖｒｅｆにばらつきがあってもすべての基準電圧Ｖｒｅｆが同じ電圧になるので、複数の画像信号Ｖｏの黒レベルを揃えることができる。

アナログフロントエンド２０２は、複数の画像読取チップ４１５が順番に出力する複数の画像信号Ｖｏを受け取り、各画像信号Ｖｏに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロントエンド２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。

１－３．画像読取チップの構成及び動作
図６は、第１実施形態における画像読取チップ４１５の回路構成を示す図である。図６に示される画像読取チップ４１５は、タイミング制御回路１００、駆動回路１０１、走査回路１０２、ｎ個の画素回路１１０－１～１１０－ｎ、ｎ個の読出回路１２０－１～１２０－ｎ、出力回路１３０、基準電流出力回路１４０、基準電圧生成回路１６０およびバッファー回路１６２を備えている。これらの各回路は、画像読取チップ４１５の外部端子から電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給されて動作する。本実施形態では、画像読取チップ４１５を構成する回路は、不図示のシリコン基板上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、画像読取チップ４１５は、１つのＩＣチップとして構成されている。

タイミング制御回路１００は、画像読取チップ４１５の外部端子から入力されるスタート信号ＳＴがアクティブになると、スタート信号ＳＴのパルス幅に応じて画像を読み取る解像度を設定し、画像の読み取り動作を開始する。タイミング制御回路１００は、画像読取チップ４１５の外部端子から入力されるクロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、スタート信号ＳＴがアクティブになると当該カウンターの動作を開始させる。そして、タイミング制御回路１００は、当該カウンターのカウント値に基づいて、駆動回路１０１の動作を制御する制御信号を生成する。

また、タイミング制御回路１００は、画像読取チップ４１５の外部端子から入力されるチップイネーブル信号ＣＥ＿Ｉがアクティブになると、走査回路１０２及び出力回路１３０の各動作を制御する制御信号を生成する。また、タイミング制御回路１００は、チップイネーブル信号ＣＥ＿Ｉがアクティブになった後の所定のタイミングでチップイネーブル信号ＣＥ＿Ｏをアクティブにする。チップイネーブル信号ＣＥ＿Ｏは、画像読取チップ４１５の外部端子から出力される。

なお、各画像読取チップ４１５－ｊに入力されるチップイネーブル信号ＣＥ＿Ｉは、図５のチップイネーブル信号ＣＥｊに相当する。ｊは、１以上ｍ以下の各整数である。また、各画像読取チップ４１５－ｉから出力されるチップイネーブル信号ＣＥ＿Ｏは、図５のチップイネーブル信号ＣＥｉ＋１に相当する。ｉは、１以上ｍ－１以下の各整数である。

駆動回路１０１は、画素回路１１０－１～１１０－ｎ及び読出回路１２０－１～１２０－ｎを駆動する回路である。具体的には、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、それぞれ所定のタイミングで一定時間アクティブ、例えばハイレベルとなる第１リセット信号ＲＳＴ１、第２リセット信号ＲＳＴ２及び読み出し信号ＲＥＡＤを発生させる。また、駆動回路１０１は、基準電流Ｉｒｅｆ１に基づいて一定のバイアス電圧Ｖｂｉａｓ１を生成し、基準電流Ｉｒｅｆ２に基づいて一定のバイアス電圧Ｖｂｉａｓ２を生成する。そして、駆動回路１０１は、第１リセット信号ＲＳＴ１及びバイアス電圧Ｖｂｉａｓ１をｎ個の画素回路１１０－１～１１０－ｎに共通に供給し、第２リセット信号ＲＳＴ２、読み出し信号ＲＥＡＤ及びバイアス電圧Ｖｂｉａｓ２をｎ個の読出回路１２０－１～１２０－ｎに共通に供給する。

走査回路１０２は、タイミング制御回路１００からの制御信号に基づいて、ｎ個の選択信号ＳＥＬ１～ＳＥＬｎを発生させる。１２００ｄｐｉの解像度に設定された場合、走査回路１０２は、１つずつ順番にアクティブ、例えばハイレベルとなるｎ個の選択信号ＳＥＬ１～ＳＥＬｎを発生させる。また、６００ｄｐｉの解像度に設定された場合、走査回路１０２は、２つずつ同時に順番にアクティブとなるｎ個の選択信号ＳＥＬ１～ＳＥＬｎを発生させる。また、３００ｄｐｉの解像度に設定された場合、走査回路１０２は、４つずつ同時に順番にアクティブとなるｎ個の選択信号ＳＥＬ１～ＳＥＬｎを発生させる。選択信号ＳＥＬ１～ＳＥＬｎは、ｎ個の読出回路１２０－１～１２０－ｎにそれぞれ供給される。

画素回路１１０－ｉは、光電変換する受光素子を有し、画素信号ＰＩＸＯｉを出力する。ｉは、１以上ｎ以下の各整数である。具体的には、画素回路１１０－ｉは、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号ＰＩＸＯｉを出力する。

読出回路１２０－ｉは、画素回路１１０－ｉから出力される画素信号ＰＩＸＯｉを読み出し、画素信号ＰＩＸＯｉに対して基準電圧Ｖｒｅｆに基づく所定の信号処理を行い、画像信号ＶＤＯｉを出力する。ｉは、１以上ｎ以下の各整数である。基準電圧Ｖｒｅｆは、基準電圧生成回路１６０からバッファー回路１６２を介して供給される。具体的には、読出回路１２０－ｉは、第２リセット信号ＲＳＴ２が非アクティブのときに、画素回路１１０－ｉから出力される画素信号ＰＩＸＯｉを増幅し、増幅した電圧を、読み出し信号ＲＥＡＤがアクティブのときに記憶する。そして、読出回路１２０－ｉは、走査回路１０２から供給される選択信号ＳＥＬｉがアクティブのときに、記憶されている電圧に応じた画像信号ＶＤＯｉを出力回路１３０に出力する。

１２００ｄｐｉの解像度に設定されている場合は、出力回路１３０に入力される信号の電圧は、順次、ｎ個の選択信号ＳＥＬ１～ＳＥＬｎによってｎ個の画像信号ＶＤＯ１～ＶＤＯｎから選択される画像信号の電圧となる。また、６００ｄｐｉの解像度に設定されている場合は、出力回路１３０に入力される信号の電圧は、順次、ｎ個の選択信号ＳＥＬ１～ＳＥＬｎによってｎ個の画像信号ＶＤＯ１～ＶＤＯｎから同時に選択される２つの画像信号の平均電圧となる。また、３００ｄｐｉに設定されている場合は、出力回路１３０に入力される信号の電圧は、順次、ｎ個の選択信号ＳＥＬ１～ＳＥＬｎによってｎ個の画像信号ＶＤＯ１～ＶＤＯｎから同時に選択される４つの画像信号の平均電圧となる。

出力回路１３０は、タイミング制御回路１００からの出力される出力イネーブル信号ＯＥがハイレベルの期間において、画像信号ＶＤＯ１～ＶＤＯｎに対して増幅処理を行い、画像信号Ｖｏを出力する。画像信号Ｖｏは、画像読取チップ４１５の外部端子から出力され、図５に示したアナログフロントエンド２０２に供給される。

基準電流出力回路１４０は、３つの基準電流Ｉｒｅｆ１，Ｉｒｅｆ２，Ｉｒｅｆ３を出力する。本実施形態では、基準電流出力回路１４０は、基準電流生成回路１４１とカレントミラー回路１５０とを含む。

基準電流生成回路１４１は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとに基づいて、一定の基準電流Ｉｒｅｆを生成する。例えば、基準電流生成回路１４１は、バンドギャップリファレンス回路を用いて電源電圧ＶＤＤの変動に対する変動量が極めて小さい基準電流Ｉｒｅｆを生成する。例えば、基準電流Ｉｒｅｆの変動量は、電源電圧ＶＤＤの変動量の１／１０００～１／１００程度である。基準電流Ｉｒｅｆは、カレントミラー回路１５０に供給される。なお、電源電圧ＶＤＤの変動は、画像読取チップ４１５の内部回路の動作やアナログフロントエンド２０２の動作等に起因して生じる。

カレントミラー回路１５０は、基準電流生成回路１４１から供給される基準電流Ｉｒｅｆに基づいて、基準電流Ｉｒｅｆ１、基準電流Ｉｒｅｆ２及び基準電流Ｉｒｅｆ３を生成して出力する。基準電流Ｉｒｅｆ１，Ｉｒｅｆ２，Ｉｒｅｆ３の各値は、基準電流Ｉｒｅｆの値と同じであってもよいし、異なってもよい。また、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２，Ｉｒｅｆ３の値が互いに異なってもよいし、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２，Ｉｒｅｆ３の少なくとも２つの値が同じであってもよい。基準電流Ｉｒｅｆ１，Ｉｒｅｆ２は駆動回路１０１に供給され、基準電流Ｉｒｅｆ３は、基準電圧生成回路１６０に供給される。

基準電圧生成回路１６０は、基準電流Ｉｒｅｆ３に基づいて基準電圧Ｖｒｅｆを生成する。本実施形態では、基準電圧生成回路１６０は、抵抗１６１を有し、基準電流Ｉｒｅｆ３を抵抗１６１に流して基準電圧Ｖｒｅｆを生成する。具体的には、抵抗１６１は、一端が基準電流出力回路１４０と接続され、他端がグラウンドと接続されている。そして、基準電流出力回路１４０から抵抗１６１の一端に基準電流Ｉｒｅｆ３が供給され、抵抗１６１の一端から他端へと基準電流Ｉｒｅｆ３が流れることにより抵抗１６１の一端に生じる電圧が基準電圧Ｖｒｅｆとなる。前述の通り、基準電圧Ｖｒｅｆは、黒レベルの電圧に相当し、バッファー回路１６２を介してｎ個の読出回路１２０－１～１２０－ｎに共通に供給される。また、抵抗１６１の一端である基準電圧ＶｒｅｆのノードＮＤ１は、画像読取チップ４１５の外部端子である基準電圧端子Ｔ１と電気的に接続されており、すべての画像読取チップ４１５の基準電圧端子Ｔ１は配線により互いに電気的に接続される。

図６に示したｎ個の画素回路１１０－１～１１０－ｎはすべて同じ構成である。同様に、ｎ個の読出回路１２０－１～１２０－ｎはすべて同じ構成である。図７は、画素回路１１０－ｉ及び読出回路１２０－ｉの構成を示す図である。ｉは１以上ｎ以下の各整数である。図７に示されるように、画素回路１１０－ｉは、受光素子１１１、スイッチ１１２及びＮＭＯＳトランジスター１１３，１１４を備えている。

受光素子１１１は、光を受けて電気信号に変換、すなわち光電変換する。具体的には、受光素子１１１は、光源４１２から照射された光が被読取媒体で反射した光を受けて電気信号に変換する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードは接地され、カソードはスイッチ１１２の一端及びＮＭＯＳトランジスター１１３のゲートと電気的に接続されている。フォトダイオードで発生した電荷はカソードの寄生容量成分で電圧に変換される。

スイッチ１１２の他端には電源電圧ＶＤＤが供給される。スイッチ１１２の制御端子には、第１リセット信号ＲＳＴ１が入力され、第１リセット信号ＲＳＴ１がハイレベルのときにスイッチ１１２の両端が導通し、第１リセット信号ＲＳＴ１がローレベルのときにスイッチ１１２の両端が非導通となる。第１リセット信号ＲＳＴ１がハイレベルのとき、スイッチ１１２の両端が導通するため、受光素子１１１のカソードが電源電圧ＶＤＤに近い電位となり、カソードの寄生容量成分に蓄積された電荷がリセットされる。第１リセット信号ＲＳＴ１がローレベルになった後、受光素子１１１に光が入射すると、光量に応じて受光素子１１１のカソードが電源電圧ＶＤＤに近い電位から低下する。

ＮＭＯＳトランジスター１１３のドレインには電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスター１１３のソースはＮＭＯＳトランジスター１１４のドレインと電気的に接続されている。ＮＭＯＳトランジスター１１４のゲートには、駆動回路１０１からバイアス電圧Ｖｂｉａｓ１が供給され、ＮＭＯＳトランジスター１１４のソースはグラウンドと電気的に接続されている。そして、ＮＭＯＳトランジスター１１３のソースとＮＭＯＳトランジスター１１４のドレインとの接続ノードから画素信号ＰＩＸＯｉが出力される。

ＮＭＯＳトランジスター１１４は、ゲートに一定のバイアス電圧Ｖｂｉａｓ１が供給されるので、ゲート－ソース間が一定電圧となり、定電流回路として動作する。ＮＭＯＳトランジスター１１３は、その定電流を負荷としたソースフォロワー回路として動作する。

読出回路１２０－ｉは、増幅回路１７０とメモリー回路１８０とを含む。増幅回路１７０は、容量１７１、反転増幅器１７２、スイッチ１７３、容量１７４、スイッチ１７５、スイッチ１７６及び論理反転回路１７７を備えている。

容量１７１は、画素回路１１０－ｉと電気的に接続されている。具体的には、容量１７１は、一端がＮＭＯＳトランジスター１１３のソース及びＮＭＯＳトランジスター１１４のドレインと電気的に接続されており、他端が反転増幅器１７２の入力端子と電気的に接続されている。

反転増幅器１７２は、入力端子が容量１７１の他端と電気的に接続され、入力端子の電圧を反転増幅した電圧を出力端子から出力する。図８は、反転増幅器１７２の構成を示す図である。図８に示されるように、反転増幅器１７２は、ＰＭＯＳトランジスター１９１とＮＭＯＳトランジスター１９２とを含む。ＰＭＯＳトランジスター１９１のゲートには、駆動回路１０１から一定のバイアス電圧Ｖｂｉａｓ２が供給され、ＰＭＯＳトランジスター１９１のソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスター１９１のドレインはＮＭＯＳトランジスター１９２のドレインと電気的に接続されている。ＮＭＯＳトランジスター１９２のソースはグラウンドと電気的に接続され、ＮＭＯＳトランジスター１９２のゲートは、反転増幅器１７２の入力端子となる。また、ＰＭＯＳトランジスター１９１のドレインとＮＭＯＳトランジスター１９２のドレインとの接続ノードは、反転増幅器１７２の出力端子となる。ＰＭＯＳトランジスター１９１は、ゲートに一定のバイアス電圧Ｖｂｉａｓ２が供給されるので、ゲート－ソース間が一定電圧となり、定電流回路として動作する。したがって、図８に示す反転増幅器１７２は、ＮＭＯＳトランジスター１９２のソース接地回路として機能する。なお、反転増幅器１７２は、電圧増幅率が不足する場合はカスコード型の増幅器にしてもよい。

図７の説明に戻り、スイッチ１７３は、反転増幅器１７２と並列に、その両端がそれぞれ反転増幅器１７２の入力端子及び出力端子と電気的に接続されている。スイッチ１７３の制御端子には、第２リセット信号ＲＳＴ２が入力され、第２リセット信号ＲＳＴ２がハイレベルのときにスイッチ１７３の両端が導通し、第２リセット信号ＲＳＴ２がローレベルのときにスイッチ１７３の両端が非導通となる。

容量１７４は、一端が反転増幅器１７２の入力端子と電気的に接続され、他端がスイッチ１７５の一端と電気的に接続されている。

スイッチ１７５は、一端が容量１７４の他端と電気的に接続され、他端が反転増幅器１７２の出力端子と電気的に接続されている。スイッチ１７５の制御端子には、論理反転回路１７７によって第２リセット信号ＲＳＴ２の論理レベルが反転した信号が入力され、第２リセット信号ＲＳＴ２がローレベルのときにスイッチ１７５の両端が導通し、第２リセット信号ＲＳＴ２がハイレベルのときにスイッチ１７５の両端が非導通となる。

スイッチ１７６は、一端が容量１７４の他端と電気的に接続され、他端には基準電圧Ｖｒｅｆが印加される。スイッチ１７６の制御端子には、第２リセット信号ＲＳＴ２が入力され、第２リセット信号ＲＳＴ２がハイレベルのときにスイッチ１７６の両端が導通し、第２リセット信号ＲＳＴ２がローレベルのときにスイッチ１７６の両端が非導通となる。

したがって、第２リセット信号ＲＳＴ２がハイレベルのとき、スイッチ１７３，１７６の両端が導通し、スイッチ１７５の両端は非導通となる。これにより、反転増幅器１７２の入出力間がショートされ、反転増幅器１７２の入力端子が所定の電圧Ｖｔとなり、容量１７４は、その両端にＶｔ－Ｖｒｅｆの電位差が生じる。そのため、容量１７４は、電位差Ｖｔ－Ｖｒｅｆに応じた電荷が蓄積されることによりリセットされる。一方、第２リセット信号ＲＳＴ２がローレベルのとき、容量１７４は、反転増幅器１７２の両端と接続されて帰還容量として機能する。

第２リセット信号ＲＳＴ２がハイレベルからローレベルに変化すると、スイッチ１７５の両端が導通し、反転増幅器１７２の出力端子の電圧が基準電圧Ｖｒｅｆとなる。その後、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが露光時間Δｔだけ発光すると、受光素子１１１が受けた光の量に応じて画素信号ＰＩＸＯｉの電圧が低下し、反転増幅器１７２の出力端子の電圧が、この電圧低下分だけ基準電圧Ｖｒｅｆから上昇する。

したがって、反転増幅器１７２は、画素回路１１０－ｉが第１リセット信号ＲＳＴ１によってリセットされた直後の画素信号ＰＩＸＯｉと、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが露光時間Δｔだけ発光した後の画素信号ＰＩＸＯｉとの差分に相当する信号ＣＤＳＯを出力する。この差分がゼロのとき、信号ＣＤＳＯの電圧は、黒レベルの電圧に相当する基準電圧Ｖｒｅｆとなる。すなわち、増幅回路１７０は、画素回路１１０－ｉから出力される画素信号ＰＩＸＯｉを容量１７１によってノイズキャンセルし、さらに反転増幅器１７２によって反転増幅するＣＤＳ回路として機能する。ＣＤＳは、Correlated Double Samplingの略である。

反転増幅器１７２の出力端子から出力される信号ＣＤＳＯは、増幅回路１７０の出力信号としてメモリー回路１８０に入力される。メモリー回路１８０は、スイッチ１８１、容量１８２、バッファー回路１８３及びスイッチ１８４を備えている。

スイッチ１８１は、増幅回路１７０と電気的に接続されている。具体的には、スイッチ１８１は、一端が反転増幅器１７２の出力端子と電気的に接続されており、他端が容量１８２の一端と電気的に接続されている。スイッチ１８１の制御端子には、駆動回路１０１から読み出し信号ＲＥＡＤが入力され、読み出し信号ＲＥＡＤがハイレベルのときにスイッチ１８１の両端が導通し、読み出し信号ＲＥＡＤがローレベルのときにスイッチ１８１の両端が非導通となる。

容量１８２は、一端がスイッチ１８１の他端と電気的に接続され、他端はグラウンドと電気的に接続されている。読み出し信号ＲＥＡＤがハイレベルのとき、スイッチ１８１の両端が導通し、増幅回路１７０から出力される信号ＣＤＳＯとグラウンド電圧ＶＳＳとの電位差に応じた電荷が容量１８２に蓄積される。

バッファー回路１８３は、入力端子が容量１８２の一端と電気的に接続され、出力端子がスイッチ１８４の一端と電気的に接続されている。スイッチ１８４の他端は、出力回路１３０の入力端子と電気的に接続されている。スイッチ１８４の制御端子には、走査回路１０２から選択信号ＳＥＬｉが入力され、選択信号ＳＥＬｉがハイレベルのときにスイッチ１８４の両端が導通し、選択信号ＳＥＬｉがローレベルのときにスイッチ１８４の両端が非導通となる。選択信号ＳＥＬｉがハイレベルのとき、スイッチ１８４の他端から出力される信号は、画像信号ＶＤＯｉとして出力回路１３０に入力される。

図９は、図６に示したカレントミラー回路１５０の構成を示す図である。図９に示されるように、カレントミラー回路１５０は、ＮＭＯＳトランジスター１５１，１５２及びＰＭＯＳトランジスター１５３，１５４，１５５，１５６を含む。

ＮＭＯＳトランジスター１５１のドレインは、ＮＭＯＳトランジスター１５１のゲート及びＮＭＯＳトランジスター１５２のゲートと電気的に接続されており、基準電流Ｉｒｅｆが供給される。ＮＭＯＳトランジスター１５１のソース及びＮＭＯＳトランジスター１５２のソースはグラウンドと電気的に接続されている。ＮＭＯＳトランジスター１５２のドレインは、ＰＭＯＳトランジスター１５３のドレイン及びＰＭＯＳトランジスター１５３，１５４，１５５，１５６の各ゲートと電気的に接続されている。ＰＭＯＳトランジスター１５３，１５４，１５５，１５６の各ソースには電源電圧ＶＤＤが供給される。

そして、ＰＭＯＳトランジスター１５４のドレインから、基準電流ＩｒｅｆをＮ１倍した基準電流Ｉｒｅｆ１が出力される。また、ＰＭＯＳトランジスター１５５のドレインから、基準電流ＩｒｅｆをＮ２倍した基準電流Ｉｒｅｆ２が出力される。また、ＰＭＯＳトランジスター１５６のドレインから、基準電流ＩｒｅｆをＮ３倍した基準電流Ｉｒｅｆ３が出力される。

ここで、基準電流Ｉｒｅｆ３は、変動量の小さい基準電流Ｉｒｅｆに基づいてカレントミラー回路１５０によって生成されるので、電源電圧ＶＤＤの変動した場合の基準電流Ｉｒｅｆ３の変動量は、基準電流Ｉｒｅｆと同様、電源電圧ＶＤＤの変動量の１／１０００～１／１００程度である。図６の基準電圧生成回路１６０が生成する基準電圧Ｖｒｅｆの値は抵抗１６１の値と基準電流Ｉｒｅｆ３の値との積で決まるので、基準電圧Ｖｒｅｆの変動量も電源電圧ＶＤＤの変動量の１／１０００～１／１００程度である。したがって、電源電圧ＶＤＤが変動しても、黒レベルの電圧に相当する基準電圧Ｖｒｅｆはほとんど変動しない。なお、カレントミラー回路１５０を、カスコード型のカレントミラー回路にすることで、基準電圧Ｖｒｅｆの変動量をさらに小さくすることができる。

また、図５に示されるように、ｍ個の画像読取チップ４１５－１～４１５－ｍの基準電圧端子が配線により互いに電気的に接続されているが、仮に画像読取チップ４１５－１～４１５－ｍの間で基準電流Ｉｒｅｆ３や抵抗１６１の値がばらついても、ｍ個の基準電流Ｉｒｅｆを合計した電流が、並列接続されたｍ個の抵抗１６１に流れるだけで、画像読取チップ４１５－１～４１５－ｍの間でコンフリクトして大電流が流れるようなことはない。

図１０は、画像読取チップ４１５による画像の読み取り動作のタイミングを示すタイミングチャート図である。

ｍ個の画像読取チップ４１５－１～４１５－ｍは、クロック信号ＣＬＫとスタート信号ＳＴが共通に入力される。各画像読取チップ４１５－ｉは、スタート信号ＳＴのハイパルスが入力されると、画像の読み取り動作を開始し、スタート信号ＳＴのハイパルスの幅に応じた画像の読み取りの解像度を設定する。ｉは１以上ｍ以下の各整数である。図１０では、解像度は１２００ｄｐｉに設定されている。

その後、まず、各画像読取チップ４１５－ｉは、読み出し信号ＲＥＡＤをローレベルからハイレベルに変化させ、読み出し信号ＲＥＡＤがハイレベルの期間に、ｎ個の読出回路１２０－１～１２０－ｎの各容量１８２に電荷を蓄積する。この電荷は、前回、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した期間に、ｎ個の画素回路１１０－１～１１０－ｎの各受光素子１１１が受けた光の量に応じた大きさとなる。

次に、各画像読取チップ４１５－ｉは、読み出し信号ＲＥＡＤをハイレベルからローレベルに変化させた後、第１リセット信号ＲＳＴ１をローレベルからハイレベルに変化させ、画素回路１１０－１～１１０－ｎから出力されるｎ個の画素信号ＰＩＸＯ１～ＰＩＸＯｍをリセットする。同時に、各画像読取チップ４１５－ｉは、第２リセット信号ＲＳＴ２をローレベルからハイレベルに変化させ、読出回路１２０－１～１２０－ｎをリセットする。

次に、各画像読取チップ４１５－ｉは、第１リセット信号ＲＳＴ１をハイレベルからローレベルに変化させた後、第２リセット信号ＲＳＴ２をハイレベルからローレベルに変化させる。これにより、各画像読取チップ４１５－ｉは、読出回路１２０－１～１２０－ｎの各反転増幅器１７２の出力端子の電圧が基準電圧Ｖｒｅｆとなる。

次に、画像読取チップ４１５－１は、チップイネーブル信号ＣＥ１のハイパルスが入力されると、出力イネーブル信号ＯＥをローレベルからハイレベルに変化させ、出力イネーブル信号ＯＥがハイレベルの期間において、選択信号ＳＥＬ１～ＳＥＬｎを順次ハイレベルにする。そして、画像読取チップ４１５－１は、出力イネーブル信号ＯＥがハイレベルの期間において、読出回路１２０－１～１２０－ｎの各容量１８２に蓄積された電荷に応じた画像信号Ｖｏを出力する。

また、画像読取チップ４１５－１は、選択信号ＳＥＬｎがハイレベルになる少し前にチップイネーブル信号ＣＥ＿Ｏをローレベルからハイレベルに変化させる。このチップイネーブル信号ＣＥ＿Ｏは、チップイネーブル信号ＣＥ２として画像読取チップ４１５－２に入力される。

次に、画像読取チップ４１５－２は、チップイネーブル信号ＣＥ２のハイパルスが入力されると、出力イネーブル信号ＯＥをローレベルからハイレベルに変化させ、出力イネーブル信号ＯＥがハイレベルの期間において、選択信号ＳＥＬ１～ＳＥＬｎを順次ハイレベルにする。そして、画像読取チップ４１５－２は、出力イネーブル信号ＯＥがハイレベルの期間において、読出回路１２０－１～１２０－ｎの各容量１８２に蓄積された電荷に応じた画像信号Ｖｏを出力する。

また、画像読取チップ４１５－２は、選択信号ＳＥＬｎがハイレベルになる少し前にチップイネーブル信号ＣＥ＿Ｏをローレベルからハイレベルに変化させる。このチップイネーブル信号ＣＥ＿Ｏは、チップイネーブル信号ＣＥ３として画像読取チップ４１５－３に入力される。

図示を省略しているが、画像読取チップ４１５－３～４１５－ｍも順次チップイネーブル信号ＣＥ３～ＣＥｍが入力されて画像信号Ｖｏを出力する。

なお、第２リセット信号ＲＳＴ２がローレベルの期間のうちの一部の期間において、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光する。すなわち、前回の露光に対する画像信号Ｖｏの出力と次の露光とが並行して行われる。

第１実施形態において、基準電流Ｉｒｅｆ３は「第１の基準電流」の一例であり、基準電流Ｉｒｅｆは「第２の基準電流」の一例であり、基準電流Ｉｒｅｆ１は「第３の基準電流」の一例であり、基準電流Ｉｒｅｆ２は「第４の基準電流」の一例である。また、バイアス電圧Ｖｂｉａｓ１は「第１のバイアス電圧」の一例であり、バイアス電圧Ｖｂｉａｓ２は「第２のバイアス電圧」の一例である。

１－４．作用効果
以上に説明したように、第１実施形態におけるスキャナーユニット３では、イメージセンサーモジュール４１の各画像読取チップ４１５において、電源電圧ＶＤＤが変動した場合でも電源電圧ＶＤＤの変動量に対して基準電流Ｉｒｅｆ３の変動量は小さいので、基準電流Ｉｒｅｆ３を抵抗１６１に流して生成される基準電圧Ｖｒｅｆの変動量も小さい。したがって、第１実施形態におけるイメージセンサーモジュール４１によれば、各画像読取チップ４１５において、読出回路１２０－１～１２０－ｎに供給される基準電圧Ｖｒｅｆの変動量が小さいので、電源電圧ＶＤＤの変動による出力信号の変動を低減させることができる。

また、第２実施形態におけるスキャナーユニット３では、イメージセンサーモジュール４１において、複数の画像読取チップ４１５の基準電圧端子Ｔ１が互いに電気的に接続されているので、複数の画像読取チップ４１５の間で基準電圧Ｖｒｅｆが同じ電圧になり、複数の画像読取チップ４１５の出力信号の基準レベルである黒レベルを統一することができる。

また、第１実施形態におけるイメージセンサーモジュール４１では、バイアス電圧Ｖｂｉａｓ１及びバイアス電圧Ｖｂｉａｓ２の生成に必要な基準電流Ｉｒｅｆ１及び基準電流Ｉｒｅｆ２を生成するカレントミラー回路１５０に、ＰＭＯＳトランジスター１５６を追加することで基準電流Ｉｒｅｆ３を生成することができる。したがって、第１実施形態におけるイメージセンサーモジュール４１によれば、各画像読取チップ４１５の回路面積を大幅に増加させることなく、電源電圧ＶＤＤの変動による出力信号の変動を低減させることができる。

したがって、第１実施形態におけるスキャナーユニット３によれば、イメージセンサーモジュール４１において電源電圧ＶＤＤの変動による出力信号の変動を低減させるとともに黒レベルを統一することができるので、画像の読み取り精度を向上させることができる。

２．第２実施形態
以下、第２実施形態について、主に第１実施形態と異なる内容について説明し、第１実施形態と重複する説明を適宜省略する。

第２実施形態では、画像読取チップ４１５－１～４１５－ｍが基準電圧生成回路１６０を備えず、スキャナーユニット３が画像読取チップ４１５－１～４１５－ｍの外部に基準電圧生成回路を備える点が第１実施形態と異なる。

図１１は、第２実施形態におけるスキャナーユニット３の機能構成を示す機能ブロック図である。また、図１２は、第２実施形態における画像読取チップ４１５の回路構成を示す図である。

図１２に示されるように、各画像読取チップ４１５は図６の基準電圧生成回路１６０を備えていない。そして、基準電流Ｉｒｅｆ３が流れるノードＮＤ２は、画像読取チップ４１５の外部端子である基準電流端子Ｔ２と電気的に接続されている。すなわち、基準電流端子Ｔ２は、基準電流Ｉｒｅｆ３を外部に出力する端子である。すべての画像読取チップ４１５の基準電流端子Ｔ２は配線により互いに電気的に接続される。

また、図１１に示されるように、スキャナーユニット３は、基準電圧生成回路４１６を備えている。基準電圧生成回路４１６は、抵抗４１７を有し、複数の画像読取チップ４１５のそれぞれの基準電流端子Ｔ２から出力される基準電流Ｉｒｅｆ３を抵抗４１７に流して基準電圧Ｖｒｅｆを生成する。具体的には、抵抗４１７は、一端が画像読取チップ４１５－１～４１５－ｍの基準電流端子Ｔ２とそれぞれ接続され、他端がグラウンドと接続されている。そして、画像読取チップ４１５－１～４１５－ｍの基準電流端子Ｔ２から抵抗４１７の一端にｍ個の基準電流Ｉｒｅｆ３が供給され、抵抗４１７の一端から他端へとｍ個の基準電流Ｉｒｅｆ３を加算した電流が流れることにより抵抗４１７の一端に生じる電圧が基準電圧Ｖｒｅｆとなる。前述の通り、基準電圧Ｖｒｅｆは、黒レベルの電圧に相当し、図１２に示されるように、各画像読取チップ４１５においてバッファー回路１６２を介してｎ個の読出回路１２０－１～１２０－ｎに共通に供給される。

第２実施形態におけるスキャナーユニット３のその他の構成は第１実施形態と同様であるため、その説明を省略する。同様に、第２実施形態における画像読取チップ４１５のその他の構成は第１実施形態と同様であるため、その説明を省略する。

第２実施形態において、基準電流Ｉｒｅｆ３は「第１の基準電流」の一例であり、基準電流Ｉｒｅｆは「第２の基準電流」の一例であり、基準電流Ｉｒｅｆ１は「第３の基準電流」の一例であり、基準電流Ｉｒｅｆ２は「第４の基準電流」の一例である。また、バイアス電圧Ｖｂｉａｓ１は「第１のバイアス電圧」の一例であり、バイアス電圧Ｖｂｉａｓ２は「第２のバイアス電圧」の一例である。

以上に説明したように、第２実施形態におけるスキャナーユニット３では、イメージセンサーモジュール４１の各画像読取チップ４１５において、電源電圧ＶＤＤが変動した場合でも電源電圧ＶＤＤの変動量に対して基準電流Ｉｒｅｆ３の変動量は小さいので、複数の画像読取チップ４１５の外部において、複数の画像読取チップ４１５のそれぞれの基準電圧端子Ｔ１から出力される基準電流Ｉｒｅｆ３を抵抗４１７に流して生成される基準電圧Ｖｒｅｆの変動量も小さい。したがって、第２実施形態におけるイメージセンサーモジュール４１によれば、各画像読取チップ４１５において、読出回路１２０－１～１２０－ｎに供給される基準電圧Ｖｒｅｆの変動量が小さいので、電源電圧ＶＤＤの変動による出力信号の変動を低減させることができる。

また、第２実施形態におけるスキャナーユニット３では、イメージセンサーモジュール４１において、複数の画像読取チップ４１５に供給される基準電圧Ｖｒｅｆが同じ電圧になるので、複数の画像読取チップ４１５の出力信号の基準レベルである黒レベルを統一することができる。したがって、第２実施形態におけるスキャナーユニット３によれば、画像の読み取り精度を向上させることができる。

また、第２実施形態におけるイメージセンサーモジュール４１では、第１実施形態と同様、バイアス電圧Ｖｂｉａｓ１及びバイアス電圧Ｖｂｉａｓ２の生成に必要な基準電流Ｉｒｅｆ１及び基準電流Ｉｒｅｆ２を生成するカレントミラー回路１５０に、ＰＭＯＳトランジスター１５６を追加することで基準電流Ｉｒｅｆ３を生成することができる。したがって、第２実施形態におけるイメージセンサーモジュール４１によれば、各画像読取チップ４１５の回路面積を大幅に増加させることなく、電源電圧ＶＤＤの変動による出力信号の変動を低減させることができる。

したがって、第２実施形態におけるスキャナーユニット３によれば、イメージセンサーモジュール４１において電源電圧ＶＤＤの変動による出力信号の変動を低減させるとともに黒レベルを統一することができるので、画像の読み取り精度を向上させることができる。

以上、本実施形態について説明したが、本発明はこれら本実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。

本発明の画像読取装置及び半導体装置は、スキャナーやスキャナー用のイメージセンサーに好適であるが、アナログ信号処理により高速な画像読み取りが必要な装置やセンサーにも適用可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態および変形例から以下の内容が導き出される。

イメージセンサーモジュールの一態様は、
画像を読み取るための複数の画像読取チップを備え、
前記複数の画像読取チップの各々は、
光電変換する受光素子を有し、画素信号を出力する画素回路と、
基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
第１の基準電流を出力する基準電流出力回路と、
抵抗を有し、前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する基準電圧生成回路と、
前記基準電圧のノードと電気的に接続される基準電圧端子と、
を含み、
前記複数の画像読取チップの前記基準電圧端子が互いに電気的に接続されている。

このイメージセンサーモジュールでは、各画像読取チップにおいて、電源電圧が変動した場合でも電源電圧の変動量に対して第１の基準電流の変動量は小さいので、第１の基準電流を抵抗に流して生成される基準電圧の変動量も小さい。したがって、このイメージセンサーモジュールによれば、各画像読取チップにおいて、読出回路に供給される基準電圧の変動量が小さいので、電源電圧の変動による出力信号の変動を低減させることができる。

また、このイメージセンサーモジュールでは、複数の画像読取チップの基準電圧端子が互いに電気的に接続されているので、複数の画像読取チップの間で基準電圧が同じ電圧になり、複数の画像読取チップの出力信号の基準レベルを統一することができる。

イメージセンサーモジュールの他の一態様は、
画像を読み取るための複数の画像読取チップと、
基準電圧を生成する基準電圧生成回路と、を備え、
前記複数の画像読取チップの各々は、
光電変換する受光素子を有し、画素信号を出力する画素回路と、
前記基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
第１の基準電流を出力する基準電流出力回路と、
前記第１の基準電流を外部に出力する基準電流端子と、
を含み、
前記複数の画像読取チップの前記基準電流端子が互いに電気的に接続されており、
前記基準電圧生成回路は、
抵抗を有し、前記複数の画像読取チップのそれぞれの前記基準電流端子から出力される前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する。

このイメージセンサーモジュールでは、各画像読取チップにおいて、電源電圧が変動した場合でも電源電圧の変動量に対して第１の基準電流の変動量は小さいので、複数の画像読取チップの外部において、複数の画像読取チップのそれぞれの基準電圧端子から出力される第１の基準電流を抵抗に流して生成される基準電圧の変動量も小さい。したがって、このイメージセンサーモジュールによれば、各画像読取チップにおいて、読出回路に供給される基準電圧の変動量が小さいので、電源電圧の変動による出力信号の変動を低減させることができる。

また、このイメージセンサーモジュールによれば、複数の画像読取チップに供給される基準電圧が同じ電圧になるので、複数の画像読取チップの出力信号の基準レベルを統一することができる。

前記イメージセンサーモジュールの一態様において、
前記基準電圧は、前記画素信号の黒レベルの電圧に相当してもよい。

このイメージセンサーモジュールによれば、各画像読取チップにおいて黒レベルに相当する基準電圧の変動量を小さくすることができるとともに、複数の画像読取チップの出力信号の黒レベルを統一することができる。

前記イメージセンサーモジュールの一態様は、
前記画素回路及び前記読出回路を駆動する駆動回路を備え、
前記基準電流出力回路は、
第２の基準電流を生成する基準電流生成回路と、
前記第２の基準電流に基づいて、前記第１の基準電流、第３の基準電流及び第４の基準電流を生成して出力するカレントミラー回路と、
を含み、
前記駆動回路は、
前記第３の基準電流に基づいて第１のバイアス電圧を生成し、前記第１のバイアス電圧を前記画素回路に供給し、
前記第４の基準電流に基づいて第２のバイアス電圧を生成し、前記第２のバイアス電圧を前記読出回路に供給してもよい。

このイメージセンサーモジュールでは、第１のバイアス電圧及び第２のバイアス電圧の生成に必要な第３の基準電流及び第４の基準電流を生成するカレントミラー回路に、少しの素子を追加することで第１の基準電流を生成することができる。したがって、このイメージセンサーモジュールによれば、各画像読取チップの回路面積を大幅に増加させることなく、電源電圧の変動による出力信号の変動を低減させることができる。

画像読取装置の一態様は、
前記イメージセンサーモジュールの一態様と、
前記イメージセンサーモジュールを制御する制御部と、
を備える。

この画像読取装置によれば、電源電圧の変動による出力信号の変動を低減させることが可能なイメージセンサーモジュールを備えるので、画像の読み取り精度を向上させることができる。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０２…走査回路、１１０－１～１１０－ｎ…画素回路、１１１…受光素子、１１２…スイッチ、１１３…ＮＭＯＳトランジスター、１１４…ＮＭＯＳトランジスター、１２０－１～１２０－ｎ…読出回路、１３０…出力回路、１４０…基準電流出力回路、１４１…基準電流生成回路、１４２…定電流源、１５０…カレントミラー回路、１５１…ＮＭＯＳトランジスター、１５２…ＮＭＯＳトランジスター、１５３…ＰＭＯＳトランジスター、１５４…ＰＭＯＳトランジスター、１５５…ＰＭＯＳトランジスター、１５６…ＰＭＯＳトランジスター、１６０…基準電圧生成回路、１６１…抵抗、１６２…バッファー回路、１７０…増幅回路、１７１…容量、１７２…反転増幅器、１７３…スイッチ、１７４…容量、１７５…スイッチ、１７６…スイッチ、１７７…論理反転回路、１８０…メモリー回路、１８１…スイッチ、１８２…容量、１８３…バッファー回路、１８４…スイッチ、１９１…ＰＭＯＳトランジスター、１９２…ＮＭＯＳトランジスター、２００…制御部、２０２…アナログフロントエンド、４００…半導体基板、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５－１～４１５－ｍ…画像読取チップ、４１６…基準電圧生成回路、４１７…抵抗

Claims (5)

1. 画像を読み取るための複数の画像読取チップを備え、
   前記複数の画像読取チップの各々は、
   光電変換する受光素子を有し、画素信号を出力する画素回路と、
   基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
   第１の基準電流を出力する基準電流出力回路と、
   抵抗を有し、前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する基準電圧生成回路と、
   前記基準電圧のノードと電気的に接続される基準電圧端子と、
   を含み、
   前記複数の画像読取チップの前記基準電圧端子が互いに電気的に接続されている、イメージセンサーモジュール。
2. 画像を読み取るための複数の画像読取チップと、
   基準電圧を生成する基準電圧生成回路と、を備え、
   前記複数の画像読取チップの各々は、
   光電変換する受光素子を有し、画素信号を出力する画素回路と、
   前記基準電圧が供給され、前記画素回路から出力される前記画素信号を読み出す読出回路と、
   第１の基準電流を出力する基準電流出力回路と、
   前記第１の基準電流を外部に出力する基準電流端子と、
   を含み、
   前記複数の画像読取チップの前記基準電流端子が互いに電気的に接続されており、
   前記基準電圧生成回路は、
   抵抗を有し、前記複数の画像読取チップのそれぞれの前記基準電流端子から出力される前記第１の基準電流を前記抵抗に流して前記基準電圧を生成する、イメージセンサーモジュール。
3. 請求項１又は２において、
   前記基準電圧は、前記画素信号の黒レベルの電圧に相当する、イメージセンサーモジュール。
4. 請求項１又は２において、
   前記画素回路及び前記読出回路を駆動する駆動回路を備え、
   前記基準電流出力回路は、
   第２の基準電流を生成する基準電流生成回路と、
   前記第２の基準電流に基づいて、前記第１の基準電流、第３の基準電流及び第４の基準電流を生成して出力するカレントミラー回路と、
   を含み、
   前記駆動回路は、
   前記第３の基準電流に基づいて第１のバイアス電圧を生成し、前記第１のバイアス電圧を前記画素回路に供給し、
   前記第４の基準電流に基づいて第２のバイアス電圧を生成し、前記第２のバイアス電圧を前記読出回路に供給する、イメージセンサーモジュール。
5. 請求項１又は２に記載のイメージセンサーモジュールと、
   前記イメージセンサーモジュールを制御する制御部と、
   を備える、画像読取装置。

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