JP6665712B2 - 画像読取装置及び半導体装置 - Google Patents

Description

本発明は、画像読取装置及び半導体装置に関する。

コンタクトイメージセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるコンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。スキャナー等の画像読取装置は、１又は複数のフォトダイオードを有する画素部が１方向に多数並んで配置されたセンサーチップを複数個有している。

例えば、特許文献１には、複数のセンサーチップから光電変換信号を順次読み出し、各センサーチップが、読み出しを開始する所定時間前から読み出しを終了するまでの間のみ出力動作を可能とする画像読取装置が開示されている。

特開２００１−１５６９８９号公報

特許文献１に記載の画像読取装置によれば、無駄な消費電力を抑制することによって低消費電力化を促進することができる。しかしながら、特許文献１に記載の画像読取装置では、出力動作の停止以外による省電力化は考慮されておらず、改善の余地がある。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、低消費電力化が可能な画像読取装置及び半導体装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための複数の画像読取チップを含む画像読取装置であって、前記複数の前記画像読取チップの各々は、前記画像からの光を受けて光電変換する受光素子を含む画素部と、前記受光素子による光電変換に基づいて生成された電荷を転送するための転送制御信号を生成する昇圧回路と、転送された前記電荷に基づいて画像信号を生成して出力する読み出し回路と、を有し、前記昇圧回路が、前記画素部の前記受光素子が前記光を受ける期間及び前記受光素子による光電変換に基づいて生成された前記電荷が転送される期間は動作し、他の前記画像読取チップの前記読み出し回路が前記画像信号を出力する期間は動作を停止する。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、他の画像読取チップの読み出し回路が画像信号を出力する期間は昇圧回路の動作が停止するので、複数の画像読取チップの各々を効率よく動作させることができる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの全体の消費電流（消費電流の総和）を削減することができ、低消費電力化が可能である。

［適用例２］
上記適用例に係る画像読取装置において、前記複数の前記画像読取チップの各々は、前記読み出し回路が、前記画像信号を出力する期間のみ動作してもよい。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、読み出し回路は、画像信号を出力しない期間は動作が停止するので、複数の画像読取チップの各々をさらに効率よく動作させることができる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの消費電流の総和をさらに削減することができ、さらなる低消費電力化が可能である。

［適用例３］
上記適用例に係る画像読取装置において、前記複数の前記画像読取チップの各々は、前記画素部が、前記転送制御信号に基づいて導通するか否かを切り替えるスイッチを含み、前記受光素子による光電変換に基づいて生成された前記電荷は、前記スイッチを介して転送されてもよい。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、他の画像読取チップの読み出し回路が画像信号を出力する期間は昇圧回路の動作が停止するので、転送制御信号が生成されず、画素部も動作を停止する。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの各々を効率よく動作させることができるため複数の画像読取チップの消費電流の総和を削減することができ、低消費電力化が可能である。

［適用例４］
上記適用例に係る画像読取装置において、前記複数の前記画像読取チップの各々は、前記読み出し回路が、他の前記画像読取チップの前記読み出し回路が前記画像信号を出力する期間は動作を停止してもよい。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、他の画像読取チップの読み出し回路が画像信号を出力する期間は読み出し回路の動作が停止するので、複数の画像読取チップの各々を効率よく動作させることができる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの消費電流の総和を削減することができ、低消費電力化が可能である。

［適用例５］
上記適用例に係る画像読取装置において、前記複数の前記画像読取チップの各々は、入力端子に供給されるクロック信号に基づいて動作し、前記昇圧回路及び前記読み出し回路がともに動作を停止する期間は、前記クロック信号の伝搬が停止されてもよい。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、昇圧回路及び読み出し回路がともに動作を停止する期間は入力端子に供給されるクロック信号の内部回路への伝搬が停止されるので、クロック信号の伝搬に必要な大きな消費電流を削減することができる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの消費電流の総和をさらに削減することができ、さらなる低消費電力化が可能である。

［適用例６］
上記適用例に係る画像読取装置において、前記複数の前記画像読取チップの各々は、前記読み出し回路が、転送された前記電荷に基づく信号を前記画素部から読み出すための駆動信号を生成する画素駆動回路と、前記画像信号を生成して出力する出力回路と、を有してもよい。

本適用例に係る画像読取装置では、複数の画像読取チップの各々において、他の画像読取チップの画素駆動回路と出力回路が動作する期間は昇圧回路の動作が停止するので、複数の画像読取チップの各々を効率よく動作させることができる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップの消費電流の総和を削減することができ、低消費電力化が可能である。

［適用例７］
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含む画素部と、前記受光素子による光電変換に基づいて生成された電荷を転送するための転送制御信号を生成する昇圧回路と、転送された前記電荷に基づいて画像信号を生成して出力する読み出し回路と、制御信号が入力される入力端子と、を含み、前記昇圧回路は、前記入力端子に前記制御信号が入力されてから所定期間は動作し、前記画像信号の出力が終了した後の期間は動作を停止する。

本適用例に係る半導体装置では、画像信号の出力が終了した後の期間は昇圧回路の動作が停止するので、複数の画像読取チップの各々を効率よく動作させることができる。従って、本適用例に係る半導体装置によれば、複数の画像読取チップの消費電流の総和を削減することができ、低消費電力化が可能である。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 スキャナーユニットの機能構成例を示す図である。 画像読取チップの機能ブロック図である。 制御回路の構成例を示す図である。 画素部の構成を示す図である。 画像読取チップの各信号のタイミングチャート図である。 ｍ個の画像読取チップの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。 １ライン分の画像の読み取り期間におけるｍ個の画像読取チップの消費電流の総和の変化の概要を示す図である。 第２実施形態における制御回路の構成例を示す図である。 第２実施形態におけるｍ個の画像読取チップの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。 第２実施形態において１ライン分の画像の読み取り期間におけるｍ個の画像読取チップの消費電流の総和の変化の概要を示す図である。 第３実施形態における画像読取チップの機能ブロック図である。 第３実施形態における制御回路の構成例を示す図である。 第３実施形態におけるｍ個の画像読取チップの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。 第３実施形態において１ライン分の画像の読み取り期間におけるｍ個の画像読取チップの消費電流の総和の変化の概要を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。

１．第１実施形態
１−１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図
３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており（図６、図８参照）、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。

１−２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成例を示す機能ブロック図である。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、アナログフロントエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。

制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つずつ順番に発光させる。

また、制御部２００は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫはｍ個の画像読取チップ４１５の動作クロック信号であり、ｍ個の画像読取チップ４１５の各々はクロック信号ＣＬＫに基づいて動作する。また、解像度設定信号ＲＥＳは、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。本実施形態では、解像度設定信号ＲＥＳがアクティブ（ハイレベル）の期間におけるクロック
信号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６００ｄｐｉ，１２００ｄｐｉの各解像度が設定されるものとする。

各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＥＮｊ（本実施形態ではハイパルス信号）を受けると、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し、出力する。本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ１を生成し、画像読取チップ４１５−１に供給する。また、画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了する少し前にチップイネーブル信号ＥＮｊ＋１（ハイパルス信号）を生成し、画像読取チップ４１５−ｊ＋１に供給する。これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した後、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に画像信号ＳＯを出力することになる。画像読取チップ４１５の詳細な回路構成及び動作については後述する。

アナログフロントエンド（ＡＦＥ）２０２は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に出力する画像信号ＳＯを受け取り、各画像信号ＳＯに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロントエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。

１−３．画像読取チップの構成及び動作
図６は、画像読取チップ４１５の機能ブロック図である。図６に示される画像読取チップ４１５は、制御回路１００、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０及び出力回路１２０を備えている。画像読取チップ４１５は、２つの電源端子ＶＤＰ，ＶＳＰからそれぞれ電源電圧ＶＤＤ（例えば３．３Ｖ）及び電源電圧ＶＳＳ（例えば０Ｖ）が供給され、３つの入力端子ＩＰ１，ＩＰ２，ＩＰ３から入力されるチップイネーブル信号ＥＮ＿Ｉ（図５のチップイネーブル信号ＥＮ１〜ＥＮｍのいずれか）、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫと、基準電圧供給端子ＶＲＰから供給される基準電圧ＶＲＥＦとに基づいて動作する。

チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫは、それぞれ入力バッファー１１３，１１４，１１５を介して制御回路１００に入力される。制御回路１００は、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫに基づいて、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０及び出力回路１２０の動作や出力バッファー１１６の動作を制御する。具体的には、制御回路１００は、昇圧回路１１１を制御する制御信号ＣＰＣ、画素駆動回路１１２を制御する制御信号ＤＲＣ、出力回路１２０に含まれるＣＤＳ（Correlated Double Sampling）回路１２１を制御する制御信号ＣＤＳＣ、出力回路１２０に含まれる増幅回路１２２を制御するサンプリング信号ＳＭＰ、画素部１１０を制御する画素選択信号ＳＥＬ０、リセット信号ＲＳＴ及び第２転送制御信号Ｔｘ２（Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ）及び出力バッファー１１６を制御するチップイネーブル信号ＥＮ＿Ｏを生成する。制御回路１００の具体的な回路構成及び動作については後述する。

昇圧回路１１１は、制御回路１００からの制御信号ＣＰＣに基づいて、電源電圧ＶＤＤを昇圧し、昇圧された電源電圧をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露光時間Δｔの間に受光素子による光電変換に基づいて生成された電荷（受光素子に蓄積された電荷）を転送するための制御信号であり、ｎ個の画素部１１０に共通に供給される。

画素駆動回路１１２は、制御回路１００からの制御信号ＤＲＣに基づいて、ｎ個の画素部１１０を駆動する駆動信号Ｄｒｖを生成する。ｎ個の画素部１１０は１次元方向に並んで設けられており、駆動信号Ｄｒｖは、駆動信号線３１１によってｎ個の画素部１１０に転送される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄｒｖがアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力される。

ｎ個の画素部１１０は、被読取媒体に形成されている画像からの光を受けて光電変換する受光素子を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信号Ｄｒｖに基づき、受光素子が露光時間Δｔの間に受けた光に応じた電圧の画素信号を出力する。ｎ個の画素部１１０から出力される出力信号（画素信号）は、出力信号線３０１によって順番に出力回路１２０に転送される。ｎ個の画素部１１０はすべて同じ構成であり、具体的な回路構成及び動作については後述する。

出力回路１２０は、ｎ個の画素部１１０のそれぞれが出力する画素信号に対して所定の信号処理を行って画像信号ＳＯを生成し、出力する。本実施形態では、出力回路１２０は、ＣＤＳ回路１２１及び増幅回路１２２を備えている。

ＣＤＳ回路１２１には、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏが入力され、制御回路１００からの制御信号ＣＤＳＣに基づいて動作する。ＣＤＳ回路１２１は、ｎ個の画素部１１０が有する増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏに重畳されている雑音を、基準電圧ＶＲＥＦを基準とする相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２１は、ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノイズ低減回路である。

増幅回路１２２は、ＣＤＳ回路１２１によって雑音が除去された信号をサンプリング信号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生成する。すなわち、増幅回路１２２は、ｎ個の画素部１１０から出力された出力信号（画素信号）を増幅する増幅回路である。前述の通り、画像信号ＳＯは出力端子ＯＰ１を介して画像読取チップ４１５から出力され、アナログフロントエンド（ＡＦＥ）２０２に供給される（図５参照）。

なお、画素駆動回路１１２と出力回路１２０とを有する回路は、画素部１１０において、受光素子による光電変換に基づいて生成され、第１転送制御信号Ｔｘ１及び第２転送制御信号Ｔｘ２によって転送された電荷に基づいて、画像信号ＳＯを生成して出力する読み出し回路１３０として機能する。

制御回路１００は、出力回路１２０からの画像信号ＳＯの出力が終了する少し前に、ハイパルス信号であるチップイネーブル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し、出力バッファー１１６を介して出力端子ＯＰ２から次段の画像読取チップ４１５に出力する。その後、制御回路１００は、出力回路１２０に
画像信号ＳＯの出力を停止させて出力端子ＯＰ１をハイインピーダンスにする。

図７は、制御回路１００の構成例を示す図である。図７に示されるように、制御回路１００は、タイミング信号生成回路１０１、昇圧制御回路１０２、画素駆動制御回路１０３、ＣＤＳ制御回路１０４、増幅制御回路１０５、イネーブル制御回路１０６及び出力終了判断回路１０７を備えている。また、制御回路１００は、ＮＯＴ回路１４１及び４つのＡＮＤ回路１４２，１４３，１４４，１４５を備えている。

タイミング信号生成回路１０１は、クロック信号ＣＬＫの立ち上がりのタイミングで解像度設定信号ＲＥＳをサンプリングし、サンプリングした解像度設定信号ＲＥＳがハイレベルである場合、連続してハイレベルの解像度設定信号ＲＥＳをサンプリングする回数をカウントする。そして、タイミング信号生成回路１０１は、カウント値が２であれば３００ｄｐｉ、カウント値が４であれば６００ｄｐｉ、カウント値が８であれば１２００ｄｐｉの各解像度を示すビットデータを解像度設定レジスター（不図示）に保持する。

また、タイミング信号生成回路１０１は、クロック信号ＣＬＫで動作する不図示のタイマー（カウンター）を有し、解像度設定レジスターに保持されているビットデータと当該タイマーの値に基づき、タイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰを生成する。

また、タイミング信号生成回路１０１は、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス）を受けて、一定時間アクティブ（本実施形態ではハイレベル）となる画素選択信号ＳＥＬ０を生成し、１番目の画素部１１０に出力する。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、ｎ個の画素部１１０に蓄積される電荷を初期化するリセット信号ＲＳＴを生成する。本実施形態では、ｎ個の画素部１１０には、リセット信号ＲＳＴが共通して供給される。そのため、画像読取チップ４１５は、ｎ個の画素部１１０にリセット信号ＲＳＴを転送するための制御信号線３００を備えている。

昇圧制御回路１０２は、タイミング信号ＴＭＣＰを受けて、所定のタイミングで昇圧回路１１１を制御するための制御信号ＣＰＣＸを出力する。例えば、昇圧制御回路１０２が出力する制御信号は、昇圧回路１１１による昇圧用のクロック信号であってもよい。

画素駆動制御回路１０３は、タイミング信号ＴＭＤＲを受けて第２転送制御信号Ｔｘ２を生成する。本実施形態では、第２転送制御信号Ｔｘ２は、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄで構成されており、解像度設定レジスターに保持されているビットデータに応じて、アクティブ（本実施形態ではハイレベル）となる信号が変わる。具体的には、当該ビットデータが１２００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において信号Ｔｘ２ａのみがアクティブ（ハイレベル）となり、次の１周期は信号Ｔｘ２ｂのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｃのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｄのみがアクティブ（ハイレベル）となる。また、当該ビットデータが６００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において２本の信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時にアクティブ（ハイレベル）となり、次の１周期は２本の信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時にアクティブ（ハイレベル）となる。また、当該ビットデータが３００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において４本の信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄが同時にアクティブ（ハイレベル）となる。

また、画素駆動制御回路１０３は、タイミング信号ＴＭＤＲを受けて、所定のタイミングで画素駆動回路１１２を制御するための制御信号ＤＲＣＸを出力する。

ＣＤＳ制御回路１０４は、タイミング信号ＴＭＣＤＳを受けて、所定のタイミングでＣＤＳ回路１２１を制御するための制御信号ＣＤＳＣＸを出力する。

増幅制御回路１０５は、タイミング信号ＴＭＡＭＰを受けて、所定のタイミングで増幅回路１２２を制御するためのサンプリング信号ＳＭＰＸを出力する。

イネーブル制御回路１０６は、タイミング信号ＴＭＥＮを受けて、所定のタイミングでチップイネーブル信号ＥＮ＿Ｏを生成する。

出力終了判断回路１０７は、タイミング信号生成回路１０１が有する解像度設定レジスターに保持されているビットデータとタイマーの値に基づき、読み出し回路１３０（出力回路１２０）からの画像信号ＳＯの出力が終了したか否かを判断し、終了したと判断した場合にアクティブ（本実施形態ではハイレベル）となる終了信号ＥＮＤを出力する。また、出力終了判断回路１０７は、解像度設定信号ＲＥＳのパルスが入力されると、終了信号ＥＮＤを非アクティブ（ローレベル）にする。すなわち、本実施形態では、終了信号ＥＮＤは、解像度設定信号ＲＥＳのパルスが入力されてから画像信号ＳＯの出力が終了するまでの間は非アクティブ（ローレベル）となり、画像信号ＳＯの出力が終了してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間はアクティブ（ハイレベル）となる。

ＮＯＴ回路１４１は、出力終了判断回路１０７が出力する終了信号ＥＮＤの論理レベルを反転したイネーブル信号ＥＮＢを出力する。従って、イネーブル信号ＥＮＢは、解像度設定信号ＲＥＳのパルスが入力されてから画像信号ＳＯの出力が終了するまでの間はハイレベルとなり、画像信号ＳＯの出力が終了してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間はローレベルとなる。

ＡＮＤ回路１４２は、昇圧制御回路１０２が出力する制御信号ＣＰＣＸとイネーブル信号ＥＮＢとの論理積の信号を出力し、ＡＮＤ回路１４２の出力信号が制御信号ＣＰＣとして昇圧回路１１１に供給される。

ＡＮＤ回路１４３は、画素駆動制御回路１０３が出力する制御信号ＤＲＣＸとイネーブル信号ＥＮＢとの論理積の信号を出力し、ＡＮＤ回路１４３の出力信号が制御信号ＤＲＣとして画素駆動回路１１２に供給される。

ＡＮＤ回路１４４は、ＣＤＳ制御回路１０４が出力する制御信号ＣＤＳＣＸとイネーブル信号ＥＮＢとの論理積の信号を出力し、ＡＮＤ回路１４４の出力信号が制御信号ＣＤＳＣとしてＣＤＳ回路１２１に供給される。

ＡＮＤ回路１４５は、増幅制御回路１０５が出力するサンプリング信号ＳＭＰＸとイネーブル信号ＥＮＢとの論理積の信号を出力し、ＡＮＤ回路１４５の出力信号がサンプリング信号ＳＭＰとして増幅回路１２２に供給される。

そして、イネーブル信号ＥＮＢがハイレベルの間、すなわち、解像度設定信号ＲＥＳのパルスが入力されてから画像信号ＳＯの出力が終了するまでの間、制御信号ＣＰＣＸ、制御信号ＤＲＣＸ、制御信号ＣＤＳＣＸ及びサンプリング信号ＳＭＰＸがそれぞれＡＮＤ回路１４２、ＡＮＤ回路１４３、ＡＮＤ回路１４４及びＡＮＤ回路１４５を伝搬して、制御信号ＣＰＣ、制御信号ＤＲＣ、制御信号ＣＤＳＣ及びサンプリング信号ＳＭＰとなるので、昇圧回路１１１及び読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）が
動作する。逆に、イネーブル信号ＥＮＢがローレベルの間、すなわち、画像信号ＳＯの出力が終了してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間、制御信号ＣＰＣ、制御信号ＤＲＣ、制御信号ＣＤＳＣ及びサンプリング信号ＳＭＰはすべてローレベルに固定されるため、昇圧回路１１１及び読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）が動作を停止する。

換言すれば、昇圧回路１１１及び読み出し回路１３０は、解像度設定信号ＲＥＳ（「制御信号」の一例）が入力されてから所定期間（画像信号ＳＯの出力が終了するまでの期間）は動作し、画像信号ＳＯの出力が終了した後の期間は動作を停止する。

図８は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図８に示されるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えている。すなわち、画素部１１０は、４画素を含んでいる。

受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続され、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されている。

ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２のソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスターＭ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトランジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。従って、ＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、第１転送制御信号Ｔｘ１に基づいて導通するか否かを切り替えるスイッチとして機能する。

４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスターＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲートには信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃが供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。

ＮＭＯＳトランジスターＭ３のドレインには電源電圧が供給され、ＮＭＯＳトランジスターＭ３のゲートにはリセット信号ＲＳＴが供給される。

ＮＭＯＳトランジスターＭ４のドレインには電源電圧が供給され、ＮＭＯＳトランジスターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続されている。

ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１に接続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力信号（画素選択信号ＳＥＬｉ）が供給される。

フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖが入力さ
れ、駆動信号Ｄｒｖの立ち上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延させた画素選択信号ＳＥＬｉ出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロップ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクティブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻る。

このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖはすべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、受けた光に応じた電荷（負の電荷）を蓄積する。

次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光素子ＰＤ１による光電変換に基づいて生成された電荷（受光素子ＰＤ１に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１１を介して、ＮＭＯＳトランジスターＭ１１のドレインとＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中間蓄積容量Ｃ１（不図示）に転送されて蓄積される。また、受光素子ＰＤ２による光電変換に基づいて生成された電荷（受光素子ＰＤ２に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１２を介して、ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。また、受光素子ＰＤ３による光電変換に基づいて生成された電荷（受光素子ＰＤ３に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１３を介して、ＮＭＯＳトランジスターＭ１３のドレインとＮＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不図示）に転送されて蓄積される。また、受光素子ＰＤ４による光電変換に基づいて生成された電荷（受光素子ＰＤ４に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１４を介して、ＮＭＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。

次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に供給される駆動信号Ｄｒｖは、クロック信号ＣＬＫの半周期毎に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。

また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となる。

具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。

また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１
周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期において、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負の電荷）の分だけ減少する。

また、画素信号の読み出し対象の画素部１１０では、画素選択信号ＳＥＬｉ−１が一定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。

これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じて、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトランジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４のソース電位に応じた電圧の画素信号が出力信号線３０１に出力される。

一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出力されない。

なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号には、電荷転送を短時間で効率よく行うため、昇圧回路１１１の出力が用いられている。

図９は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図９は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度が３００ｄｐｉに設定された場合のタイミングチャート図である。

図９に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、以降、各画素部１１０には３００ｄｐｉでの各種の信号が供給される。

まず、クロック信号ＣＬＫの数周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる。

次に、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス）が入力されると、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレベル）になる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイレベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、３番目〜ｎ番目までの画素信号に応じた電圧となる。

また、画像信号ＳＯの出力（ｎ番目の画素信号に応じた電圧の出力）が終了する少し前に、チップイネーブル信号ＥＮ＿Ｏ（ハイパルス）が出力され、画像信号ＳＯの出力が終了すると、出力端子ＯＰ１がハイインピーダンスになる。

１−４．画像読取装置（画像読取チップ）の消費電流
図１０は、第１実施形態におけるスキャナーユニット（画像読取装置）３による画像の読み取り中におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。図１０では、ｍ個の画像読取チップ４１５−１、４１５−２、・・・、４１５−ｍがチップ１、チップ２、・・・チップｍと表記されている。

前述の通り、画像読取チップ４１５−１〜４１５−ｍの各々において、昇圧回路１１１及び読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）は、イネーブル信号ＥＮＢがハイレベルの間は動作し、イネーブル信号ＥＮＢがローレベルの間は動作を停止する。

図１０に示されるように、画像読取チップ４１５−１（チップ１）における昇圧回路１１１及び読み出し回路１３０は、画像信号ＳＯの出力が終了してから次に解像度設定信号ＲＥＳが入力されるまでの間、すなわち、画像読取チップ４１５−２〜４１５−ｍ（チップ２〜チップｍ）が順次画像信号ＳＯを出力する間、動作を停止するので、この期間の画像読取チップ４１５−１（チップ１）の消費電流は小さくなる。同様に、画像読取チップ４１５−２（チップ２）における昇圧回路１１１及び読み出し回路１３０は、画像信号ＳＯの出力が終了してから次に解像度設定信号ＲＥＳが入力されるまでの間、すなわち、画
像読取チップ４１５−３〜４１５−ｍ（チップ３〜チップｍ）が順次画像信号ＳＯを出力する間、動作を停止するので、この期間の画像読取チップ４１５−２（チップ２）の消費電流は小さくなる。画像読取チップ４１５−３〜４１５−ｍ（チップ３〜チップｍ）についても同様であるから、画像読取チップ４１５−１の消費電流が最も小さく、画像読取チップ４１５−２の消費電流が次に小さく、画像読取チップ４１５−ｍの消費電流が最も大きくなる。

図１１は、１ライン分の画像の読み取り期間におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和の変化の概要を示す図である。図１１において、横軸は時間であり、縦軸は消費電流である。

図１１において破線で示されるように、仮にｍ個の画像読取チップ４１５−１〜４１５−ｍの各々における昇圧回路１１１及び読み出し回路１３０が常に動作した場合には、消費電流の総和はＩ_０でほぼ一定である。これに対して、図１１において実線で示されるように、第１実施形態におけるスキャナーユニット（画像読取装置）３では、画像の読み取りが開始された直後は、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々における昇圧回路１１１及び読み出し回路１３０がすべて動作しているので消費電流の総和はＩ_０であるが、時間が進むにつれて動作を停止する昇圧回路１１１及び読み出し回路１３０の数が増えていくので、消費電流の総和は階段状にＩ_１まで減少する。このように、本実施形態によれば、消費電流の低減効果が得られ、画像読取チップ４１５の数（画素数）が多くなるほど消費電流の低減効果が大きくなる。例えば、Ａ４サイズに対応可能なスキャナーユニット（画像読取装置）３では十数個の画像読取チップ４１５が使用され、Ａ３サイズに対応可能なスキャナーユニット（画像読取装置）３ではさらに多くの画像読取チップ４１５が使用されため、大幅な消費電流の削減が可能である。

１−５．作用効果
以上に説明したように、第１実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々において、読み出し回路１３０が画像信号の出力を終了した後の期間は、昇圧回路１１１及び読み出し回路１３０の動作が停止する。さらに、昇圧回路１１１の動作が停止すると第２転送制御信号Ｔｘ２が生成されず、ｎ個の画素部１１０も動作を停止する。従って、第１実施形態におけるスキャナーユニット（画像読取装置）３あるいは画像読取チップによれば、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々を効率よく動作させることができるので、ｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和を削減することができ、低消費電力化が可能である。そして、低電力化が可能であるため、ＵＳＢ（Universal Serial Bus）給電による動作やモバイル用途に利用可能なスキャナーユニット（画像読取装置）３を実現することも可能である。

また、第１実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々において、出力終了判断回路１０７が画像信号ＳＯの出力が終了したか否かを判断し、終了したと判断した場合に画素部１１０、昇圧回路１１１及び読み出し回路１３０の動作が停止するので、画素部１１０、昇圧回路１１１及び読み出し回路１３０の動作を停止させるための制御信号がチップの外部から入力される必要がない。そのため、外部部品の追加、基板の配線変更、基板のサイズの増大などに起因する開発費や開発期間の増加を抑えることができる。また、画素部１１０、昇圧回路１１１及び読み出し回路１３０の動作を停止させるために必要な回路の総面積は非常に小さいので、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々のサイズを増加させずに実現することも可能である。

また、第１実施形態におけるスキャナーユニット（画像読取装置）３では、低消費電力
化が可能であるので、削減される電力を用いて、紙の挿入を常時検知するなどの別の機能を追加することも可能であり、例えば高機能や高信頼性を実現することも可能である。

２．第２実施形態
以下、第２実施形態の複合機１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明を省略し、主に第１実施形態と異なる内容について説明する。

第２実施形態の複合機１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。また、第２実施形態におけるスキャナーユニット（画像読取装置）３の機能ブロック図は、第１実施形態（図５）と同様であるため、その図示及び説明を省略する。また、第２実施形態における画像読取チップ４１５の機能ブロック図は第１実施形態（図６）と同様であるため、その図示及び説明を省略する。ただし、第２実施形態における画像読取チップ４１５における制御回路１００の構成が第１実施形態と異なる。

図１２は、第２実施形態における制御回路１００の構成例を示す図である。図１２に示されるように、第２実施形態における制御回路１００は、第１実施形態における制御回路１００（図７）に対して、出力終了判断回路１０７が動作終了判断回路１０８に置き換えられ、かつ、動作開始判断回路１０９及びＮＯＴ回路１４６が付加されている。

動作終了判断回路１０８は、タイミング信号生成回路１０１が有するタイマーの値に基づき、解像度設定信号ＲＥＳのパルスが入力されてから、少なくとも制御回路１００から第２転送制御信号Ｔｘ２が出力されるまでの期間を含む所定期間が経過したか否かを判断し、経過したと判断した場合にアクティブ（本実施形態ではハイレベル）となる終了信号ＥＮＤ１を出力する。

また、動作終了判断回路１０８は、タイミング信号生成回路１０１が有する解像度設定レジスターに保持されているビットデータとタイマーの値に基づき、読み出し回路１３０（出力回路１２０）からの画像信号ＳＯの出力が終了したか否かを判断し、終了したと判断した場合にアクティブ（本実施形態ではハイレベル）となる終了信号ＥＮＤ２を出力する。

動作開始判断回路１０９は、解像度設定信号ＲＥＳのパルスが入力されると、動作終了判断回路１０８に開始信号ＳＴ１を出力する。動作終了判断回路１０８は、開始信号ＳＴ１を受けると終了信号ＥＮＤ１を非アクティブ（ローレベル）にする。すなわち、本実施形態では、終了信号ＥＮＤ１は、解像度設定信号ＲＥＳのパルスが入力されてから所定期間は非アクティブ（ローレベル）となり、当該所定期間が経過してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間はアクティブ（ハイレベル）となる。

また、動作開始判断回路１０９は、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されると、動作終了判断回路１０８に開始信号ＳＴ２を出力する。動作終了判断回路１０８は、開始信号ＳＴ２を受けると終了信号ＥＮＤ２を非アクティブ（ローレベル）にする。すなわち、本実施形態では、終了信号ＥＮＤ２は、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されてから画像信号ＳＯの出力が終了するまでの間は非アクティブ（ローレベル）となり、画像信号ＳＯの出力が終了してから次のチップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されるまでの間はアクティブ（ハイレベル）となる。

ＮＯＴ回路１４１は、動作終了判断回路１０８が出力する終了信号ＥＮＤ１の論理レベ
ルを反転したイネーブル信号ＥＮＢ１を出力する。従って、イネーブル信号ＥＮＢ１は、解像度設定信号ＲＥＳのパルスが入力されてから所定期間はハイレベルとなり、当該所定期間が経過してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間はローレベルとなる。

ＮＯＴ回路１４６は、動作終了判断回路１０８が出力する終了信号ＥＮＤ２の論理レベルを反転したイネーブル信号ＥＮＢ２を出力する。従って、イネーブル信号ＥＮＢ２は、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されてから画像信号ＳＯの出力が終了するまでの間はハイレベルとなり、画像信号ＳＯの出力が終了してから次のチップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されるまでの間はローレベルとなる。

ＡＮＤ回路１４２は、昇圧制御回路１０２が出力する制御信号ＣＰＣＸとイネーブル信号ＥＮＢ１との論理積の信号を出力し、ＡＮＤ回路１４２の出力信号が制御信号ＣＰＣとして昇圧回路１１１に供給される。

ＡＮＤ回路１４３は、画素駆動制御回路１０３が出力する制御信号ＤＲＣＸとイネーブル信号ＥＮＢ２との論理積の信号を出力し、ＡＮＤ回路１４３の出力信号が制御信号ＤＲＣとして画素駆動回路１１２に供給される。

ＡＮＤ回路１４４は、ＣＤＳ制御回路１０４が出力する制御信号ＣＤＳＣＸとイネーブル信号ＥＮＢ２との論理積の信号を出力し、ＡＮＤ回路１４４の出力信号が制御信号ＣＤＳＣとしてＣＤＳ回路１２１に供給される。

ＡＮＤ回路１４５は、増幅制御回路１０５が出力するサンプリング信号ＳＭＰＸとイネーブル信号ＥＮＢ２との論理積の信号を出力し、ＡＮＤ回路１４５の出力信号がサンプリング信号ＳＭＰとして増幅回路１２２に供給される。

そして、イネーブル信号ＥＮＢ１がハイレベルの間、すなわち、解像度設定信号ＲＥＳのパルスが入力されてから所定期間、制御信号ＣＰＣＸがＡＮＤ回路１４２を伝搬して制御信号ＣＰＣとなるので、昇圧回路１１１が動作する。逆に、イネーブル信号ＥＮＢ１がローレベルの間、すなわち、当該所定期間が経過してから次の解像度設定信号ＲＥＳのパルスが入力されるまでの間、制御信号ＣＰＣはローレベルに固定されるため、昇圧回路１１１が動作を停止する。換言すれば、昇圧回路１１１は、入力端子ＩＰ２に解像度設定信号ＲＥＳ（「制御信号」の一例）が入力されてから所定期間は動作し、画像信号ＳＯの出力が終了した後の期間は動作を停止する。

また、イネーブル信号ＥＮＢ２がハイレベルの間、すなわち、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されてから画像信号ＳＯの出力が終了するまでの間、制御信号ＤＲＣＸ、制御信号ＣＤＳＣＸ及びサンプリング信号ＳＭＰＸがそれぞれＡＮＤ回路１４３、ＡＮＤ回路１４４及びＡＮＤ回路１４５を伝搬して、制御信号ＤＲＣ、制御信号ＣＤＳＣ及びサンプリング信号ＳＭＰとなるので、読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）が動作する。逆に、イネーブル信号ＥＮＢ２がローレベルの間、すなわち、画像信号ＳＯの出力が終了してから次のチップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されるまでの間、制御信号ＤＲＣ、制御信号ＣＤＳＣ及びサンプリング信号ＳＭＰはすべてローレベルに固定されるため、読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）が動作を停止する。

図１３は、第２実施形態におけるスキャナーユニット（画像読取装置）３による画像の読み取り中におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。図１３では、ｍ個の画像読取
チップ４１５−１、４１５−２、・・・、４１５−ｍがチップ１、チップ２、・・・チップｍと表記されている。

前述の通り、画像読取チップ４１５−１〜４１５−ｍの各々において、昇圧回路１１１は、イネーブル信号ＥＮＢ１がハイレベルの間は動作し、イネーブル信号ＥＮＢ１がローレベルの間は動作を停止する。また、読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）は、イネーブル信号ＥＮＢ２がハイレベルの間は動作し、イネーブル信号ＥＮＢ２がローレベルの間は動作を停止する。

図１３に示されるように、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）における昇圧回路１１１は、解像度設定信号ＲＥＳが入力されてから所定期間は動作する。すなわち、昇圧回路１１１は、少なくとも、画素部１１０の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４が光を受ける期間及び受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４による光電変換に基づいて生成された電荷が第１転送制御信号Ｔｘ１によって転送される期間は動作する。

また、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）における昇圧回路１１１は、解像度設定信号ＲＥＳが入力されてから所定期間を経過した後、次に解像度設定信号ＲＥＳが入力されるまでの間、動作を停止する。従って、図１３に示されるように、画像読取チップ４１５−１の昇圧回路１１１は、少なくとも、他のｍ−１個の画像読取チップ４１５−２〜４１５−ｍの読み出し回路１３０が画像信号ＳＯを出力する期間は動作を停止する。同様に、画像読取チップ４１５−２の昇圧回路１１１は、少なくとも、他のｍ−１個の画像読取チップ４１５−１，４１５−３〜４１５−ｍの読み出し回路１３０が画像信号ＳＯを出力する期間は動作を停止し、画像読取チップ４１５−ｍの昇圧回路１１１は、少なくとも、他のｍ−１個の画像読取チップ４１５−１〜４１５−（ｍ−１）の読み出し回路１３０が画像信号ＳＯを出力する期間は動作を停止する。このように、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）における昇圧回路１１１は、画像信号ＳＯが出力される間ずっと動作を停止するので、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）の消費電流が低減される。

また、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）の各々における読み出し回路１３０は、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されてから画像信号ＳＯの出力が終了するまでの間、すなわち、他のｍ−１個の画像読取チップ４１５の読み出し回路１３０が画像信号ＳＯを出力する期間は動作を停止し、画像信号ＳＯを出力する期間のみ動作するので、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）の消費電流が大きく低減される。

図１４は、第２実施形態において１ライン分の画像の読み取り期間におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和の変化の概要を示す図である。図１４において、横軸は時間であり、縦軸は消費電流である。なお、破線は、第１実施形態における消費電流の総和の変化の概要（図１１参照）を示している。

図１４において実線で示されるように、第２実施形態におけるスキャナーユニット（画像読取装置）３では、画像の読み取りが開始された直後から、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々における読み出し回路１３０（昇圧回路１１１と比較して消費電流が相当大きい）は排他的に動作する（同時に複数の読み出し回路１３０が動作しない）ため（図１３参照）、消費電流の総和はほぼ一定の電流値Ｉ_１を維持する。このように、第２実施形態によれば、第１実施形態よりも消費電流の低減効果が得られ、画像読取チップ４１５の数（画素数）が多くなるほど消費電流の低減効果が大きくなる。

以上に説明した第２実施形態におけるスキャナーユニット（画像読取装置）３によれば、第１実施形態と同様の効果を奏する。

また、第２実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍにおいて、他の画像読取チップ４１５の読み出し回路１３０が画像信号ＳＯを出力する期間は画素部１１０、昇圧回路１１１及び読み出し回路１３０の動作が停止するので、ｍ個の画像読取チップ４１５−１〜４１５−ｍにおいて、の各々を効率よく動作させることができる。さらに、第２実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍにおいて、読み出し回路１３０は、画像信号ＳＯを出力しない期間は動作が停止するので、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々をさらに効率よく動作させることができる。従って、第２実施形態におけるスキャナーユニット（画像読取装置）３によれば、ｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和を第１実施形態よりもさらに削減することができ、さらなる低消費電力化が可能である。

また、第２実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々において、動作終了判断回路１０８が解像度設定信号ＲＥＳのパルスが入力されてから所定期間が経過したか否かを判断し、経過したと判断した場合に画素部１１０及び昇圧回路１１１の動作が停止するので、画素部１１０及び昇圧回路１１１の動作を停止させるための制御信号がチップの外部から入力される必要がない。また、動作終了判断回路１０８が画像信号ＳＯの出力が終了したか否かを判断し、終了したと判断した場合に読み出し回路１３０の動作が停止するので、読み出し回路１３０の動作を停止させるための制御信号がチップの外部から入力される必要がない。そのため、外部部品の追加、基板の配線変更、基板のサイズの増大などに起因する開発費や開発期間の増加を抑えることができる。また、画素部１１０、昇圧回路１１１及び読み出し回路１３０の動作を停止させるために必要な回路の総面積は非常に小さいので、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々のサイズを増加させずに実現することも可能である。

３．第３実施形態
以下、第３実施形態の複合機１について、第１実施形態又は第２実施形態と同様の構成要素には同じ符号を付し、第１実施形態又は第２実施形態と重複する説明を省略し、主に第１実施形態又は第２実施形態と異なる内容について説明する。

第３実施形態の複合機１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。また、第３実施形態におけるスキャナーユニット（画像読取装置）３の機能ブロック図は、第１実施形態（図５）と同様であるため、その図示及び説明を省略する。

図１５は、第３実施形態における画像読取チップ４１５の機能ブロック図である。図１５に示されるように、第３実施形態における制御回路１００は、第１実施形態における画像読取チップ４１５（図６）に対して、入力バッファー１１５がＡＮＤ回路１１７に置き換えられている。そして、ＡＮＤ回路１１７は、入力端子ＩＰ３に入力されるクロック信号ＣＬＫと制御回路１００から出力されるイネーブル信号ＣＬＫＥＮとの論理積の信号であるクロック信号ＣＬＫ１を出力する。従って、イネーブル信号ＣＬＫＥＮがハイレベルのときはクロック信号ＣＬＫがＡＮＤ回路１１７を伝搬してクロック信号ＣＬＫ１となり、イネーブル信号ＣＬＫＥＮがローレベルのときはクロック信号ＣＬＫ１がローレベルに固定される。

このクロック信号ＣＬＫ１は、制御回路１００の動作クロック信号となる。従って、制
御回路１００は、イネーブル信号ＣＬＫＥＮがハイレベルのときはクロック信号ＣＬＫ１に基づいて動作し、イネーブル信号ＣＬＫＥＮがローレベルのときは動作を停止する。

図１６は、第３実施形態における制御回路１００の構成例を示す図である。図１６に示されるように、第３実施形態における制御回路１００は、第２実施形態における制御回路１００（図１２）に対して、ＯＲ回路１４７が付加されている。

ＯＲ回路１４７は、イネーブル信号ＥＮＢ１とイネーブル信号ＥＮＢ２との論理和の信号を出力し、ＯＲ回路１４７の出力信号がイネーブル信号ＣＬＫＥＮとしてＡＮＤ回路１１７（図１５参照）に供給される。このイネーブル信号ＣＬＫＥＮは、イネーブル信号ＥＮＢ１及びイネーブル信号ＥＮＢ２の一方又は両方がハイレベルのときはハイレベルとなり、イネーブル信号ＥＮＢ１及びイネーブル信号ＥＮＢ２の両方がローレベルのときはローレベルとなる。すなわち、イネーブル信号ＣＬＫＥＮは、解像度設定信号ＲＥＳのパルスが入力されてから所定期間（昇圧回路１１１が動作する期間）及びチップイネーブル信号ＥＮ＿Ｉ（ハイパルス信号）が入力されてから画像信号ＳＯの出力が終了するまでの間（読み出し回路１３０が動作する期間）はハイレベルとなり、ＡＮＤ回路１１７によりクロック信号ＣＬＫ１としてクロック信号ＣＬＫが伝搬する。逆に、昇圧回路１１１及び読み出し回路１３０がともに動作を停止する期間は、ＡＮＤ回路１１７によりクロック信号ＣＬＫのクロック信号ＣＬＫ１への伝搬が停止される。

図１７は、第３実施形態におけるスキャナーユニット（画像読取装置）３による画像の読み取り中におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの各々の信号波形及び消費電流の変化の概要を示すタイミングチャート図である。図１７では、ｍ個の画像読取チップ４１５−１、４１５−２、・・・、４１５−ｍがチップ１、チップ２、・・・チップｍと表記されている。

第２実施形態と同様、画像読取チップ４１５−１〜４１５−ｍの各々において、昇圧回路１１１は、イネーブル信号ＥＮＢ１がハイレベルの間は動作し、イネーブル信号ＥＮＢ１がローレベルの間は動作を停止する。また、読み出し回路１３０（画素駆動回路１１２及び出力回路１２０）は、イネーブル信号ＥＮＢ２がハイレベルの間は動作し、イネーブル信号ＥＮＢ２がローレベルの間は動作を停止する。

さらに、第３実施形態では、イネーブル信号ＣＬＫＥＮがローレベル（イネーブル信号ＥＮＢ１及びイネーブル信号ＥＮＢ２がともにローレベル）の間はクロック信号ＣＬＫがＡＮＤ回路１１７にのみ入力されるため、画像読取チップ４１５−１〜４１５−ｍ（チップ１〜チップｍ）の消費電流が大きく低減される。

図１８は、第３実施形態において１ライン分の画像の読み取り期間におけるｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和の変化の概要を示す図である。図１８において、横軸は時間であり、縦軸は消費電流である。なお、破線は、第２実施形態における消費電流の総和の変化の概要（図１４参照）を示している。

図１８において実線で示されるように、第３実施形態におけるスキャナーユニット（画像読取装置）３では、画像の読み取りが開始された直後から、ｍ個の画像読取チップ４１５−１〜４１５−ｍの各々において、読み出し回路１３０が排他的に動作し（同時に複数の読み出し回路１３０が動作せず）（図１７参照）、かつ、昇圧回路１１１及び読み出し回路１３０がともに動作を停止する期間は、クロック信号ＣＬＫが伝搬しないため、消費電流の総和は電流値Ｉ_１よりも小さいほぼ一定の電流値Ｉ_２を維持する。このように、第３実施形態によれば、第２実施形態よりも消費電流の低減効果が得られ、画像読取チップ４１５の数（画素数）が多くなるほど消費電流の低減効果が大きくなる。

以上に説明した第３実施形態におけるスキャナーユニット（画像読取装置）３によれば、第２実施形態と同様の効果を奏する。

また、第３実施形態におけるスキャナーユニット（画像読取装置）３では、ｍ個の画像読取チップ４１５−１〜４１５−ｍにおいて、画素部１１０、昇圧回路１１１及び読み出し回路１３０が動作を停止する期間は入力端子ＩＰ２に供給されるクロック信号ＣＬＫの制御回路１００への伝搬が停止されるので、クロック信号ＣＬＫの伝搬に必要な大きな消費電流を削減することができる。従って、第３実施形態におけるスキャナーユニット（画像読取装置）３によれば、ｍ個の画像読取チップ４１５−１〜４１５−ｍの消費電流の総和を第２実施形態よりもさらに削減することができ、さらなる低消費電力化が可能である。

以上、本実施形態について説明したが、本発明はこれら本実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の各実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…制御回路、１０１…タイミング信号生成回路、１０２…昇圧制御回路、１０３…画素駆動制御回路、１０４…ＣＤＳ制御回路、１０５…増幅制御回路、１０６…イネーブル制御回路、１０７…出力終了判断回路、１０８…動作終了判断回路、１０９…動作開始判断回路、１１０…画素部、１１１…昇圧回路、１１２…画素駆動回路、１１３，１１４，１１５…入力バッファー、１１６…出力バッファー、１１７…ＡＮＤ回路、１２０…出力回路、１２１…ＣＤＳ回路、１２２…増幅回路、１３０…読み出し回路、１４１…ＮＯＴ回路、１４２，１４３，１４４，１４５…ＡＮＤ回路、１４６…ＮＯＴ回路、１４７…ＯＲ回路、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、３００…制御信号線、３０１…出力信号線、３１１…駆動信号線、４００…半導体基板、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、ＩＰ１，ＩＰ２，ＩＰ３…入力端子、ＯＰ１，ＯＰ２…出力端子、ＶＤＰ，ＶＳＰ…電源端子、ＶＲＰ…基準電圧供給端子、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＣＬＫ…クロック信号、ＣＤＳＣ…制御信号、ＣＤＳＣＸ…制御信号、ＣＰＣ…制御信号、ＣＰＣＸ…制御信号、ＤＲＣ…制御信号、ＤＲＣＸ…制御信号、Ｄｒｖ…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，ＥＮ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＥＮＢ…イネーブル信号、ＥＮＤ…終了信号、ＥＮＤ１…終了信号、ＥＮＤ２…終了信号、ＲＥＳ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭＰ…
サンプリング信号、ＳＴ１…開始信号、ＳＴ２…開始信号、ＴＭＡＭＰ…タイミング信号、ＴＭＣＤＳ…タイミング信号、ＴＭＣＰ…タイミング信号、ＴＭＤＲ…タイミング信号、ＴＭＥＮ…タイミング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ…画像信号、ＳＯ…画像信号、ＶＤＤ，ＶＳＳ…電源電圧、ＶＲＥＦ…基準電圧

Claims (7)

1. 画像を読み取るための複数の画像読取チップを含む画像読取装置であって、
   前記複数の前記画像読取チップの各々は、
   前記画像からの光を受けて光電変換する受光素子を含む画素部と、
   前記受光素子による光電変換に基づいて生成された電荷を転送するための転送制御信号を生成する昇圧回路と、
   転送された前記電荷に基づいて画像信号を生成して出力する読み出し回路と、
   を有し、
   前記昇圧回路が、
   前記画素部の前記受光素子が前記光を受ける期間及び前記受光素子による光電変換に基づいて生成された前記電荷が転送される期間は動作し、
   他の前記画像読取チップの前記読み出し回路が前記画像信号を出力する期間は動作を停止する、
   ことを特徴とする画像読取装置。
2. 前記複数の前記画像読取チップの各々は、
   前記読み出し回路が、
   前記画像信号を出力する期間のみ動作する、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記複数の前記画像読取チップの各々は、
   前記画素部が、前記転送制御信号に基づいて導通するか否かを切り替えるスイッチを含み、
   前記受光素子による光電変換に基づいて生成された前記電荷は、前記スイッチを介して転送される、
   ことを特徴とする請求項１又は２に記載の画像読取装置。
4. 前記複数の前記画像読取チップの各々は、
   前記読み出し回路が、
   他の前記画像読取チップの前記読み出し回路が前記画像信号を出力する期間は動作を停止する、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記複数の前記画像読取チップの各々は、
   入力端子に供給されるクロック信号に基づいて動作し、
   前記昇圧回路及び前記読み出し回路がともに動作を停止する期間は、前記クロック信号の伝搬が停止される、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記複数の前記画像読取チップの各々は、
   前記読み出し回路が、
   転送された前記電荷に基づく信号を前記画素部から読み出すための駆動信号を生成する画素駆動回路と、前記画像信号を生成して出力する出力回路と、を有する、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 光を受けて光電変換する受光素子を含む画素部と、
   前記受光素子による光電変換に基づいて生成された電荷を転送するための転送制御信号を生成する昇圧回路と、
   転送された前記電荷に基づいて画像信号を生成して出力する読み出し回路と、
   制御信号が入力される入力端子と、を含み、
   前記昇圧回路は、
   前記入力端子に前記制御信号が入力されてから所定期間は動作し、前記画像信号の出力が終了した後の期間は動作を停止する、
   ことを特徴とする半導体装置。

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