JP6642105B2 - 画像読取装置及び半導体装置 - Google Patents

Description

本発明は、画像読取装置及び半導体装置に関する。

ＣＭＯＳ（Complementary MOS）プロセスは、論理回路やアナログ回路を同一ＩＣチップ上に形成できることから、利便性が高く、近年では様々な技術が開発されている。イメージセンサーも例外ではなく、ＣＣＤイメージセンサーに代わりＣＭＯＳプロセスによるイメージセンサー（ＣＭＯＳイメージセンサー）の開発が活発になっている。

従来、ＣＭＯＳイメージセンサーの回路構成としては、受光素子を含む光電変換部（画素部）から列方向に信号を読み出す列出力回路（以降、列処理部という）が知られていた。この構成によれば、受光素子ごとに対となる複数の列処理部による並列処理が可能なため、各列処理部のデータレートを下げられることに加えて、ノイズレベルの低減が可能であった。さらに、各列処理部にはＣＤＳ（Correlated Double Sampling：相関２重サンプリング）回路が備えられており、光電変換部（画素部）で発生するノイズをキャンセルすることも可能であった。また、ＣＤＳ回路の容量と帰還容量の比により、読み出し信号の出力倍率も任意に設定することが可能である。また、列処理部には、ソース接地型アンプが採用されることが多かった。これは、列処理部ごとにアンプが必要となるため、差動アンプに比べて小面積で実装可能なソース接地型アンプの方が小型化に適していたからである。

他方、ソース接地型アンプは、差動アンプに比べて、電源電圧変動に対する入力オフセット電圧が増減する割合ＰＳＲＲ（Power Supply Rejection Ratio）が劣っているという問題があった。この点に鑑み、例えば、特許文献１には、この問題を解決するための技術（固体撮像装置）が提案されている。詳しくは、列処理部におけるアンプの電流値を一定として、電源・グランドのレベルを常に一定に保つことで、ＰＳＲＲを改善できるとしている。また、特許文献１の記載（例えば、０００５段落や図４など）によると、照度に対する出力電圧特性は略比例関係となっているものと推測される。

特開２００５−２５２５２９号公報

しかしながら、特許文献１に記載の従来の固体撮像装置では、列処理部のソース接地型アンプによるオフセット電圧を除去することが困難であるため、ダイナミックレンジが狭くなってしまい、精度良く画像を読み取ることができないという問題がある。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、精度良く画像を読み取ることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、広いダイナミックレンジの画像信号を出力可能な半導体装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取チップを含む画像読取装置であって、前記画像読取チップは、前記画像からの光を受けて光電変換する第１の受光素子を含み、第１の画素信号を生成する第１の画素部と、前記画像からの光を受けて光電変換する第２の受光素子を含み、第２の画素信号を生成する第２の画素部と、前記第１の画素部と電気的に接続され、前記第１の画素信号を増幅して第１の増幅信号を出力する第１の増幅部と、前記第２の画素部と電気的に接続され、前記第２の画素信号を増幅して第２の増幅信号を出力する第２の増幅部と、前記第１の増幅信号と前記第２の増幅信号の各々を増幅して出力する第３の増幅部と、を備え、前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、前記第３の増幅部は、前記第１辺に沿う方向において、前記第１の増幅部と前記第２の増幅部との間に配置されている。

本適用例に係る画像読取装置では、第３の増幅部は、第１辺に沿う方向において、第１の増幅部と第２の増幅部との間に配置されているので、第１の増幅部の製造誤差、第２の増幅部の製造誤差及び第３の増幅部の製造誤差をほぼ等しくすることができる。従って、第１の増幅部のオフセット電圧、第２の増幅部のオフセット電圧及び第３の増幅部のオフセット電圧をほぼ等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分を低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジを広げることが可能となり、精度良く画像を読み取ることができる。

［適用例２］
上記適用例に係る画像読取装置において、前記第３の増幅部は、前記第２辺に沿う方向において、前記第１の画素部及び前記第２の画素部の少なくとも一方と重なる位置に設けられていてもよい。

本適用例に係る画像読取装置では、第１の画素部と第２の画素部を含む複数の画素部のピッチは画像を読み取る最大解像度によって決まり、第２辺に沿う方向において、第１の増幅部と第１の画素部及び第２の増幅部と第２の画素部の少なくとも一方が一直線上からずらして配置されている。そして、第１の増幅部と第２の増幅との間の空いたスペースに第３の増幅部が配置されるので、無駄なスペースを減らすことができ、画像読取チップのチップサイズを縮小することができる。

［適用例３］
上記適用例に係る画像読取装置は、前記第１辺に沿う方向において、前記第１の画素部の長さと前記第２の画素部の長さとの和は、前記第１の増幅部の長さと前記第２の増幅部の長さとの和よりも大きくてもよい。

本適用例に係る画像読取装置では、第１の画素部と第２の画素部を含む複数の画素部のピッチは画像を読み取る最大解像度によって決まり、第１の画素部の長さと第２の画素部の長さとの和は、第１の増幅部の長さと第２の増幅部の長さとの和よりも大きいので、第１の増幅部と第２の増幅との間に第３の増幅部を配置するためのスペースを設けることが可能となる。従って、本適用例に係る画像読取装置によれば、無駄なスペースを減らすことができ、画像読取チップのチップサイズを縮小することができる。

［適用例４］
上記適用例に係る画像読取装置において、前記第１の増幅部と前記第２の増幅部と前記第３の増幅部とは、共通のグラウンド配線に電気的に接続されていてもよい。

本適用例に係る画像読取装置によれば、第１の増幅部と第２の増幅部と第３の増幅部とのグラウンド電位を正確に合わせることができるので、第１の増幅部のオフセット電圧、第２の増幅部のオフセット電圧及び第３の増幅部のオフセット電圧をより等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分をより低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジをより広げることが可能となり、精度良く画像を読み取ることができる。

［適用例５］
上記適用例に係る画像読取装置において、前記第１の増幅部と前記第３の増幅部とは隣り合って配置され、前記第２の増幅部と前記第３の増幅部とは隣り合って配置されていてもよい。

本適用例に係る画像読取装置によれば、第１の増幅部と第３の増幅部とが近い位置にあり、第１の増幅部と第３の増幅部とが近い位置にあるので、第１の増幅部の製造誤差、第２の増幅部の製造誤差及び第３の増幅部の製造誤差をより等しくすることができる。従って、第１の増幅部のオフセット電圧、第２の増幅部のオフセット電圧及び第３の増幅部のオフセット電圧をより等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分をより低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジをより広げることが可能となり、精度良く画像を読み取ることができる。

［適用例６］
上記適用例に係る画像読取装置において、前記第１の増幅部は、第１のトランジスターを含み、前記第２の増幅部は、第２のトランジスターを含み、前記第３の増幅部は、第３のトランジスターを含み、前記第１のトランジスターと前記第２のトランジスターと前記第３のトランジスターとは、前記第１辺に沿う方向において重なる位置に設けられていてもよい。

本適用例に係る画像読取装置では、第１のトランジスターと第２のトランジスターと第３のトランジスターとは、第１辺に沿う方向において重なる位置に設けられているので、第１のトランジスターの製造誤差、第２のトランジスターの製造誤差及び第３のトランジスターの製造誤差をほぼ等しくすることができる。従って、第１のトランジスターのオフセット電圧、第２のトランジスターのオフセット電圧及び第３のトランジスターのオフセット電圧をほぼ等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分を低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジを広げることが可能となり、精度良く画像を読み取ることができる。

［適用例７］
上記適用例に係る画像読取装置において、前記第１のトランジスターの閾値電圧と、前記第２のトランジスターの閾値電圧と、前記第３のトランジスターの閾値電圧とが略等しくてもよい。

「略等しい」とは、第１のトランジスターの閾値電圧と第２のトランジスターの閾値電圧と第３のトランジスターの閾値電圧とが正確に一致する場合のみならず、製造時の加工の精度やばらつき等に起因してこれらの閾値電圧の少なくとも１つが設計値からわずかにずれることによってこれらの閾値電圧にわずかな差が生じる場合も含まれるものである。

本適用例に係る画像読取装置によれば、第１のトランジスターの閾値電圧と、第２のト
ランジスターの閾値電圧と、第３のトランジスターの閾値電圧とが略等しいので、第１のトランジスターのオフセット電圧、第２のトランジスターのオフセット電圧及び第３のトランジスターのオフセット電圧をほぼ等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分を低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジを広げることが可能となり、精度良く画像を読み取ることができる。

［適用例８］
上記適用例に係る画像読取装置において、前記第１のトランジスターのオーバードライブ電圧と、前記第２のトランジスターのオーバードライブ電圧と、前記第３のトランジスターのオーバードライブ電圧とが略等しくてもよい。

「略等しい」とは、第１のトランジスターのオーバードライブ電圧と第２のトランジスターのオーバードライブ電圧と第３のトランジスターのオーバードライブ電圧とが正確に一致する場合のみならず、製造時の加工の精度やばらつき等に起因してこれらのオーバードライブ電圧の少なくとも１つが設計値からわずかにずれることによってこれらのオーバードライブ電圧にわずかな差が生じる場合も含まれるものである。

本適用例に係る画像読取装置によれば、第１のトランジスターのオーバードライブ電圧と、第２のトランジスターのオーバードライブ電圧と、第３のトランジスターのオーバードライブ電圧とが略等しいので、第１のトランジスターのオフセット電圧、第２のトランジスターのオフセット電圧及び第３のトランジスターのオフセット電圧をほぼ等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分を低減させることができる。その結果、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のダイナミックレンジを広げることが可能となり、精度良く画像を読み取ることができる。

［適用例９］
上記適用例に係る画像読取装置において、前記第１の増幅部は、前記第１のトランジスターを含む複数のトランジスターがカスコード接続された第１のソース接地型増幅器を有し、前記第２の増幅部は、前記第２のトランジスターを含む複数のトランジスターがカスコード接続された第２のソース接地型増幅器を有し、前記第３の増幅部は、前記第３のトランジスターを含む複数のトランジスターがカスコード接続された第３のソース接地型増幅器を有してもよい。本適用例に係る画像読取装置によれば、第１の増幅部、第２の増幅部及び第３の増幅部がすべて複数のトランジスターがカスコード接続されたソース接地型増幅器であるので、第１の増幅部の増幅率、第２の増幅部の増幅率及び第３の増幅部の増幅率を増加することができる。従って、本適用例に係る画像読取装置によれば、画像読取チップの出力信号のＳ／Ｎを向上させることが可能となり、精度良く画像を読み取ることができる。

［適用例１０］
上記適用例に係る画像読取装置において、前記第３の増幅部は、照度が高いほど出力電圧が低下する特性を有してもよい。

本適用例に係る画像読取装置によれば、第３の増幅部は、照度が高いほど出力電圧が低下する特性を有するので、第３の増幅部の出力電圧は、暗時（照度が０の時）に最大となり、照度が高くなるにつれて低下する。従って、本適用例に係る画像読取装置によれば、画像読取チップの出力信号は、暗時にはノイズレベルに対して十分に高い電圧になるため、暗時の信号精度が向上し、精度良く画像を読み取ることができる。

［適用例１１］
上記適用例に係る画像読取装置は、前記第３の増幅部からの出力信号を非反転増幅して前記画像読取チップの出力信号を生成する第４の増幅部をさらに備えてもよい。

本適用例に係る画像読取装置では、第４の増幅部には、第１の画像信号と第２の画像信号を含む複数の画像信号は入力されずに、第３の増幅部の出力信号が入力される。従って、本適用例に係る画像読取装置によれば、画像読取チップの出力信号を生成する第４の増幅部の入力容量が低減されるため、画像読取チップの出力信号の劣化を低減することができ、精度良く画像を読み取ることができる。

［適用例１２］
本適用例に係る半導体装置は、第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、光を受けて光電変換する第１の受光素子を含み、第１の画素信号を生成する第１の画素部と、光を受けて光電変換する第２の受光素子を含み、第２の画素信号を生成する第２の画素部と、前記第１の画素部と電気的に接続され、前記第１の画素信号を増幅して第１の増幅信号を出力する第１の増幅部と、前記第２の画素部と電気的に接続され、前記第２の画素信号を増幅して第２の増幅信号を出力する第２の増幅部と、前記第１の増幅信号と前記第２の増幅信号の各々を増幅して出力する第３の増幅部と、を備え、前記第３の増幅部は、前記第１辺に沿う方向において、前記第１の増幅部と前記第２の増幅部との間に配置されている。

本適用例に係る半導体装置では、第３の増幅部は、第１辺に沿う方向において、第１の増幅部と第２の増幅部との間に配置されているので、第１の増幅部の製造誤差、第２の増幅部の製造誤差及び第３の増幅部の製造誤差をほぼ等しくすることができる。従って、第１の増幅部のオフセット電圧、第２の増幅部のオフセット電圧及び第３の増幅部のオフセット電圧をほぼ等しくすることが可能であり、第３の増幅部の出力信号に含まれるオフセット電圧の成分を低減させることができる。その結果、本適用例に係る半導体装置によれば、広いダイナミックレンジの画像信号を出力することができる。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 スキャナーユニットの機能構成を示す図である。 画像読取チップの回路構成を示す図である。 画像読取チップによる画像の読み取り動作のタイミングを示すタイミングチャート図である。 画素部及び列処理部の構成を示す図である。 信号処理部の動作のタイミングを示すタイミングチャート図である。 ＣＤＳ回路の具体的な構成を示す図である。 増幅回路の具体的な構成を示す図である。 本実施形態の画像読取チップの照度／出力電圧特性を示すグラフである。 従来の画像読取チップの照度／出力電圧特性を示すグラフである。 本実施形態の画像読取チップのレイアウト構成を示す図である。 図１４の領域Ｍの拡大図である。 変形例におけるＣＤＳ回路の具体的な構成を示す図である。 変形例における増幅回路の具体的な構成を示す図である。 変形例の画像読取チップのレイアウト構成を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。

１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸
３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。

２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、アナログフロントエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。

制御部２００は、赤色ＬＥＤ４１２Ｒに対して所定のタイミングで一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、緑色ＬＥＤ４１２Ｇに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを１つずつ発光させる。

また、制御部２００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号である。以下では、解像度設定信号ＲＥＳにより、スキャナーユニット（画像読取装置）３による画像の読み取りの解
像度は、１２００ｄｐｉ、６００ｄｐｉ、３００ｄｐｉのいずれかに設定されるものとする。

各画像読取チップ４１５は、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって、各受光素子が被読取媒体に形成されている画像から受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＯＳを生成し、出力する。この画像読取チップ４１５の詳細な回路構成及び動作については後述する。

アナログフロントエンド（ＡＦＥ）２０２は、各画像読取チップ４１５が出力する複数の画像信号ＯＳを受け取り、各画像信号ＯＳに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロントエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。

３．画像読取チップの構成及び動作
図６は、画像読取チップ４１５の回路構成を示す図である。また、図７は、画像読取チップ４１５による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図７は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度が１２００ｄｐｉに設定された場合のタイミングチャート図である。

図６に示される画像読取チップ４１５は、タイミング制御回路１００、駆動回路１０１、水平走査回路１０２、４つの信号処理部１０３（１０３−１〜１０３−４）及び演算増幅器１０４を備えており、これらの各回路は、画像読取チップ４１５の外部端子から電源電位ＶＤＤとグラウンド電位ＶＳＳが供給されて動作する。本実施形態では、画像読取チップ４１５を構成する回路は、シリコン基板（図６では図示省略）上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、画像読取チップ４１５は、１つのＩＣ（Integrated Circuit）チップとして構成されている。

タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、当該カウンターの出力値（カウント値）に基づいて、駆動回路１０１の動作を制御する制御信号及び水平走査回路１０２の動作を制御する制御信号を生成する。

駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期したバイアス電流オン信号Ｉｂ＿ＯＮを発生させる（図７参照）。このバイアス電流オン信号Ｉｂ＿ＯＮは、４つの信号処理部１０３（１０３−１〜１０３−４）の各々が有するｎ個の画素部１１０（１１０−１〜１１０−ｎ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬを発生させる（図７参照）。この画素リセット信号ＲＳＴ＿ＰＩＸは、４つの信号処理部１０３（１０３−１〜１０３−４）の各々が有するｎ個の画素部１１０（１１０−１〜１１０−ｎ）に共通に供給される。また、列リセット信号ＲＳＴ＿ＣＯＬは、４つの信号処理部１０３の各々が有するｎ個の列処理部１２０（１２０−１〜１２０−ｎ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した転送信号ＴＸ及び読み出し信号ＲＥＡＤを発生させる（図７参照）。転送信号ＴＸは、４つの信号処理部１０３（１０３−１〜１０３−４）の各々が有するｎ個の画素部１１０（１１０−１〜１１０−ｎ）に共通に供給される。また、読み出し信号ＲＥＡＤは、４つの信号処理部１０３（１０３−１〜１０３−４）の各々が有するｎ個の列処理部１２０（１２０−１〜１２０−ｎ）に共通に供給される。

水平走査回路１０２は、タイミング制御回路１００からの制御信号と解像度設定信号ＲＥＳとに基づいて、クロック信号ＣＬＫに同期した４ｎ個の選択信号ＳＥＬ１〜ＳＥＬ４ｎを発生させる。この水平走査回路１０２は、解像度設定信号ＲＥＳによって１２００ｄｐｉの解像度に設定された時は、クロック信号の１周期分だけ１つずつ順番にアクティブ（本実施形態ではハイレベル）となる４ｎ個の選択信号ＳＥＬ１〜ＳＥＬ４ｎを発生させる（図７参照）。また、水平走査回路１０２は、解像度設定信号ＲＥＳによって６００ｄｐｉの解像度に設定された時は、クロック信号の２周期分だけ２つずつ同時に順番にアクティブ（ハイレベル）となる４ｎ個の選択信号ＳＥＬ１〜ＳＥＬ４ｎを発生させる。また、水平走査回路１０２は、解像度設定信号ＲＥＳによって３００ｄｐｉの解像度に設定された時は、クロック信号の４周期分だけ４つずつ同時に順番にアクティブ（ハイレベル）となる４ｎ個の選択信号ＳＥＬ１〜ＳＥＬ４ｎを発生させる。

ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎは、信号処理部１０３−１が有するｎ個の列処理部１２０−１〜１２０−ｎにそれぞれ供給される。また、ｎ個の選択信号ＳＥＬｎ＋１〜ＳＥＬ２ｎは、信号処理部１０３−２が有するｎ個の列処理部１２０−１〜１２０−ｎにそれぞれ供給される。また、ｎ個の選択信号ＳＥＬ２ｎ＋１〜ＳＥＬ３ｎは、信号処理部１０３−３が有するｎ個の列処理部１２０−１〜１２０−ｎにそれぞれ供給される。また、ｎ個の選択信号ＳＥＬ３ｎ＋１〜ＳＥＬ４ｎは、信号処理部１０３−４が有するｎ個の列処理部１２０−１〜１２０−ｎにそれぞれ供給される。

４つの信号処理部１０３（１０３−１〜１０３−４）は、同じ構成であり、それぞれ、ｎ個の画素部１１０（１１０−１〜１１０−ｎ）、ｎ個の列処理部１２０（１２０−１〜１２０−ｎ）、増幅回路１３０及びスイッチ１４０を含んで構成されている。

ｎ個の画素部１１０（１１０−１〜１１０−ｎ）は、それぞれ、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号ＰＩＸＯ１〜ＰＩＸＯｎを出力する。

ｎ個の列処理部１２０（１２０−１〜１２０−ｎ）は、ｎ個の画素部１１０（１１０−１〜１１０−ｎ）からそれぞれ出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｎを増幅し、増幅した電圧を、読み出し信号ＲＥＡＤがアクティブ（ハイレベル）のときに記憶する。そして、ｎ個の列処理部１２０（１２０−１〜１２０−ｎ）は、順番に、水平走査回路１０２からそれぞれ供給されるｎ個の選択信号ＳＥＬ（選択信号ＳＥＬ１〜ＳＥＬｎ、選択信号ＳＥＬｎ＋１〜ＳＥＬ２ｎ、選択信号ＳＥＬ２ｎ＋１〜ＳＥＬ３ｎ又は選択信号ＳＥＬ３ｎ＋１〜ＳＥＬ４ｎ）がアクティブ（ハイレベル）のときに、記憶されている電圧に応じたが画像信号ＶＤＯ１〜ＶＤＯｎを増幅回路１３０に出力する。

そして、解像度設定信号ＲＥＳによって１２００ｄｐｉの解像度に設定されている時は、増幅回路１３０に入力される信号の電圧は、順次、ｎ個の選択信号ＳＥＬによってｎ個の画像信号ＶＤＯ１〜ＶＤＯｎから選択される画像信号の電圧となる。また、解像度設定信号ＲＥＳによって６００ｄｐｉの解像度に設定されている時は、増幅回路１３０に入力
される信号の電圧は、順次、ｎ個の選択信号ＳＥＬによってｎ個の画像信号ＶＤＯ１〜ＶＤＯｎから同時に選択される２つの画像信号の平均電圧となる。また、解像度設定信号ＲＥＳによって３００ｄｐｉに設定されている時は、増幅回路１３０に入力される信号の電圧は、順次、ｎ個の選択信号ＳＥＬによってｎ個の画像信号ＶＤＯ１〜ＶＤＯｎから同時に選択される４つの画像信号の平均電圧となる。

増幅回路１３０は、演算増幅器１３１、コンデンサー１３２、スイッチ１３３、スイッチ１３４及びスイッチ１３５を含んで構成されている。

演算増幅器１３１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー１３２は、演算増幅器１３１の帰還用コンデンサーである。スイッチ１３３は、演算増幅器１３１の帰還用スイッチである。スイッチ１３４は、演算増幅器１３１の帰還信号制御スイッチである。スイッチ１３５は、演算増幅器１３１の外部入力信号制御スイッチである。

演算増幅器１３１の入力端子には、スイッチ１３３の一端及びコンデンサー１３２の一端が接続されている。コンデンサー１３２の他端は、スイッチ１３４の一端と、スイッチ１３５の一端とに接続されている。

スイッチ１３３の他端及びスイッチ１３４の他端は、演算増幅器１３１の出力端子に接続されている。スイッチ１３５の他端には、外部入力電圧である基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、例えば、図６では不図示の電圧発生部において生成され、あるいは、画像読取チップ４１５の外部端子から供給される。

スイッチ１３３の制御端子及びスイッチ１３５の制御端子には、水平走査回路１０２からスイッチ制御信号ＳＷ１が共通に入力され、スイッチ１３３及びスイッチ１３５は、スイッチ制御信号ＳＷ１がアクティブ（本実施形態ではハイレベル）のときに導通する。また、スイッチ１３４の制御端子には、水平走査回路１０２からスイッチ制御信号ＳＷ２が共通に入力され、スイッチ１３４は、スイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）のときに導通する。スイッチ制御信号ＳＷ１とスイッチ制御信号ＳＷ２は、排他的にアクティブ（ハイレベル）となる。

４つの信号処理部１０３の各々が有するスイッチ１４０の制御端子には、それぞれ、水平走査回路１０２から出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４が入力される。そして、４つの信号処理部１０３の各々が有するスイッチ１４０は、それぞれ、出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４がアクティブ（本実施形態ではハイレベル）のときに導通する。

出力イネーブル信号ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４は、いずれか１つのみが順番にアクティブ（ハイレベル）となる信号であり、４つの信号処理部１０３は、増幅回路１３０からスイッチ１４０を介して画像信号ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を順番に出力する（図７参照）。

演算増幅器１０４は、非反転入力端子に４つの信号処理部１０３の各出力端子（各スイッチ１４０の他端）が共通に接続され、反転入力端子と出力端子が接続されている。この演算増幅器１０４は、ボルテージフォロワーであり、出力電圧は非反転入力端子の電圧と一致する。従って、演算増幅器１０４の出力信号は、画像信号ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を順番に含む信号であり、画像信号ＯＳとして画像読取チップ４１５から出力される（図７参照）。

図６に示したｎ個の画素部１１０（１１０−１〜１１０−ｎ）はすべて同じ構成である。同様に、ｎ個の列処理部１２０（１２０−１〜１２０−ｎ）はすべて同じ構成である。図８は、画素部１１０及び列処理部１２０の構成を示す図である。図８に示されるように、画素部１１０は、受光素子１１１、ＮＭＯＳトランジスター１１２、ＮＭＯＳトランジスター１１３、ＮＭＯＳトランジスター１１４、スイッチ１１５及び定電流源１１６を備えている。

受光素子１１１は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードにはグラウンド電位ＶＳＳが供給され、カソードはＮＭＯＳトランジスター１１２のソース端子と接続されている。

ＮＭＯＳトランジスター１１２のゲート端子には転送信号ＴＸが入力され、ＮＭＯＳトランジスター１１２のドレイン端子はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１３は、ドレイン端子に電源電位ＶＤＤが供給され、ゲート端子に画素リセット信号ＲＳＴ＿ＰＩＸが入力され、ソース端子はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１４のドレイン端子には電源電位ＶＤＤが供給され、ＮＭＯＳトランジスター１１４のソース端子はスイッチ１１５の一端と接続されている。

スイッチ１１５の他端は定電流源１１６の一端と接続され、定電流源１１６の他端にはグラウンド電位ＶＳＳが供給される。また、スイッチ１１５の制御端子には、バイアス電流オン信号Ｉｂ＿ＯＮが入力される。このスイッチ１１５は、ＮＭＯＳトランジスター１１４を駆動するための負荷電流を制御する役割を果たすスイッチであり、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（ハイレベル）のときに導通し、ＮＭＯＳトランジスター１１４のソース端子が定電流源１１６の一端と電気的に接続される。ＮＭＯＳトランジスター１１４のソース端子から出力される信号は、画素信号ＰＩＸＯ（図６のＰＩＸＯ１〜ＰＩＸＯｎのいずれか）として列処理部１２０に入力される。

列処理部１２０は、演算増幅器１２１、コンデンサー１２２、スイッチ１２３、コンデンサー１２４、スイッチ１２５、コンデンサー１２６及びスイッチ１２７を含んで構成されている。

コンデンサー１２４は、一端がＮＭＯＳトランジスター１１４のソース端子（画素部１１０の出力端子）と接続され、他端が演算増幅器１２１の入力端子と接続されている。

演算増幅器１２１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー１２２は、演算増幅器１２１の帰還用コンデンサーである。スイッチ１２３は、演算増幅器１２１の帰還用スイッチである。コンデンサー１２２の一端及びスイッチ１２３の一端は演算増幅器１２１の入力端子と接続され、コンデンサー１２２の他端及びスイッチ１２３の他端は、演算増幅器１２１の出力端子と接続されている。

スイッチ１２３の制御端子には列リセット信号ＲＳＴ＿ＣＯＬが入力され、スイッチ１２３は、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（ハイレベル）のときに導通する。

この演算増幅器１２１、コンデンサー１２２、スイッチ１２３及びコンデンサー１２４
により、ＣＤＳ（Correlated Double Sampling）回路１５０が構成される。ＣＤＳ回路１５０は、画素部１１０からの出力電圧Ｖｐｉｘをコンデンサー１２４によってノイズキャンセルし、さらに増幅する機能を果たしている。演算増幅器１２１の出力端子の電圧は、ＣＤＳ回路１５０の出力電圧Ｖｃｄｓとなる。

演算増幅器１２１の出力端子は、さらにスイッチ１２５の一端と接続されている。スイッチ１２５の他端は、コンデンサー１２６の一端と接続されている。コンデンサー１２６の他端にはグラウンド電位ＶＳＳが供給され、スイッチ１２５の制御端子には読み出し信号ＲＥＡＤが入力される。スイッチ１２５は、読み出し信号ＲＥＡＤがアクティブ（ハイレベル）のときに導通し、演算増幅器１２１の出力端子がコンデンサー１２６の一端と電気的に接続される。これにより、ＣＤＳ回路１５０の出力信号ＣＤＳＯとグラウンド電位ＶＳＳとの電位差に応じた電荷がコンデンサー１２６に蓄積される。

コンデンサー１２６の一端はスイッチ１２７の一端とも接続されており、スイッチ１２７の他端は演算増幅器１３１（増幅回路１３０の入力端子）と接続されている（図６参照）。また、スイッチ１２７の制御端子には、選択信号ＳＥＬ（図６のＳＥＬ１〜ＳＥＬ４ｎのいずれか）が入力される。スイッチ１２７は、列選択スイッチであり、選択信号ＳＥＬがアクティブ（ハイレベル）のときに導通し、コンデンサー１２６の一端が演算増幅器１３１の入力端子（増幅回路１３０の入力端子）と電気的に接続される。コンデンサー１２６の一端の信号（コンデンサー１２６に蓄積された電荷に応じた電圧の信号）は、画像信号ＶＤＯ（図６のＶＤＯ１〜ＶＤＯｎのいずれか）として増幅回路１３０に入力される。

図９は、図６に示した信号処理部１０３−１の動作のタイミングを示すタイミングチャート図である。なお、図９は、解像度設定信号ＲＥＳによって１２００ｄｐｉの解像度に設定された場合のタイミングチャート図である。また、ｎ個の画素部１１０（１１０−１〜１１０−ｎ）の各々が有する受光素子１１１には受光量に応じた電荷（負の電荷）が蓄積されているものとする。

図９に示されるように、まず、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（ハイレベル）になり、ｎ個の画素部１１０において、スイッチ１１５が導通する。この状態で、画素リセット信号ＲＳＴ＿ＰＩＸがアクティブ（ハイレベル）になると、ｎ個の画素部１１０において、ＮＭＯＳトランジスター１１３のソース端子とドレイン端子とが導通し、ＮＭＯＳトランジスター１１４のゲート端子に電源電位ＶＤＤが供給される。これにより、ＮＭＯＳトランジスター１１４のソース端子とドレイン端子とが導通し、ｎ個の画素部１１０からそれぞれ出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｎの電圧が電源電位ＶＤＤまで上昇する。このとき、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（ハイレベル）であるため、ｎ個の列処理部１２０において、スイッチ１２３は導通しており、コンデンサー１２２に蓄積されていた電荷がリセットされ、ｎ個のＣＤＳ回路１５０の各出力信号ＣＤＳＯ１〜ＣＤＳＯｎが所定の電圧まで低下する。

次に、画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬが非アクティブ（ローレベル）になった後、転送信号ＴＸがアクティブ（ハイレベル）になると、ｎ個の画素部１１０において、ＮＭＯＳトランジスター１１２のソース端子とドレイン端子とが導通し、ＮＭＯＳトランジスター１１４のゲート端子は、受光素子１１１に蓄積されている電荷に応じた電圧となる。受光素子１１１の受光量が多いほど、受光素子１１１に蓄積されている電荷（負の電荷）が多いため、ＮＭＯＳトランジスター１１４のゲート端子の電圧は、受光素子１１１の受光量が多いほど低下し、これに応じて画素信号ＰＩＸＯ１〜ＰＩＸＯｎの電圧がそれぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎだけ低下する。このとき、スイッチ１２３は非導通であるため、ｎ個のＣＤＳ回路１５０が動作し、各出力信号ＣＤ
ＳＯ１〜ＣＤＳＯｎは、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに比例して上昇する。

次に、ｎ個のＣＤＳ回路１５０の出力信号ＣＤＳＯ１〜ＣＤＳＯｎの電圧が安定した後、読み出し信号ＲＥＡＤがアクティブ（ハイレベル）になると、スイッチ１２５が導通し、ｎ個のコンデンサー１２６に蓄積される電荷は、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに応じて変化する。

次に、バイアス電流オン信号Ｉｂ＿ＯＮ、転送信号ＴＸ及び読み出し信号ＲＥＡＤが非アクティブ（ローレベル）になった後、出力イネーブル信号ＯＥ（図６のＯＥ１〜ＯＥ４のいずれか）が一定時間アクティブ（ハイレベル）となる。また、出力イネーブル信号ＯＥがアクティブ（ハイレベル）のときに、スイッチ制御信号ＳＷ１がアクティブ（ハイレベル）かつスイッチ制御信号ＳＷ２が非アクティブ（ローレベル）の状態とスイッチ制御信号ＳＷ１が非アクティブ（ローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（ハイレベル）の状態が交互に繰り返される。また、スイッチ制御信号ＳＷ１が非アクティブ（ローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（ハイレベル）となる毎に、ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎが順番にアクティブ（ハイレベル）となる。

そして、ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎが順番にアクティブ（ハイレベル）となる毎に、ｎ個の列処理部１２０−１〜１２０−ｎから、コンデンサー１２６に蓄積されている電荷に応じた電圧の画像信号ＶＤＯ１〜ＶＤＯｎが順番に出力される。この画像信号ＶＤＯ１〜ＶＤＯｎは、増幅回路１３０によって順番に増幅され、これにより画像信号ＳＯ１が生成される。

図６に示した信号処理部１０３−２〜１０３−４の動作のタイミングを示すタイミングチャート図も、図９と同様であるため、その図示及び説明を省略する。

なお、列処理部１２０（ＣＤＳ回路１５０）に含まれる演算増幅器１２１としては、ＭＯＳトランジスターを用いた種々の構成が考えられるが、本実施形態では、演算増幅器１２１は、図１０のように構成されている。図１０は、演算増幅器１２１を含むＣＤＳ回路１５０の具体的な構成を示す図である。図１０に示されるように、ＣＤＳ回路１５０は、演算増幅器１２１、コンデンサー１２２、スイッチ１２３及びコンデンサー１２４を含み、演算増幅器１２１は、ＰＭＯＳトランジスター１５１、ＰＭＯＳトランジスター１５２、ＮＭＯＳトランジスター１５３、ＮＭＯＳトランジスター１５４を含む。

ＮＭＯＳトランジスター１５４は、ゲート端子がコンデンサー１２２の一端、スイッチ１２３の一端及びコンデンサー１２４の他端と接続され、ソース端子にグラウンド電位ＶＳＳが供給され、ドレイン端子がＮＭＯＳトランジスター１５３のソース端子と接続されている。

ＮＭＯＳトランジスター１５３は、ゲート端子にバイアス電圧Ｖｂｎ１が供給され、ソース端子がＮＭＯＳトランジスター１５４のドレイン端子と接続され、ドレイン端子がコンデンサー１２２の他端、スイッチ１２３の他端及びＰＭＯＳトランジスター１５２のドレイン端子と接続されている。

ＰＭＯＳトランジスター１５１は、ゲート端子にバイアス電圧Ｖｂｐ１が供給され、ソース端子に電源電位ＶＤＤが供給され、ドレイン端子がＰＭＯＳトランジスター１５２のソース端子と接続されている。

ＰＭＯＳトランジスター１５２は、ゲート端子にバイアス電圧Ｖｂｐ２が供給され、ソース端子がＰＭＯＳトランジスター１５１のドレイン端子と接続され、ドレイン端子がコ
ンデンサー１２２の他端、スイッチ１２３の他端及びＮＭＯＳトランジスター１５３のドレイン端子と接続されている。

バイアス電圧Ｖｂｎ１，Ｖｂｐ１，Ｖｂｐ２は、例えば、図６及び図７では不図示の電圧発生部において生成される。

このように構成された演算増幅器１２１は、ＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター１５２とがカスコード接続され、かつ、ＮＭＯＳトランジスター１５４とＮＭＯＳトランジスター１５３とがカスコード接続されたソース接地型増幅器であり、ＰＭＯＳトランジスター１５２及びＮＭＯＳトランジスター１５３が無いソース接地型増幅器に比べてゲインが１００倍ほど高くなるため、より精度の高い信号が得られる。

同様に、増幅回路１３０に含まれる演算増幅器１３１としては、ＭＯＳトランジスターを用いた種々の構成が考えられるが、本実施形態では、演算増幅器１３１は、図１１のように構成されている。図１１は、演算増幅器１３１を含む増幅回路１３０の具体的な構成を示す図である。図１１に示されるように、増幅回路１３０は、演算増幅器１３１、コンデンサー１３２、スイッチ１３３、スイッチ１３４及びスイッチ１３５を含み、演算増幅器１３１は、ＰＭＯＳトランジスター群１６１、ＰＭＯＳトランジスター群１６２、ＮＭＯＳトランジスター群１６３、ＮＭＯＳトランジスター群１６４を含む。

ＮＭＯＳトランジスター群１６４に含まれる各ＮＭＯＳトランジスターは、ゲート端子がスイッチ１３３の一端及びコンデンサー１３２の一端と接続され、ソース端子にグラウンド電位ＶＳＳが供給され、ドレイン端子がＮＭＯＳトランジスター群１６３に含まれる１つのＮＭＯＳトランジスターのソース端子と接続されている。

ＮＭＯＳトランジスター群１６３に含まれる各ＮＭＯＳトランジスターは、ゲート端子にバイアス電圧Ｖｂｎ１が供給され、ソース端子がＮＭＯＳトランジスター群１６４に含まれる１つのＮＭＯＳトランジスターのドレイン端子と接続され、ドレイン端子がスイッチ１３３の他端、スイッチ１３４の他端及びＰＭＯＳトランジスター群１６２に含まれるすべてのＰＭＯＳトランジスターのドレイン端子と接続されている。

ＰＭＯＳトランジスター群１６１に含まれる各ＰＭＯＳトランジスターは、ゲート端子にバイアス電圧Ｖｂｐ１が供給され、ソース端子に電源電位ＶＤＤが供給され、ドレイン端子がＰＭＯＳトランジスター群１６２に含まれる１つのＰＭＯＳトランジスターのソース端子と接続されている。

ＰＭＯＳトランジスター群１６２に含まれる各ＰＭＯＳトランジスターは、ゲート端子にバイアス電圧Ｖｂｐ２が供給され、ソース端子がＰＭＯＳトランジスター群１６１に含まれる１つのＰＭＯＳトランジスターのドレイン端子と接続され、ドレイン端子がコンデンサー１２２の他端、スイッチ１２３の他端及びＮＭＯＳトランジスター群１６３に含まれるすべてのＮＭＯＳトランジスターのドレイン端子と接続されている。

バイアス電圧Ｖｂｎ１，Ｖｂｐ１，Ｖｂｐ２は、例えば、図６及び図７では不図示の電圧発生部において生成される。

このように構成された演算増幅器１３１は、ＰＭＯＳトランジスター群１６１に含まれる各ＰＭＯＳトランジスターとＰＭＯＳトランジスター群１６２に含まれる各ＰＭＯＳトランジスターとがカスコード接続され、かつ、ＮＭＯＳトランジスター群１６４に含まれる各ＮＭＯＳトランジスターとＮＭＯＳトランジスター群１６３に含まれる各ＮＭＯＳトランジスターとがカスコード接続されたソース接地型増幅器である。そのため、演算増幅
器１３１は、電流駆動能力が高く高速動作が可能であるとともに、ＰＭＯＳトランジスター群１６２及びＮＭＯＳトランジスター群１６３が無いソース接地型増幅器に比べてゲインが１００倍ほど高くなるため、より精度の高い信号が得られる。

以上に説明した本実施形態の画像読取チップ４１５において、ＣＤＳ回路１５０の出力信号ＣＤＳＯの電圧Ｖｃｄｓの理論計算式は、式（１）になる。

式（１）において、Ｖｔ１は演算増幅器１２１のオフセット電圧であり、演算増幅器１２１を構成するＭＯＳトランジスター（例えば、図１０のＮＭＯＳトランジスター１５４）の閾値電圧Ｖｔｈ１とオーバードライブ電圧Ｖｏｖ１との和である。また、Ｃｉ１はコンデンサー１２４の容量値であり、Ｃｆ１はコンデンサー１２２の容量値である。ΔＶｐｉｘは、画素リセット信号ＲＳＴ＿ＰＩＸがアクティブ（ハイレベル）のときの画素信号ＰＩＸＯの電圧と転送信号ＴＸがアクティブ（ハイレベル）のときの画素信号ＰＩＸＯの電圧との差である（図９参照）。

選択信号ＳＥＬがアクティブ（ハイレベル）のとき、列処理部１２０から出力される画像信号ＶＤＯの電圧はＶｃｄｓであり、１２００ｄｐｉの解像度に設定されている場合は増幅回路１３０の入力電圧もＶｃｄｓである。そして、演算増幅器１０４はボルテージフォロワーであるので、画像読取チップ４１５から出力される画像信号ＯＳの電圧Ｖｏｓは、増幅回路１３０から出力される画像信号ＳＯ（ＳＯ１〜ＳＯ４のいずれか）と一致するので、式（２）のようになる。

式（２）において、Ｖｔ２は演算増幅器１３１のオフセット電圧であり、演算増幅器１３１を構成するＭＯＳトランジスター（例えば、図１１のＮＭＯＳトランジスター群１６４に含まれる各ＮＭＯＳトランジスター）の閾値電圧Ｖｔｈ２とオーバードライブ電圧Ｖｏｖ２との和である。また、Ｃｍｅｍはコンデンサー１２６の容量値であり、Ｃｆ２はコンデンサー１３２の容量値である。

ここで、式（１）を式（２）に代入し、演算増幅器１２１のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２をほぼ等しいオフセット電圧Ｖｔとすると、画像信号ＯＳの電圧Ｖｏｓは式（３）で近似される。

式（３）にはオフセット電圧Ｖｔを含む項がないので、画像信号ＯＳのダイナミックレンジを広くすることができる。また、照度が０の時にはΔＶｐｉｘが０Ｖであるため、式（３）によれば、画像信号ＯＳは基準電圧ＶＲＥＦとなり、照度が高くなるにつれてΔＶ
ｐｉｘが大きくなるため、画像信号ＯＳはより低い電位となっていく。これは、画像読取チップ４１５が、反転アンプかつプリアンプとして機能し、照度が高いほど出力電圧が低下する特性を有する増幅回路１３０（第３の増幅部の一例）を備え、さらに、その後段に、非反転アンプかつ出力アンプとして機能し、増幅回路１３０の出力信号を非反転増幅して画像読取チップ４１５の出力信号（画像信号ＯＳ）を生成する演算増幅器１０４（第４の増幅部の一例）を備えているためである。

図１２は、本実施形態の画像読取チップ４１５の照度／出力電圧特性を示すグラフである。一方、図１３は、比較例として増幅回路１３０がない従来の画像読取チップの照度／出力電圧特性を示すグラフである。図１２及び図１３において、横軸は照度であり、縦軸は画像信号ＯＳの電圧Ｖｏｓである。

図１３に示されるように、比較例の画像読取チップでは、画像信号ＯＳの電圧Ｖｏｓは、暗時（照度が０の時）ではオーバードライブ電圧Ｖｏｖであり、照度が高くなるにつれて、基準電圧ＶＲＥＦまで線形に上昇する。従って、暗時はオフセット電圧Ｖｔに依存した低い電位となって、ノイズレベルとの差が小さくなるため、暗時の信号精度が劣化する。

これに対して、図１２に示されるように、本実施形態の画像読取チップ４１５では、画像信号ＯＳの電圧Ｖｏｓは、暗時（照度が０の時）では基準電圧ＶＲＥＦであり、照度が高くなるにつれて、オーバードライブ電圧Ｖｏｖ（０Ｖよりも高く、オフセット電圧Ｖｔよりも低い）まで線形に低下する。従って、画像信号ＯＳは、暗時にはノイズレベルに対して十分に高い電圧になるため、暗時の信号精度が向上する。

４．画像読取チップのレイアウト構成
前述の通り、演算増幅器１２１のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２がほぼ等しければ、画像信号ＯＳの電圧Ｖｏｓはオフセット電圧Ｖｔを含む項がない式（３）のように近似されるため、画像信号ＯＳのダイナミックレンジを広くすることができる。その結果、画像読取チップ４１５は、より高感度に画像を読み取ることが可能になる。

そこで、本実施形態では、演算増幅器１２１のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２がほぼ等しくなるように、画像読取チップのレイアウト構成、特に、画素部１１０、列処理部１２０及び増幅回路１３０の配置が工夫されている。

図１４は、画像読取チップ４１５のレイアウト構成を示す図である。図１４では、画像読取チップ４１５の半導体基板４００を平面視したときの１つの信号処理部１０３（図６参照）の一部のみが示されている。

図１４に示されるように、画像読取チップ４１５は、第１辺Ｘ１と第１辺Ｘ１よりも短い第２辺Ｙ１と、を含む形状である。例えば、画像読取チップ４１５は、第１辺Ｘ１と対向する辺とが同じ長さであり、第２辺Ｙ１と対向する辺とが同じ長さであり、第１辺Ｘ１と第２辺Ｙ１とが直交する形状、すなわち、長方形であってもよい。

本実施形態では、イメージセンサーモジュール４１はラインセンサーであるため、図１４に示されるように、画像読取チップ４１５において、複数の画素部１１０は、第１辺Ｘ１に沿う方向（以降、「Ｘ軸方向」という）に等ピッチ（第１ピッチＰ１）で一列に配置されている。第１ピッチＰ１は、画像を読み取る解像度の最大値（本実施形態では１２００ｄｐｉ）に応じて決められる。

また、複数の列処理部１２０は、複数の画素部１１０の配置領域から第２辺Ｙ１に沿う方向（以降、「Ｙ軸方向」という）に配線領域Ｌを隔てた領域に、Ｘ軸方向に等ピッチ（第２ピッチＰ２）で一列に配置されている。配線領域Ｌは、複数の画素部１１０と複数の列処理部１２０とを接続する複数の配線が設けられている領域である。

そして、本実施形態では、列処理部１２０の配列の一部に増幅回路１３０が配置されている。具体的には、図１４に示されるように、増幅回路１３０（第３の増幅部の一例）は、Ｘ軸方向において、複数の列処理部１２０のうちの列処理部１２０−ｉ（第１の増幅部の一例）と列処理部１２０−ｊ（第２の増幅部の一例）との間に配置されている。換言すれば、画像読取チップ４１５の半導体基板４００を平面視したとき、列処理部１２０−ｉの少なくとも一部、列処理部１２０−ｊの少なくとも一部及び増幅回路１３０の少なくとも一部と重なり、かつ、第１辺Ｘ１と平行な仮想直線ＶＬ１が存在する。

ここで、列処理部１２０−ｉは、複数の画素部１１０のうちの画素部１１０−ｉ（第１の画素部の一例）と電気的に接続され、画素部１１０−ｉが出力する画素信号ＰＩＸＯ−ｉ（第１の画素信号の一例）を増幅して画像信号ＶＤＯ−ｉ（第１の増幅信号の一例）を出力する（図８参照）。同様に、列処理部１２０−ｊは、複数の画素部１１０のうちの画素部１１０−ｊ（第２の画素部の一例）と電気的に接続され、画素部１１０−ｊが出力する画素信号ＰＩＸＯ−ｊ（第２の画素信号の一例）を増幅して画像信号ＶＤＯ−ｊ（第２の増幅信号の一例）を出力する（図８参照）。画素部１１０−ｉは、光を受けて光電変換する受光素子１１１（第１の受光素子の一例）を含み、画素信号ＰＩＸＯ−ｉを生成する（図８参照）。同様に、複数の画素部１１０のうちの画素部１１０−ｊは、光を受けて光電変換する受光素子１１１（第２の受光素子の一例）を含み、画素信号ＰＩＸＯ−ｊを生成する（図８参照）。そして、増幅回路１３０は、複数の列処理部１２０の各々から出力される、画像信号ＶＤＯ−ｉ及び画像信号ＶＤＯ−ｊを含む複数の画像信号ＶＤＯの各々を増幅して出力する。

なお、図１４に示されるように、本実施形態では、列処理部１２０−ｉと増幅回路１３０とは隣り合って配置されているが、隣り合って配置されていなくてもよい。同様に、本実施形態では、列処理部１２０−ｊと増幅回路１３０とは隣り合って配置されているが、隣り合って配置されていなくてもよい。

本実施形態では、列処理部１２０のＸ軸方向の長さＸＬ２を画素部１１０のＸ軸方向の長さＸＬ１よりも短くすることで、第２ピッチＰ２を第１ピッチＰ１よりも狭くしている。図１４に示されるように、Ｘ軸方向において、画素部１１０−ｉの長さＸＬ１と画素部１１０−ｊの長さＸＬ１との和（＝ＸＬ１×２）は、列処理部１２０−ｉの長さＸＬ２と列処理部１２０−ｊの長さＸＬ２との和（＝ＸＬ２×２）よりも大きいとも言える。さらに、図１４に示されるように、増幅回路１３０は、Ｙ軸方向において、画素部１１０−ｉ及び画素部１１０−ｊの少なくとも一方と重なる位置に設けられている。換言すれば、画像読取チップ４１５の半導体基板４００を平面視したとき、増幅回路１３０の少なくとも一部及び画素部１１０−ｉの少なくとも一部と重なり、かつ、第２辺Ｙ１と平行な仮想直線ＶＬ２、及び、増幅回路１３０の少なくとも一部及び画素部１１０−ｊの少なくとも一部と重なり、かつ、第２辺Ｙ１と平行な仮想直線ＶＬ３の少なくとも一方が存在する。

ｎ個の画素部１１０とｎ個の列処理部１２０とをこのような配置とすることにより、列処理部１２０−ｉと列処理部１２０−ｊの間にスペースが生じ、このスペースに増幅回路１３０を配置可能としている。これにより、画像読取チップ４１５のチップサイズの縮小化が実現されている。

さらに、本実施形態では、演算増幅器１２１に含まれる複数のＭＯＳトランジスター及
び演算増幅器１３１に含まれる複数のＭＯＳトランジスターの配置も工夫されている。図１５は、図１４の領域Ｍの拡大図であり、演算増幅器１２１に含まれる複数のＭＯＳトランジスター及び演算増幅器１３１に含まれる複数のＭＯＳトランジスターの配置が示されている。

本実施形態では、複数の演算増幅器１２１の各々は、ＰＭＯＳトランジスター１５１、ＰＭＯＳトランジスター１５２、ＮＭＯＳトランジスター１５３及びＮＭＯＳトランジスター１５４を含む（図１０参照）。また、演算増幅器１３１は、ＰＭＯＳトランジスター群１６１、ＰＭＯＳトランジスター群１６２、ＮＭＯＳトランジスター群１６３及びＮＭＯＳトランジスター群１６４を含む（図１１参照）。そして、図１５に示されるように、複数のＰＭＯＳトランジスター１５１及びＰＭＯＳトランジスター群１６１を構成する複数のＰＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。同様に、複数のＰＭＯＳトランジスター１５２及びＰＭＯＳトランジスター群１６２を構成する複数のＰＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。同様に、複数のＮＭＯＳトランジスター１５３及びＮＭＯＳトランジスター群１６３を構成する複数のＮＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。同様に、複数のＮＭＯＳトランジスター１５４及びＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。

従って、列処理部１２０−ｉが有する演算増幅器１２１−ｉ（第１のソース接地型増幅器の一例）に含まれるＰＭＯＳトランジスター１５１−ｉ（第１のトランジスターの一例）、列処理部１２０−ｊが有する演算増幅器１２１−ｊ（第２のソース接地型増幅器の一例）に含まれるＰＭＯＳトランジスター１５１−ｊ（第２のトランジスターの一例）及び演算増幅器１３１（第３のソース接地型増幅器の一例）に含まれるＰＭＯＳトランジスター群１６１のうちの１つのＰＭＯＳトランジスター１６１−１（第３のトランジスターの一例）に着目すると、ＰＭＯＳトランジスター１５１−ｉとＰＭＯＳトランジスター１５１−ｊとＰＭＯＳトランジスター１６１−１とは、Ｘ軸方向において重なる位置に設けられている。換言すれば、ＰＭＯＳトランジスター１５１−ｉの少なくとも一部、ＰＭＯＳトランジスター１５１−ｊの少なくとも一部及びＰＭＯＳトランジスター１６１−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ４が存在する。

同様に、演算増幅器１２１−ｉに含まれるＰＭＯＳトランジスター１５２−ｉ（第１のトランジスターの一例）、演算増幅器１２１−ｊに含まれるＰＭＯＳトランジスター１５２−ｊ（第２のトランジスターの一例）及びＰＭＯＳトランジスター群１６２のうちの１つのＰＭＯＳトランジスター１６２−１（第３のトランジスターの一例）に着目すると、ＰＭＯＳトランジスター１５２−ｉとＰＭＯＳトランジスター１５２−ｊとＰＭＯＳトランジスター１６２−１とは、Ｘ軸方向において重なる位置に設けられている。換言すれば、ＰＭＯＳトランジスター１５２−ｉの少なくとも一部、ＰＭＯＳトランジスター１５２−ｊの少なくとも一部及びＰＭＯＳトランジスター１６２−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ５が存在する。

同様に、演算増幅器１２１−ｉに含まれるＮＭＯＳトランジスター１５３−ｉ（第１のトランジスターの一例）、演算増幅器１２１−ｊに含まれるＮＭＯＳトランジスター１５３−ｊ（第２のトランジスターの一例）及びＮＭＯＳトランジスター群１６３のうちの１つのＮＭＯＳトランジスター１６３−１（第３のトランジスターの一例）に着目すると、ＮＭＯＳトランジスター１５３−ｉとＮＭＯＳトランジスター１５３−ｊとＮＭＯＳトランジスター１６３−１とは、Ｘ軸方向において重なる位置に設けられている。換言すれば
、ＮＭＯＳトランジスター１５３−ｉの少なくとも一部、ＮＭＯＳトランジスター１５３−ｊの少なくとも一部及びＮＭＯＳトランジスター１６３−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ６が存在する。

同様に、演算増幅器１２１−ｉに含まれるＮＭＯＳトランジスター１５４−ｉ（第１のトランジスターの一例）、演算増幅器１２１−ｊに含まれるＮＭＯＳトランジスター１５４−ｊ（第２のトランジスターの一例）及びＮＭＯＳトランジスター群１６４のうちの１つのＮＭＯＳトランジスター１６４−１（第３のトランジスターの一例）に着目すると、ＮＭＯＳトランジスター１５４−ｉとＮＭＯＳトランジスター１５４−ｊとＮＭＯＳトランジスター１６４−１とは、Ｘ軸方向において重なる位置に設けられている。換言すれば、ＮＭＯＳトランジスター１５４−ｉの少なくとも一部、ＮＭＯＳトランジスター１５４−ｊの少なくとも一部及びＮＭＯＳトランジスター１６４−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ７が存在する。

演算増幅器１２１に含まれる複数のＭＯＳトランジスター及び演算増幅器１３１に含まれる複数のＭＯＳトランジスターの配置をこのように配置することで、これら複数のＭＯＳトランジスターの製造ばらつきが低減される。従って、複数のＮＭＯＳトランジスター１５４の各々の閾値電圧Ｖｔｈ１とＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターの各々の閾値電圧Ｖｔｈ２とが略等しくなる。ここで、「略等しい」とは、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２とが正確に一致する場合のみならず、製造時の加工の精度やばらつき等に起因して閾値電圧Ｖｔｈ１，Ｖｔｈ２が設計値からわずかにずれることによって閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２にわずかな差が生じる場合も含まれるものである。また、複数のＮＭＯＳトランジスター１５４の各々のオーバードライブ電圧Ｖｏｖ１とＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターの各々のオーバードライブ電圧Ｖｏｖ２とが略等しくなる。ここで、「略等しい」とは、オーバードライブ電圧Ｖｏｖ１とオーバードライブ電圧Ｖｏｖ２とが正確に一致する場合のみならず、製造時の加工の精度やばらつき等に起因してオーバードライブ電圧Ｖｏｖ１，Ｖｏｖ２が設計値からわずかにずれることによってオーバードライブ電圧Ｖｏｖ１とオーバードライブ電圧Ｖｏｖ２にわずかな差が生じる場合も含まれるものである。

さらに、図１４に示されるように、本実施形態では、電源電位ＶＤＤが供給される電源配線３００及びグラウンド電位ＶＳＳが供給されるグラウンド配線３０１がＸ軸方向に一直線に引かれており、画像読取チップ４１５の半導体基板４００を平面視したとき、電源配線３００及びグラウンド配線３０１は、複数の列処理部１２０及び増幅回路１３０と重なっている。そして、複数の列処理部１２０と増幅回路１３０とは、共通の電源配線３００及び共通のグラウンド配線３０１に電気的に接続されている。より詳細には、図１５に示されるように、画像読取チップ４１５の半導体基板４００を平面視したとき、電源配線３００は、複数のＰＭＯＳトランジスター１５１及びＰＭＯＳトランジスター群１６１を構成する複数のＰＭＯＳトランジスターと重なっており、これらのＰＭＯＳトランジスターは共通の電源配線３００に電気的に接続されている。同様に、画像読取チップ４１５の半導体基板４００を平面視したとき、グラウンド配線３０１は、複数のＮＭＯＳトランジスター１５４及びＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターと重なっており、これらのＮＭＯＳトランジスターは共通のグラウンド配線３０１に電気的に接続されている。

従って、ｎ個の列処理部１２０の各々が有する演算増幅器１２１と増幅回路１３０が有する演算増幅器１３１とに、共通の電源配線３００から電源電位ＶＤＤが供給され、共通のグラウンド配線３０１からグラウンド電位ＶＳＳが供給されるので、ｎ個の演算増幅器１２１と演算増幅器１３１とで電源電位とグラウンド電位を正確に合わせることができる。

このような画像読取チップ４１５のレイアウト構成により、演算増幅器１２１のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２をほぼ等しくなるため、前述の近似式（３）が成り立つ条件が満たされ、画像信号ＯＳの電圧Ｖｏｓに含まれるオフセット電圧の成分を極めて小さくすることができる。その結果、画像読取チップ４１５から出力される画像信号ＯＳのダイナミックレンジを広げることが可能となり、精度良く画像を読み取ることができる。

５．作用効果
以上に説明したように、本実施形態のスキャナーユニット（画像読取装置）３では、図１５に示されるように、増幅回路１３０は、画像読取チップ４１５の第１辺Ｘ１に沿う方向において、ｎ個の列処理部１２０に含まれる複数のＭＯＳトランジスターと増幅回路１３０に含まれる複数のＭＯＳトランジスターが一列に配置されているので、これら複数のトランジスターの製造誤差をほぼ等しくすることができる。これにより、これら複数のＭＯＳトランジスターの閾値電圧やオーバードライブ電圧がほぼ等しくなり、ｎ個の演算増幅器１２１の各々のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２とがほぼ等しくなる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、ｎ個の列処理部１２０と増幅回路１３０とに、共通の電源配線３００から電源電位ＶＤＤが供給され、共通のグラウンド配線３０１からグラウンド電位ＶＳＳが供給されるので、ｎ個の列処理部１２０と増幅回路１３０とで電源電位とグラウンド電位を正確に合わせることができる。従って、演算増幅器１２１のオフセット電圧Ｖｔ１と演算増幅器１３１のオフセット電圧Ｖｔ２をほぼ等しくすることが可能であり、画像信号ＯＳの電圧Ｖｏｓに含まれるオフセット電圧の成分を極めて小さくすることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、図６に示されるように、演算増幅器１０４には、４ｎ個の列処理部１２０の出力信号が直接入力されず、４つの増幅回路１３０から出力される４つの画像信号ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４が入力されるので、演算増幅器１０４の入力容量が低減される。そのため、画像読取チップ４１５が出力する画像信号ＯＳの劣化を低減することができる。

さらに、本実施形態のスキャナーユニット（画像読取装置）３では、図１０及び図１１に示されるように、ｎ個の演算増幅器１２１及び演算増幅器１３１は、複数のＭＯＳトランジスターがカスコード接続されたソース接地型増幅器であるので、カスコード接続されていないソース接地型増幅器に比べてゲインが１００倍ほど高くなるため、画像読取チップ４１５が出力する画像信号ＯＳのＳ／Ｎが向上する。

その結果、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５から出力される画像信号ＯＳのダイナミックレンジを広げることができるので、精度良く画像を読み取ることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、図１２に示されるように、画像信号ＯＳの電圧Ｖｏｓは、暗時（照度が０の時）にはノイズレベルに対して十分に高い基準電圧ＶＲＥＦになるため、暗時の信号精度が向上し、精度良く画像を読み取ることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、図１４に示されるように、ｎ個の列処理部１２０の第２ピッチＰ２をｎ個の画素部１１０の第１ピッチＰ１よりも短くすることにより、ｎ個の列処理部１２０の間の空いたスペースに増幅回路１３０
が配置されるので、無駄なスペースを減らすことができ、画像読取チップ４１５のチップサイズを縮小することができる。

６．変形例
上記実施形態では、ＣＤＳ回路１５０の演算増幅器１２１は、複数のＭＯＳトランジスターがカスコード接続されたソース接地型増幅器であるが（図１０参照）、ＭＯＳトランジスターがカスコード接続されていないソース接地型増幅器であってもよい。すなわち、図１６に示されるように、演算増幅器１２１は、ＰＭＯＳトランジスター１５１とＮＭＯＳトランジスター１５４とで構成されてもよい。ＮＭＯＳトランジスター１５４は、ゲート端子がコンデンサー１２２の一端、スイッチ１２３の一端及びコンデンサー１２４の他端と接続され、ソース端子にグラウンド電位ＶＳＳが供給され、ドレイン端子がＰＭＯＳトランジスター１５１のドレイン端子と接続されている。また、ＰＭＯＳトランジスター１５１は、ゲート端子にバイアス電圧Ｖｂｐが供給され、ソース端子に電源電位ＶＤＤが供給され、ドレイン端子がＮＭＯＳトランジスター１５４のソース端子と接続されている。

同様に、増幅回路１３０の演算増幅器１３１は、複数のＭＯＳトランジスターがカスコード接続されたソース接地型増幅器であるが（図１１参照）、ＭＯＳトランジスターがカスコード接続されていないソース接地型増幅器であってもよい。すなわち、図１７に示されるように、演算増幅器１３１は、ＰＭＯＳトランジスター群１６１とＮＭＯＳトランジスター群１６４とで構成されてもよい。ＮＭＯＳトランジスター群１６４に含まれる各ＮＭＯＳトランジスターは、ゲート端子がスイッチ１３３の一端及びコンデンサー１３２の一端と接続され、ソース端子にグラウンド電位ＶＳＳが供給され、ドレイン端子がＰＭＯＳトランジスター群１６１に含まれる１つのＰＭＯＳトランジスターのドレイン端子と接続されている。また、ＰＭＯＳトランジスター群１６１に含まれる各ＰＭＯＳトランジスターは、ゲート端子にバイアス電圧Ｖｂｐが供給され、ソース端子に電源電位ＶＤＤが供給され、ドレイン端子がＮＭＯＳトランジスター群１６４に含まれる１つのＮＭＯＳトランジスターのドレイン端子と接続されている。

図１８は、図１６のように構成されている複数の演算増幅器１２１に含まれる複数のＭＯＳトランジスター及び図１７のように構成されている演算増幅器１３１に含まれる複数のＭＯＳトランジスターの配置例を示す図であり、図１５と同様、図１４の領域Ｍの拡大図に相当する。

図１８に示されるように、複数のＰＭＯＳトランジスター１５１及びＰＭＯＳトランジスター群１６１を構成する複数のＰＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。同様に、複数のＮＭＯＳトランジスター１５４及びＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターは、サイズ（ゲート幅及びゲート長）が同じであり、Ｘ軸方向に一列に配置されている。

従って、ＰＭＯＳトランジスター１５１−ｉ（第１のトランジスターの一例）とＰＭＯＳトランジスター１５１−ｊ（第２のトランジスターの一例）とＰＭＯＳトランジスター群１６１のうちの１つのＰＭＯＳトランジスター１６１−１（第３のトランジスターの一例）とは、Ｘ軸方向において重なる位置に設けられている。換言すれば、ＰＭＯＳトランジスター１５１−ｉの少なくとも一部、ＰＭＯＳトランジスター１５１−ｊの少なくとも一部及びＰＭＯＳトランジスター１６１−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ４が存在する。

同様に、ＮＭＯＳトランジスター１５４−ｉ（第１のトランジスターの一例）とＮＭＯ
Ｓトランジスター１５４−ｊ（第２のトランジスターの一例）とＮＭＯＳトランジスター群１６４のうちの１つのＮＭＯＳトランジスター１６４−１（第３のトランジスターの一例）とは、Ｘ軸方向において重なる位置に設けられている。換言すれば、ＮＭＯＳトランジスター１５４−ｉの少なくとも一部、ＮＭＯＳトランジスター１５４−ｊの少なくとも一部及びＮＭＯＳトランジスター１６４−１の少なくとも一部と重なり、かつ、画像読取チップ４１５の第１辺Ｘ１と平行な仮想直線ＶＬ７が存在する。

また、図１８に示されるように、画像読取チップ４１５の半導体基板４００を平面視したとき、電源配線３００は、複数のＰＭＯＳトランジスター１５１及びＰＭＯＳトランジスター群１６１を構成する複数のＰＭＯＳトランジスターと重なっている。そして、複数のＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター群１６１を構成する複数のＰＭＯＳトランジスターとは、共通の電源配線３００に電気的に接続されている。また、画像読取チップ４１５の半導体基板４００を平面視したとき、グラウンド配線３０１は、複数のＮＭＯＳトランジスター１５４及びＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターと重なっている。そして、複数のＮＭＯＳトランジスター１５４とＮＭＯＳトランジスター群１６４を構成する複数のＮＭＯＳトランジスターとは、共通のグラウンド配線３０１に電気的に接続されている。

このように構成された変形例のスキャナーユニット（画像読取装置）３によれば、上記実施形態と同様、画像読取チップ４１５から出力される画像信号ＯＳのダイナミックレンジを広げることができるので、精度良く画像を読み取ることができるとともに、画像読取チップ４１５のチップサイズを縮小することができる。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０２…水平走査回路、１０３，１０３−１〜１０３−４…信号処理部、１０４…演算増幅器、１１０，１１０−１〜１１０−ｎ…画素部、１１１…受光素子、１１２…ＮＭＯＳトランジスター、１１３…ＮＭＯＳトランジスター、１１４…ＮＭＯＳトランジスター、１１５…スイッチ、１１６…定電流源、１２０，１２０−１〜１２０−ｎ…列処理部、１２１…演算増幅器、１２２…コンデンサー、１２３…スイッチ、１２４…コンデンサー、１２５…スイッチ、１２６…コンデンサー、１２７…スイッチ、１３０…増幅回路、１３１…演算増幅器、１３２…コンデンサー、１３３…スイッチ、１３４…スイッチ、１３５…スイッチ、１４０…スイッチ、１５０…ＣＤＳ回路、１５１…ＰＭＯＳトランジスター、１５２…ＰＭＯＳトランジスター、１５３…ＮＭＯＳトランジスター、１５４…ＮＭＯＳトランジスター、１
６１…ＰＭＯＳトランジスター群、１６２…ＰＭＯＳトランジスター群、１６３…ＮＭＯＳトランジスター群、１６４…ＮＭＯＳトランジスター群、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、３００…電源配線、３０１…グラウンド配線、４００…半導体基板、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ、ＣＤＳＯ，ＣＤＳＯ１〜ＣＤＳＯｎ…ＣＤＳ回路の出力信号、ＣＬＫ…クロック信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、Ｉｂ＿ＯＮ…バイアス電流オン信号、Ｌ…配線領域、ＯＥ１，ＯＥ２，ＯＥ３，ＯＥ４…出力イネーブル信号、ＯＳ…画像信号、ＰＩＸＯ，ＰＩＸＯ１〜ＰＩＸＯｎ…画素信号、ＲＥＡＤ…読み出し信号、ＲＥＳ…解像度設定信号、ＲＳＴ＿ＣＯＬ…列リセット信号、ＲＳＴ＿ＰＩＸ…画素リセット信号、ＳＥＬ，ＳＥＬ１〜ＳＥＬ４ｎ…選択信号、ＳＯ，ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４…画像信号、ＳＷ１，ＳＷ２…スイッチ制御信号、ＴＸ…転送信号、Ｖｂｎ１，Ｖｂｐ，Ｖｂｐ１，Ｖｂｐ２…バイアス電圧、ＶＤＤ…電源電位、ＶＤＯ，ＶＤＯ１〜ＶＤＯｎ…画像信号、ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４，ＶＬ５，ＶＬ６，ＶＬ７…仮想直線、ＶＲＥＦ…基準電圧、ＶＳＳ…グラウンド電位、Ｘ１…画像読取チップの第１辺、Ｙ１…画像読取チップの第２辺

Claims (10)

1. 画像を読み取るための画像読取チップを含む画像読取装置であって、
   前記画像読取チップは、
   前記画像からの光を受けて光電変換する第１の受光素子を含み、第１の画素信号を生成する第１の画素部と、
   前記画像からの光を受けて光電変換する第２の受光素子を含み、第２の画素信号を生成する第２の画素部と、
   前記第１の画素部と電気的に接続され、前記第１の画素信号を増幅して第１の増幅信号を出力する第１の増幅部と、
   前記第２の画素部と電気的に接続され、前記第２の画素信号を増幅して第２の増幅信号を出力する第２の増幅部と、
   前記第１の増幅信号と前記第２の増幅信号の各々を増幅して出力する第３の増幅部と、
   を備え、
   前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
   前記第３の増幅部は、前記第１辺に沿う方向において、前記第１の増幅部と前記第２の増幅部との間に配置されている、
   ことを特徴とする画像読取装置。
2. 前記第３の増幅部は、前記第２辺に沿う方向において、前記第１の画素部及び前記第２の画素部の少なくとも一方と重なる位置に設けられている、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記第１辺に沿う方向において、前記第１の画素部の長さと前記第２の画素部の長さとの和は、前記第１の増幅部の長さと前記第２の増幅部の長さとの和よりも大きい、
   ことを特徴とする請求項１又は２に記載の画像読取装置。
4. 前記第１の増幅部と前記第２の増幅部と前記第３の増幅部とは、共通のグラウンド配線に電気的に接続されている、
   ことを特徴とする、請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記第１の増幅部と前記第３の増幅部とは隣り合って配置され、
   前記第２の増幅部と前記第３の増幅部とは隣り合って配置されている、
   ことを特徴とする、請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記第１の増幅部は、第１のトランジスターを含み、
   前記第２の増幅部は、第２のトランジスターを含み、
   前記第３の増幅部は、第３のトランジスターを含み、
   前記第１のトランジスターと前記第２のトランジスターと前記第３のトランジスターとは、前記第１辺に沿う方向において重なる位置に設けられている、
   ことを特徴とする、請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 前記第１の増幅部は、前記第１のトランジスターを含む複数のトランジスターがカスコード接続された第１のソース接地型増幅器を有し、
   前記第２の増幅部は、前記第２のトランジスターを含む複数のトランジスターがカスコード接続された第２のソース接地型増幅器を有し、
   前記第３の増幅部は、前記第３のトランジスターを含む複数のトランジスターがカスコード接続された第３のソース接地型増幅器を有する、
   ことを特徴とする、請求項６に記載の画像読取装置。
8. 前記第３の増幅部は、照度が高いほど出力電圧が低下する特性を有する、
   ことを特徴とする、請求項１乃至７のいずれか１項に記載の画像読取装置。
9. 前記第３の増幅部からの出力信号を非反転増幅して前記画像読取チップの出力信号を生成する第４の増幅部をさらに備える、
   ことを特徴とする、請求項１乃至８のいずれか１項に記載の画像読取装置。
10. 第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、
    光を受けて光電変換する第１の受光素子を含み、第１の画素信号を生成する第１の画素部と、
    光を受けて光電変換する第２の受光素子を含み、第２の画素信号を生成する第２の画素部と、
    前記第１の画素部と電気的に接続され、前記第１の画素信号を増幅して第１の増幅信号を出力する第１の増幅部と、
    前記第２の画素部と電気的に接続され、前記第２の画素信号を増幅して第２の増幅信号を出力する第２の増幅部と、
    前記第１の増幅信号と前記第２の増幅信号の各々を増幅して出力する第３の増幅部と、
    を備え、
    前記第３の増幅部は、前記第１辺に沿う方向において、前記第１の増幅部と前記第２の増幅部との間に配置されている、
    ことを特徴とする半導体装置。

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