CN115411028A - 读出电路版图、结构以及存储器版图 - Google Patents

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Abstract

本申请实施例提供一种读出电路版图、结构以及存储器版图，读出电路版图包括：沿预设方向排布设置的读出放大模块，第一处理模块和第二处理模块，其中，读出放大模块用于读出位线的电压，第一处理模块和第二处理模块至少用于对读出放大模块的输出信号进行噪声消除；读出放大模块包括：靠近第一处理模块设置的第一NMOS区和第一PMOS区，靠近第二处理模块设置的第二NMOS区和第二PMOS区，第一NMOS区、第一PMOS区、第二PMOS区以及第二NMOS区沿预设方向排布；其中，第一NMOS区的有源图案和第二NMOS区的有源图案相互独立设置，第一PMOS区的有源图案和第二PMOS区的有源图案相互独立设置，以提升存储器读出电路中MOS管的器件性能，从而减少存储器在读出过程中的时序失配的影响。

Description

读出电路版图、结构以及存储器版图
技术领域
本申请涉及半导体存储器结构设计领域，特别涉及一种读出电路版图、结构以及存储器版图。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)通过向存储单元的电容器中存储电荷以完成对存储器的数据写入操作，通过读取存储单元的电容器中的电荷以完成对存储器的数据读出操作。
在DRAM中，存储单元连接至位线BL和互补位线BLB，在执行数据读出操作的过程中，读出电路中的感测放大器用于读出位线BL的电压和互补位线BLB的电压，并放大位线BL和互补位线BLB之间的电压差。
然而申请人发现，对于读出电路中的感测放大器结构，MOS管中有源区版图之间不匹配会导致存储器在读出过程中发生时序失调的问题。
发明内容
本申请实施例提供一种读出电路版图、结构以及存储器版图，提供一种MOS管有源图案的设计，以提升存储器读出电路中MOS管的器件性能，从而减少存储器在读出过程中的时序失配的影响。
为解决上述技术问题，本申请实施例提供了一种读出电路版图，包括：沿预设方向排布设置的读出放大模块，第一处理模块和第二处理模块，其中，读出放大模块用于读出位线的电压，第一处理模块和第二处理模块至少用于对读出放大模块的输出信号进行噪声消除；读出放大模块包括：靠近第一处理模块设置的第一NMOS区和第一PMOS区，靠近第二处理模块设置的第二NMOS区和第二PMOS区，第一NMOS区、第一PMOS区、第二PMOS区以及第二NMOS区沿预设方向排布；其中，第一NMOS区的有源图案和第二NMOS区的有源图案相互独立设置，第一PMOS区的有源图案和第二PMOS区的有源图案相互独立设置。
与相关技术相比，对于读出电路版图中感测放大器的MOS结构，两个NMOS管有源图案相互独立设置，且两个PMOS管的有源图案相互独立设置，使得后续形成的感测放大器中MOS结构的有源区相互独立，可以降低因MOS管中有源区共用而导致的信号干扰问题，从而提升读出电路中MOS管的器件性能，减小存储器在读出过程中时序失配的影响。
另外，第一NMOS区的有源图案和第二NMOS区的有源图案对称设置，第一PMOS区的有源图案和第二PMOS区的有源图案对称设置。同一感测放大器中MOS管对称设置，从而保证同一感测放大器中需匹配的MOS管的环境一致，从而平衡同一感测放大器中的各个MOS管的器件特性，进而提高存储器的稳定性。
另外，第一处理模块有源图案的位置和第二处理模块有源图案的位置对称设置。同一感测放大器中第一处理模块的位置和第二处理模块的位置对称设置，进一步保证同一感测放大器中需匹配的MOS管的环境一致，以提高存储器的稳定性。
另外，第一处理模块包括第一偏移消除区、第一隔离区和均衡区；第一偏移消除区被构造为将位线连接至互补读出位线，第一隔离区被构造为将位线连接至读出位线，均衡区被构造为将读出位线连接至互补读出位线；第二处理模块包括预充电区、第二隔离区和第二偏移消除区；预充电区被构造为基于预充电指令对位线和互补位线进行预充电，第二隔离区被构造为将互补位线连接至互补读出位线，第二偏移消除区被构造为将互补位线连接至读出位线；第一偏移消除区的有源图案、第一隔离区的有源图案和均衡区的有源图案相互连通，预充电区的有源图案、第二隔离区的有源图案和第二偏移消除区的有源图案相互连通。
另外，第一处理模块的有源图案设置在第一NMOS区的有源图案和第一PMOS区的有源图案之间；第二处理模块的有源图案设置在第二NMOS区的有源图案和第二PMOS区的有源图案之间。
另外，在预设方向上，第一NMOS区的有源图案设置在第一处理模块的有源图案远离第二处理模块的有源图案的一侧，第二NMOS区的有源图案设置在第二处理模块的有源图案远离第一处理模块的有源图案的一侧，第一PMOS区的有源图案和第二PMOS区的有源图案设置在第一处理模块和第二处理模块的有源图案之间。
另外，在预设方向上，第一处理模块的有源图案设置在第一NMOS区的有源图案和第一PMOS区的有源图案远离第二处理模块的有源图案的一侧，第二处理模块的有源图案设置在第二NMOS区的有源图案和第二PMOS区的有源图案远离第一处理模块的有源图案的一侧。
另外，在预设方向上，第一PMOS区的有源图案设置在第一NMOS区的有源图案靠近第二处理模块的有源图案的一侧，第一处理模块的有源图案设置在第一NMOS区的有源图案远离第二处理模块的有源图案的一侧，第二PMOS区的有源图案设置在第二NMOS区的有源图案靠近第一处理模块的有源图案的一侧，第二处理模块的有源图案设置在第二NMOS区的有源图案远离第一处理模块的有源图案的一侧。
另外，第一处理模块的有源图案和第一NMOS区的有源图案设置在同一个阱区中，第二处理模块的有源图案和第二NMOS区的有源图案设置在同一个阱区中。设置在同一阱区中的有源图案可以保证具有相同的离子注入特性，使得第一处理模块的有源图案和第一NMOS区的有源图案的离子注入特征相同，第二处理模块的有源图案和第二NMOS区的有源图案的离子注入特征相同，进一步平衡同一感测放大器中的各个MOS管的器件特性。
另外，在预设方向上，第一处理模块的有源图案设置在第一NMOS区的有源图案和第一PMOS区的有源图案靠近第二处理模块的有源图案的一侧，第二处理模块的有源图案设置在第二NMOS区的有源图案和第二PMOS区的有源图案靠近第一处理模块的有源图案的一侧。
另外，在预设方向上，第一NMOS区的有源图案设置在第一PMOS区的有源图案远离第二处理模块的有源图案的一侧，第一处理模块的有源图案设置在第一PMOS区的有源图案靠近第二处理模块的有源图案的一侧，第二NMOS区的有源图案设置在第二PMOS区的有源图案远离第一处理模块的有源图案的一侧，第二处理模块的有源图案设置在第二PMOS区的有源图案靠近第一处理模块的有源图案的一侧。
另外，第一PMOS区的有源图案设置在第一NMOS区的有源图案远离第二处理模块的有源图案的一侧，第一处理模块的有源图案设置在第一NMOS区的有源图案靠近第二处理模块的有源图案的一侧，第二PMOS区的有源图案设置在第二NMOS区的有源图案远离第一处理模块的有源图案的一侧，第二处理模块的有源图案设置在第二NMOS区的有源图案靠近第一处理模块的有源图案的一侧。
另外，第一处理模块的有源图案、第二处理模块的有源图案、第一NMOS区的有源图案和第二NMOS区的有源图案设置在同一个阱区中。设置在同一阱区中的有源图案可以保证具有相同的离子注入特性，使得第一处理模块的有源图案、第一NMOS区的有源图案、第二处理模块的有源图案和第二NMOS区的有源图案的离子注入特征相同，进一步平衡同一感测放大器中的各个MOS管的器件特性。
另外，在预设方向上，第一NMOS区的有源图案长度大于第一PMOS区的有源图案长度；第二NMOS区的有源图案长度大于第二PMOS区的有源图案长度。NMOS的有源图案与PMOS的有源图案相比较具有较宽的尺寸，可提供更大的驱动能力。
另外，第一NMOS区的栅级图案、第二NMOS区的栅级图案、第一PMOS区的栅极图案和第二PMOS区的栅极图案沿预设方向设置，第一处理模块的栅级图案和第二处理模块的栅级图案沿预设方向的垂直方向设置。
本申请实施例还提供了一种存储器版图，包括上述读出电路版图，多个读出电路版图在预设方向的垂直方向上依次排列，相邻两个读出电路版图构成一读出电路版图组，读出电路版图组共用同一有源图案，且相邻读出电路版图组之间的距离相等。
另外，第一NMOS区的有源图案和第二NMOS区的有源图案对称设置，第一PMOS区的有源图案和第二PMOS区的有源图案对称设置。
另外，第一处理模块的有源图案的位置和第二处理模块有源图案的位置对称设置。
另外，第一处理模块包括第一偏移消除区、第一隔离区和均衡区；第一偏移消除区被构造为将位线连接至互补读出位线，第一隔离区被构造为将位线连接至读出位线，均衡区被构造为将读出位线连接至互补读出位线；第二处理模块包括预充电区、第二隔离区和第二偏移消除区；预充电区被构造为基于预充电指令对位线和互补位线进行预充电，第二隔离区被构造为将互补位线连接至互补读出位线，第二偏移消除区被构造为将互补位线连接至读出位线；第一偏移消除区的有源图案、第一隔离区的有源图案和均衡区的有源图案相互连通，预充电区的有源图案、第二隔离区的有源图案和第二偏移消除区的有源图案相互连通。
另外，存储器版图还包括：连接图案，设置在预充电区的边缘，且与预充电区的有源图案相接触，在预设方向的垂直方向上，连接图案用于接触所有预充电区的有源图案。
本申请实施例还提供了一种读出电路结构，包括：沿预设方向排布设置的读出放大器，第一处理电路和第二处理电路，其中，读出放大器用于读出位线的电压，第一处理电路和第二处理电路至少用于对读出放大器的输出信号进行噪声消除；读出放大器包括：靠近第一处理电路设置的第一NMOS管和第一PMOS管，靠近第二处理电路设置的第二NMOS管和第二PMOS管，第一处理电路、第一NMOS管、第一PMOS管、第二处理电路、第二NMOS管以及第二PMOS管沿预设方向排布；其中，第一NMOS管的有源层和第二NMOS管的有源层相互独立设置，第一PMOS管的有源层和第二PMOS管的有源层相互独立设置。
与相关技术相比，对于读出电路版图中感测放大器的MOS结构，两个NMOS管有源层相互独立设置，且两个PMOS管的有源层相互独立设置，可以降低因MOS管中有源层共用而导致的信号干扰问题，从而提升读出电路中MOS管的器件性能，减小存储器在读出过程中时序失配的影响。
附图说明
图1为存储器的结构示意图；
图2为读出电路的电路示意图；
图3为读出电路的时序示意图；
图4为读出电路中感测放大器MOS管不匹配时，位线BL/互补位线BLB中信号示意图；
图5～图10为本申请一实施例提供的读出电路版图的结构示意图；
图11为本申请另一实施例提供的存储器版图的结构示意图。
具体实施方式
参考图1，在存储器的结构中，每个存储阵列100中都包含多个存储单元1000，存储单元1000是一单元晶体管和一单元电容器构成的1T1C(1transistor 1capacitance)结构，读写转换电路200、读出电路300、均衡电路400、输入/输出电路500设置在相邻存储阵列之间。
其中，单元晶体管中源极或漏极其中一者连接单元电容器，另一者连接位线BL/互补位线BLB，字线WL连接单元晶体管的栅极，用于选择导通相应单元晶体管的栅极，使单元电容器与位线BL/互补位线BLB连接，从而实现将位线BL/互补位线BLB中的电信号写入单元电容器中，或实现将单元电容器中的电信号读出到位线BL/互补位线BLB中。
均衡电路400连接位线BL和互补位线BLB，用于在预充电阶段，均衡位线BL和互补位线BLB之间的电压。
输入/输出电路500包括：输入/输出晶体管，输入/输出晶体管源极或漏极其中一者连接位线BL/互补位线BLB，另一者连接本地数据线Local I/O，栅极用于接收选择信号，并根据选择信号，选择导通与选择信号相应的位线BL/互补位线BLB，以使位线BL/互补位线BLB与本地数据线Local I/O连接，从而实现位线BL/互补位线BLB与本地数据线Local I/O的数据传递。
本地数据线Local I/O通过读写转换电路200连接全局数据线Global I/O，从而实现将外部数据或本地感测放大器(置于读写转换电路200中)中的数据传输到本地数据线Local I/O中，或将本地数据线Local I/O中的数据输出至全局数据线Global I/O中。
读出电路300连接在位线BL和互补位线BLB之间，当单元电容器中的电信号读出到位线BL/互补位线BLB时，由于单元电容器和位线BL/互补位线BLB的电荷共享，位线BL/互补位线BLB的电压由预充电电压进行增大或者减小一电压变化量△V，读出电路300用于响应于第一控制信号PCS和第二控制信号NCS读出并放大位线BL和互补位线BLB之间的电压变化量△V。
具体地，参考图2，读出电路300(参考图1)，包括：第一PMOS晶体管<P1>、第二PMOS晶体管<P2>、第一NMOS晶体管<N1>和第二NMOS晶体管<N2>；其中，第一PMOS晶体管<P1>源极或漏极其中一者连接互补读出位线SABLB，另一者用于接收第一控制信号PCS，并且栅极连接至读出位线SABL；第二PMOS晶体管<P2>源极或漏极其中一者连接至读出位线SABL，另一者用于接收第一控制信号PCS，并且栅极连接至互补读出位线SABLB；第一NMOS晶体管<N1>源极或漏极其中一者连接至互补读出位线SABLB，另一者用于接收第二控制信号NCS，并且栅极连接至位线BL；第二NMOS晶体管<N2>源极或漏极其中一者连接至读出位线BLB，另一者用于接收第二控制信号NCS，并且栅极连接至互补读出位线SABLB。
图2中读出电路300还用于噪声消除，即读出电路300，还包括：第一隔离MOS管<N5>、第二隔离MOS管<N6>、第一偏移消除MOS管<N7>和第二偏移消除MOS管<N8>；其中，第一隔离MOS管<N5>源极或漏极其中一者连接位线BL，另一者连接读出位线SABL，栅极用于接收隔离信号(Isolation Signal，ISO)，用于响应于隔离信号ISO而连接位线BL与读出位线SABL，或响应于隔离信号ISO而隔离位线BL和读出位线SABL；第二隔离MOS管<N6>源极或漏极其中一者连接互补位线BLB，另一者连接互补读出位线SABLB，栅极用于接收隔离信号ISO，用于响应于隔离信号ISO而连接互补位线BLB与互补读出位线SABLB，或响应于隔离信号ISO而隔离互补位线BLB与互补读出位线SABLB；第一偏移消除MOS管<N7>源极或漏极其中一者连接位线BL，另一者连接互补读出位线SABLB，栅极用于接收偏移消除信号(Offset CancellingSignal，OC)，用于响应于偏移消除信号OC而连接位线BL与互补读出位线SABLB，或响应于偏移消除信号OC而断开位线BL与互补读出位线SABLB；第二偏移消除MOS管<N8>源极或漏极其中一者连接互补位线BLB，另一者连接读出位线SABL，栅极用于接收偏移消除信号OC，用于响应于偏移消除信号OC而连接互补位线BLB与读出位线SABL，或响应于偏移消除信号OC而断开互补位线BLB与读出位线SABL。
预充电通过预充电晶体管<N3>实现，均衡电路400通过均衡晶体管<N4>实现，预充电晶体管<N3>源极或漏极其中一者用于接收预充电电压VDD/2，另一者用于连接均衡晶体管<N4>源极或漏极其中一者，栅极用于接收预充电信号PRE，用于响应于预充电信号PRE，对读出位线SABL和互补读出位线SABLB进行预充电；均衡晶体管<N4>源极或漏极其中一者连接读出位线SABL，另一者连接互补读出位线SABLB，栅极用于接收均衡信号EQ，用于响应于均衡信号EQ，均衡读出位线SABL和互补读出位线SABLB的电压。
参考图3，在数据读出的过程中包括5个阶段，阶段1即t～t0阶段，执行预充电操作；阶段2即t0～t1阶段，执行偏移消除操作；阶段3即t1～t2阶段，执行电荷共享操作；阶段4即t2～t3阶段，执行预读出操作；阶段5即t3～t阶段，执行恢复操作。
具体地，在执行阶段1的过程中，预充电晶体管<N3>响应于逻辑高(H)的预充电信号PRE，均衡晶体管<N4>响应于逻辑高(H)的均衡信号EQ，第一隔离MOS管<N5>和第二隔离MOS管<N6>响应于逻辑高(H)的隔离信号ISO，第一偏移消除MOS管<N7>和第二偏移消除MOS管<N8>响应于逻辑高(H)的偏移消除信号OC；位线BL、互补位线BLB、读出位线SABL和互补读出位线SABLB都连接到预充电电压VDD/2，且第一控制信号PCS和第二控制信号NCS也充电至预充电电压VDD/2；在执行阶段2的过程中，预充电信号PRE和均衡信号EQ为低电平，第一隔离MOS管<N5>和第二隔离MOS管<N6>响应于逻辑低(L)的隔离信号ISO，第一偏移消除MOS管<N7>和第二偏移消除MOS管<N8>响应于逻辑高(H)的偏移消除信号OC；第一控制信号PCS从预充电电压VDD/2转变为内部电源电压VDD，第二控制信号NCS从预充电电压VDD/2转变成接地电压VSS；在执行阶段3的过程中，第一隔离MOS管<N5>和第二隔离MOS管<N6>响应于逻辑高(H)的隔离信号ISO，第一偏移消除MOS管<N7>和第二偏移消除MOS管<N8>响应于逻辑低(L)的偏移消除信号OC，字线WL被激活，此时被选中的位线BL/互补位线BLB与单元电容器之间进行电荷共享，且第一控制信号PCS和第二控制信号NCS转变成预充电电压VDD/2；在执行阶段4的过程中，当值为“1”的数据存储在存储单元中，在预读出操作阶段，读出位线SABL上的电压可以升高到内部电源电压VDD，并且互补读出位线SABLB上的电压可以降低到接地电压VSS。当值为“0”的输出存储在存储单元中，在预读出操作阶段，读出位线SABL上的电压可以降低到接地电压VSS，并且互补读出位线SABLB上的电压可以升高到内部电源电压VDD；在执行阶段5的过程中，第一隔离MOS管<N5>和第二隔离MOS管<N6>响应于逻辑高(H)的隔离信号ISO，第一偏移消除MOS管<N7>和第二偏移消除MOS管<N8>响应于逻辑高(H)的偏移消除信号OC；位线BL、互补位线BLB、读出位线SABL和互补读出位线SABLB都连接到预充电电压VDD/2，且第一控制信号PCS和第二控制信号NCS也充电至预充电电压VDD/2。
其中，在执行阶段4的过程中，可能由于感测放大器中各个MOS管的周围的器件环境不一致，导致同一感测放大器中的各个MOS管具有不同的器件特性，而同一感测放大器中各个MOS管的器件特性需相互匹配，使得不同的器件特性MOS管会影响感测放大器的放大能力，进而降低DRAM性能；参考图4，由于晶体管的器件特性不一致，导致原本应按照虚线上升的位线BL/互补位线BLB的电压产生的一定的偏移，导致存储器在读出过程中发生时序失调的问题。
为解决上述问题，本申请一实施例提供了一种读出电路版图，包括：沿预设方向排布设置的读出放大模块，第一处理模块和第二处理模块，其中，读出放大模块用于读出位线的电压，第一处理模块和第二处理模块至少用于对读出放大模块的输出信号进行噪声消除；读出放大模块包括：靠近第一处理模块设置的第一NMOS区和第一PMOS区，靠近第二处理模块设置的第二NMOS区和第二PMOS区，第一NMOS区、第一PMOS区、第二PMOS区以及第二NMOS区沿预设方向排布；其中，第一NMOS区的有源图案和第二NMOS区的有源图案相互独立设置，第一PMOS区的有源图案和第二PMOS区的有源图案相互独立设置。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图5～图10为本实施例提供的读出电路版图的结构示意图，以下结合附图对本实施例提供的读出电路版图作进一步详细说明，具体如下：
参考图5，读出电路版图，包括：
沿预设方向排布设置的读出放大模块103、第一处理模块101和第二处理模块102。
其中，预设方向即图中所示的X方向(对应图1中多个存储阵列100的排列方向)，读出放大模块103用于读出位线BL的电压，后续用于形成感测放大器，第一处理模块101和第二处理模块102至少用于对读出放大模块103的输出信号进行噪声消除，后续用于与感测放大器形成如图2所示的读出电路300。
具体地，读出放大模块103包括：靠近第一处理模块101设置的第一NMOS区114和第一PMOS区115，靠近第二处理模块102设置的第二NMOS区124和第二PMOS区125。
其中，第一NMOS区114、第一PMOS区115、第二NMOS区124和第二PMOS区125沿预设方向排布，即第一NMOS区114、第一PMOS区115、第二NMOS区124和第二PMOS区125排布在X方向上。
更具体地，第一NMOS区114的有源图案和第二NMOS区124的有源图案相互独立设置，第一PMOS区115的有源图案和第二PMOS区125的有源图案相互独立设置；两个NMOS区的有源图案相互独立设置，且两个PMOS区的有源图案相互独立设置，使得后续形成的感测放大器中MOS管结构的有源区相互独立，可以降低因MOS管中有源区共用而导致的信号干扰问题。
另外，在本实施例中，第一NMOS区114的有源图案和第二NMOS区124的有源图案对称设置，第一PMOS区115的有源图案和第二PMOS区125的有源图案对称设置。同一感测放大器中MOS管对称设置，从而保证同一感测放大器中需匹配的MOS管的环境一致，从而平衡同一感测放大器中的各个MOS管的器件特性，进而提高存储器的稳定性。
具体地，参考图5～图10，第一NMOS区114的有源图案和第二NMOS区124的有源图案根据对称轴AA1对称设置，第二PMOS区115的有源图案和第二PMOS区125的有源图案也根据对称轴AA1对称设置。
另外，对于第一NMOS区114、第二NMOS区124、第一PMOS区115和第二PMOS区125，第一PMOS区114的栅极图案、第二NMOS区124的栅极图案、第一PMOS区115的栅极图案和第二PMOS区124的栅极图案沿预设方向设置，即第一PMOS区114的栅极图案、第二NMOS区124的栅极图案、第一PMOS区115的栅极图案和第二PMOS区124的栅极图案沿X方向设置。
需要说明的是，在本实施例中，第一NMOS区114有源图案的长度和第二NMOS区124有源图案的长度大于第一PMOS区115有源图案的长度和第二PMOS区125有源图案的长度，NMOS的有源图案与PMOS的有源图案相比较具有较宽的尺寸，可提供更大的驱动能力。在其他实施例中，同样可以设置PMOS的有源图案的尺寸大于NMOS的有源图案的尺寸，或者PMOS的有源图案的尺寸与NMOS的有源图案的尺寸一致。
相应地，在本实施例中，第一处理模块101有源图案的位置和第二处理模块有源图案102的位置对称设置。同一感测放大器中第一处理模块104的位置和第二处理模块102的位置对称设置，进一步保证同一感测放大器中需匹配的MOS管的环境一致，以提高存储器的稳定性。
具体地，参考图5～图10，第一处理模块101的有源图案的位置和第二处理模块102的有源图案的位置根据对称轴AA1对称设置，即第一处理模块101中有源图案的各个位置与第二处理模块102中有源图案的相应位置距离对称轴AA1的距离相等。
需要说明的是，本实施例中第一处理模块101的有源图案和第二处理模块102的有源图案的结构不相同，因此采用“第一处理模块101的有源图案的位置和第二模块102的有源图案的位置对称设置”进行描述；在其他实施例中，若第一处理模块的有源图案和第二处理哦模块的有源图案的结构相同，也可以采用第一出来模块的有源图案和第二处理模块的有源图案对称设置。
继续参考图5～图10，对于第一处理模块101，第一处理模块101包括第一偏移消除区111、第一隔离区121和均衡区131；其中，第一偏移消除区111被将位线BL连接至互补读出位线SABLB，第一隔离区121被构造为将位线BL连接至读出位线SABL，均衡区131被构造为将读出位线SABL连接至互补读出位线SABLB。
结合图2，第一偏移消除区111用于后续形成第一偏移消除MOS管<N7>，第一隔离区121用于后续形成第一隔离MOS管<N5>，均衡区131用于后续形成均衡MOS管<N4>，其中，第一偏移消除区111和第一隔离区121共用一个源极，共用的源极用于连接位线BL；第一隔离区121和均衡区131共用一个漏极，共用的漏极用于连接读出位线SABL，第一偏移消除区111的漏极以及均衡区131的源极用于连接互补读出位线SABLB。
对于第二处理模块102，第二处理模块102包括预充电区112、第二隔离区122和第二偏移消除区132；预充电区112被构造为基于预充电指令对位线BL和互补位线BLB进行预充电，第二隔离区122被构造为将互补位线BLB连接至互补读出位线SABLB，第二偏移消除区132被构造为将互补位线BLB连接至读出位线SABL。
结合图2，预充电区112用于后续形成预充电MOS管<N3>，第二隔离区122用于后续形成第二隔离MOS管<N6>，第二偏移消除区132用于后续形成第二偏移消除MOS管<N8>，其中，预充电区112和第二隔离区122共用一个源极，共用的源极用于连接互补读出位线SABLB，第二隔离区122和第二偏移消除区132共用一个漏极，共用的漏极用于连接互补位线BLB，预充电区112的漏极用于接收预充电电压VDD，第二隔离区132的源极用于连接读出位线SABL。
需要说明的是，在本实施例中，确定的“源极”和“漏极”为本申请的举例说明，为了本领域技术人员可以清楚本实施例的设置方式，并不构成对本实施例的限定，在其他实施例中，本申请中确定的“源极”和“漏极”可以相互替换设置。
其中，第一偏移消除区111的有源图案、第一隔离区121的有源图案和均衡区131的有源图案相互连通，即第一偏移消除区111的有源图案、第一隔离区121的有源图案和均衡区131的有源图案采用同一有源图案设置；预充电区112的有源图案、第二隔离区122的有源图案和第二偏移消除区132的有源图案相互连接，即预充电区112的有源图案、第二隔离区122的有源图案和第二移消除区132的有源图案采用同一有源图案设置。
由于前文提到，在本实施例中，第一处理模块101的有源图案的位置和第二处理模块102的有源图案的位置根据对称轴AA1对称设置。具体地，第一偏移消除区111的有源图案和第二偏移消除区132的有源图案基于对称轴AA1对称设置，第一隔离区121的有源图案和第二隔离区122的有源图案基于对称轴AA1对称设置，均衡区131的有源图案的位置和预充电区112的有源图案的位置基于对称轴AA1对称设置。
另外，对于本实施例中的第一处理模块101和第二处理模块102，第一处理模块101的栅极图案和第二处理模块102的栅极图案沿预设方向的垂直方向设置，即第一处理模块101和栅极图案和第二处理模块102的栅极图案垂直于X方向设置。
本实施例提供了六种第一处理模块101、第二处理模块102和读出放大模块103的布局方式，具体如下：
参考图5和图6，第一处理模块101的有源图案设置在第一NMOS区114的有源图案和第一PMOS区115的有源图案远离第二处理模块102的有源图案的一侧；第二处理模块102的有源图案设置在第二NMOS区124的有源图案和第二PMOS区125的有源图案远离第一处理模块101的有源图案的一侧，即第一处理模块101和第二处理模块102设置在读出放大模块103的两侧。
在一个具体的例子中，参考图5，在预设方向上，第一PMOS区115的有源图案设置在第一NMOS区114的有源图案靠近第二处理模块102的有源图案的一侧，第一处理模块101的有源图案设置在第一NMOS区114的有源图案远离第二处理模块102的有源图案的一侧，第二PMOS区125的有源图案设置在第二NMOS区124的有源图案靠近第一处理模块101的有源图案的一侧，第二处理模块102的有源图案设置在第二NMOS区124的有源图案远离第一处理模块101的有源图案的一侧。
其中，第一处理模块101的有源图案和第一NMOS区114的有源图案设置在同一阱区中，第二处理模块102的有源图案和第二NMOS区124的有源图案设置在同一阱区中；如图5所示，第一处理模块101的有源图案和第一NMOS区114的有源图案设置在第一阱区1001中，第二处理模块102的有源图案和第二NMOS区124的有源图案设置在第二阱区1002中；设置在同一阱区中的有源图案可以保证具有相同的离子注入特性，使得第一处理模块101的有源图案和第一NMOS区114的有源图案的离子注入特征相同，第二处理模块102的有源图案和第二NMOS区124的有源图案的离子注入特征相同，进一步平衡同一感测放大器中的各个MOS管的器件特性。
在另一个具体的例子中，参考图6，在预设方向上，第一NMOS区114的有源图案设置在第一PMOS区115的有源图案靠近第二处理模块102的有源图案的一侧，第一处理模块101的有源图案设置在第一PMOS区115的有源图案远离第二处理模块102的有源图案的一侧，第二NMOS区124的有源图案设置在第二PMOS区125的有源图案靠近第一处理模块101的有源图案的一侧，第二处理模块102的有源图案设置在第二PMOS区125的有源图案远离第一处理模块101的有源图案的一侧。
其中，第一NMOS区114的有源图案和第二NMOS区115的有源图案设置在同一阱区中，如图6所示，第一NMOS区114的有源图案和第二NMOS区115的有源图案设置在第三阱区1003中。
参考图7和图8，第一处理模块101的有源图案设置在第一NMOS区114的有源图案和第一PMOS区115的有源图案之间，第二处理模块102的有源图案设置在第二NMOS区124的有源图案和第二PMOS区125的有源图案之间，即第一处理模块101和第二处理模块102设置在读出放大模块103之内。
在一个具体的例子中，参考图7，在预设方向上，第一NMOS区114的有源图案设置在第一处理模块101的有源图案远离第二处理模块102的有源图案的一侧，第二NMOS区124的有源图案设置在第二处理模块102的有源图案远离第一处理模块101的有源图案的一侧，第一PMOS区115的有源图案和第二PMOS区125的有源图案设置在第一处理模块101的有源图案和第二处理模块102的有源图案之间。
其中，第一处理模块101的有源图案和第一NMOS区114的有源图案设置在同一阱区中，第二处理模块102的有源图案和第二NMOS区124的有源图案设置在同一阱区中；如图7所示，第一处理模块101的有源图案和第一NMOS区114的有源图案设置在第四阱区1004中，第二处理模块102的有源图案和第二NMOS区124的有源图案设置在第五阱区1005中。
在另一个具体的例子中，参考图8，在预设方向上，第一PMOS区115的有源图案设置在第一处理模块101的有源图案远离第二处理模块102的有源图案的一侧，第二PMOS区125的有源图案设置在第二处理模块102的有源图案远离第一处理模块101的有源图案的一侧，第一NMOS区114的有源图案和第二NMOS区124的有源图案设置在第一处理模块101的有源图案和第二处理模块102的有源图案之间。
其中，第一处理模块101的有源图案、第一NMOS区114的有源图案、第二处理模块102的有源图案和第二NMOS区124的有源图案设置在同一阱区中；如图8所示，第一处理模块101的有源图案、第一NMOS区114的有源图案、第二处理模块102的有源图案和第二NMOS区124的有源图案设置在第六阱区1006中；设置在同一阱区中的有源图案可以保证具有相同的离子注入特性，使得第一处理模块101的有源图案、第一NMOS区114的有源图案、第二处理模块102的有源图案和第二NMOS区124的有源图案的离子注入特征相同，进一步平衡同一感测放大器中的各个MOS管的器件特性。
参考图9和图10，在预设方向上，第一处理模块101的有源图案设置在第一NMOS区114的有源图案和第一PMOS区115的有源图案靠近第二处理模块102的一侧，第二处理模块102的有源图案设置在第二NMOS区124的有源图案和第二PMOS区125的有源图案靠近第一处理模块101的一侧。即第一处理模块101和第二处理模块102设置在读出放大模块103之间。
在一个具体的例子中，参考图9，在预设方向上，第一PMOS区115的有源图案设置在第一NMOS区114的有源图案远离第二处理模块102的有源图案的一侧，第一处理模块101的有源图案设置在第一NMOS区114的有源图案靠近第二处理模块102的有源图案的一侧，第二PMOS区125的有源图案设置在第二NMOS区124的有源图案远离第一处理模块101的有源图案的一侧，第二处理模块102的有源图案设置在第二NMOS区124的有源图案远离第一处理模块101的有源图案的一侧。
其中，第一处理模块101的有源图案、第一NMOS区114的有源图案、第二处理模块102的有源图案和第二NMOS区124的有源图案设置在同一阱区中；如图9所示，第一处理模块101的有源图案、第一NMOS区114的有源图案、第二处理模块102的有源图案和第二NMOS区124的有源图案设置在第七阱区1007中。
在另一个具体的例子中，参考图10，在预设方向上，第一NMOS区114的有源图案设置在第一PMOS区115的有源图案远离第二处理模块102的有源图案的一侧，第一处理模块101的有源图案设置在第一PMOS区115的有源图案靠近第二处理模块102的有源图案的一侧，第二NMOS区124的有源图案设置在第二PMOS区125的有源图案远离第一处理模块101的有源图案的一侧，第二处理模块102的有源图案设置在第二PMOS区125的有源图案远离第一处理模块101的有源图案的一侧。
其中，第一处理模块101的有源图案和第二处理模块102的有源图案设置在同一阱区中；如图10所示，第一处理模块101的有源图案和第二处理模块102的有源图案设置在第八阱区1008中。
与相关技术相比，对于读出电路版图中感测放大器的MOS结构，两个NMOS管有源图案相互独立设置，且两个PMOS管的有源图案相互独立设置，使得后续形成的感测放大器中MOS结构的有源区相互独立，可以降低因MOS管中有源区共用而导致的信号干扰问题，从而提升读出电路中MOS管的器件性能，减小存储器在读出过程中时序失配的影响。
本申请另一实施例还提供一种存储器版图，包括上述实施例提供的读出电路版图，多个读出电路版图在预设方向的垂直方向上依次排列，相邻两个读出电路版图构成一读出电路版图组，读出电路版图组共用同一有源图案，且相邻读出电路版图组之间的距离相等。
图11为本实施例提供的存储器版图的结构示意图，以下结合附图对本实施例提供的存储器版图作进一步详细说明，具体如下：
参考图11，存储器版图，包括多个上述实施例提到的读出电路版图，多个读出电路版图在预设方向的垂直方向上依次排列，即多个读出电路版图在垂直于X方向上排列。
相邻两个读出电路版图构成一读出电路版图组，读出电路版图组共用同一有源图案，且相邻读出电路版图组之间的距离相等。
具体地参考图11，在预设方向的垂直方向上，本实施例以4个读出电路版图为例进行详细说明，仅用于本领域技术人员理解本申请，并不构成对本申请的限定，具体如下：
第一列读出电路版图和第二列读出电路版图构成第一读出电路版图组，第三列读出电路版图和第四列读出电路版图构成第二读出电路版图组，在同一读出电路版图组中，第一NMOS区114共用同一有源图案、第二NMOS区124共用同一有源图案、第一PMOS区115共用同一有源图案，且第二PMOS区125共用同一有源图案。
在同一存储器版图中，在预设方向上的垂直方向上排列的所有第一处理模块101共用栅极结构，且在预设方向上的垂直方向上排列的所有第二处理模块102共用栅极结构。
相邻读出电路版图组之间的距离相等，包括：多个读出电路版图组之中，两两之间的距离相等；对于第一读出电路版图组和第二读出电路版图组，即相邻第一处理模块101有源图案之间的距离、相邻第二处理模块102有源图案之间的距离、相邻第一NMOS区114有源图案之间的距离、相邻第二NMOS区124有源图案之间的距离、相邻第一PMOS区115有源图案之间的距离，以及相邻第二PMOS区125有源图案之间的距离相等。
继续参考图11，每一读出电路版图，包括：
沿预设方向排布设置的读出放大模块103、第一处理模块101和第二处理模块102。
具体地，读出放大模块103包括：靠近第一处理模块101设置的第一NMOS区114和第一PMOS区115，靠近第二处理模块102设置的第二NMOS区124和第二PMOS区125。第一NMOS区114的有源图案和第二NMOS区124的有源图案对称设置，第一PMOS区115的有源图案和第二PMOS区125的有源图案对称设置。
相应地，第一处理模块101有源图案的位置和第二处理模块有源图案102的位置对称设置。
对于第一处理模块101，第一处理模块101包括第一偏移消除区111、第一隔离区121和均衡区131；其中，第一偏移消除区111被将位线BL连接至互补读出位线SABLB，第一隔离区121被构造为将位线BL连接至读出位线SABL，均衡区131被构造为将读出位线SABL连接至互补读出位线SABLB。
对于第二处理模块102，第二处理模块102包括预充电区112、第二隔离区122和第二偏移消除区132；预充电区112被构造为基于预充电指令对位线BL和互补位线BLB进行预充电，第二隔离区122被构造为将互补位线BLB连接至互补读出位线SABLB，第二偏移消除区132被构造为将互补位线BLB连接至读出位线SABL。
由于前文提到，在本实施例中，第一处理模块101的有源图案的位置和第二处理模块102的有源图案的位置对称设置。具体地，第一偏移消除区111的有源图案和第二偏移消除区132的有源图案对称设置，第一隔离区121的有源图案和第二隔离区122的有源图案对称设置，均衡区131的有源图案的位置和预充电区112的有源图案的位置对称设置。
在本实施例中，存储器版图还包括：连接图案201，设置在预充电区112的边缘，且与预充电区112的有源图案相接触，在预设方向的垂直方向上，连接图案201用于接触所有预充电区112的有源图案。由于预充电区112有源图案的尺寸通常小于其他区域，通过连接图案201以平衡第一NMOS区114和第二NOS区125周围的有源区“环境”，从而进一步平衡同一感测放大器中的各个MOS管的器件特性；需要说明的是，在本实施例中，“环境”一致指周围相同材料构成半导体结构的尺寸、距离和排布方式等特征相同。
与相关技术相比，对于读出电路版图中感测放大器的MOS结构，两个NMOS管有源图案相互独立设置，且两个PMOS管的有源图案相互独立设置，使得后续形成的感测放大器中MOS结构的有源区相互独立，可以降低因MOS管中有源区共用而导致的信号干扰问题，从而提升读出电路中MOS管的器件性能，减小存储器在读出过程中时序失配的影响。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本申请又一实施例提供了一种读出电路结构，包括：沿预设方向排布设置的读出放大器，第一处理电路和第二处理电路，其中，读出放大器用于读出位线的电压，第一处理电路和第二处理电路至少用于对读出放大器的输出信号进行噪声消除；读出放大器包括：靠近第一处理电路设置的第一NMOS管和第一PMOS管，靠近第二处理电路设置的第二NMOS管和第二PMOS管，第一处理电路、第一NMOS管、第一PMOS管、第二处理电路、第二NMOS管以及第二PMOS管沿预设方向排布；其中，第一NMOS管的有源层和第二NMOS管的有源层相互独立设置，第一PMOS管的有源层和第二PMOS管的有源层相互独立设置。
以下对本实施例提供的读出电路结构作进一步详细说明，读出电路结构，包括：
沿预设方向排布的读出放大器，第一处理电路和第二处理电路，其中，读出放大器用于读出位线的电压，第一处理电路和第二处理电路至少用于对读出放大器的输出信号进行噪声消除。
结合上述实施例，读出放大模块103用于形成上述读出放大器，第一处理模块101用于形成上述第一处理电路，第二处理模块102用于形成上述第二处理电路。
其中，读出放大器包括：靠近第一处理电路设置的第一NMOS管和第一PMOS管，靠近第二处理电路设置的第二NMOS管和第二PMOS管，第一处理电路、第一NMOS管、第一PMOS管、第二处理电路、第二NMOS管以及第二PMOS管沿预设方向排布。
结合上述实施例，第一NMOS区114用于形成上述第一NMOS管，第二NMOS区124用于形成上述第二NMOS管，第一PMOS区115用于形成上述第一PMOS管，第二PMOS区125用于形成上述第二PMOS管。
其中，第一NMOS管的有源层和第二NMOS管的有源层相互独立设置，第一PMOS管的有源层和第二PMOS管的有源层相互独立设置。
与相关技术相比，对于读出电路版图中感测放大器的MOS结构，两个NMOS管有源层相互独立设置，且两个PMOS管的有源层相互独立设置，可以降低因MOS管中有源层共用而导致的信号干扰问题，从而提升读出电路中MOS管的器件性能，减小存储器在读出过程中时序失配的影响。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (21)

1.一种读出电路版图，其特征在于，包括：
沿预设方向排布设置的读出放大模块，第一处理模块和第二处理模块，其中，所述读出放大模块用于读出位线的电压，所述第一处理模块和所述第二处理模块至少用于对所述读出放大模块的输出信号进行噪声消除；
所述读出放大模块包括：靠近所述第一处理模块设置的第一NMOS区和第一PMOS区，靠近所述第二处理模块设置的第二NMOS区和第二PMOS区，所述第一NMOS区、所述第一PMOS区、所述第二PMOS区以及所述第二NMOS区沿所述预设方向排布；
其中，所述第一NMOS区的有源图案和所述第二NMOS区的有源图案相互独立设置，所述第一PMOS区的有源图案和所述第二PMOS区的有源图案相互独立设置。
2.根据权利要求1所述的读出电路版图，其特征在于，所述第一NMOS区的有源图案和所述第二NMOS区的有源图案对称设置，所述第一PMOS区的有源图案和所述第二PMOS区的有源图案对称设置。
3.根据权利要求1或2所述的读出电路版图，其特征在于，所述第一处理模块有源图案的位置和所述第二处理模块有源图案的位置对称设置。
4.根据权利要求1所述的读出电路版图，其特征在于，所述第一处理模块包括：第一偏移消除区、第一隔离区和均衡区；
所述第一偏移消除区被构造为将所述位线连接至互补读出位线，所述第一隔离区被构造为将所述位线连接至读出位线，所述均衡区被构造为将所述读出位线连接至所述互补读出位线；
所述第二处理模块包括：预充电区、第二隔离区和第二偏移消除区；
所述预充电区被构造为基于预充电指令对所述位线和互补位线进行预充电，所述第二隔离区被构造为将所述互补位线连接至所述互补读出位线，所述第二偏移消除区被构造为将互补位线连接至所述读出位线；
所述第一偏移消除区的有源图案、所述第一隔离区的有源图案和所述均衡区的有源图案相互连通，所述预充电区的有源图案、所述第二隔离区的有源图案和所述第二偏移消除区的有源图案相互连通。
5.根据权利要求1所述的读出电路版图，其特征在于，包括：
所述第一处理模块的有源图案设置在所述第一NMOS区的有源图案和所述第一PMOS区的有源图案之间；
所述第二处理模块的有源图案设置在所述第二NMOS区的有源图案和所述第二PMOS区的有源图案之间。
6.根据权利要求5所述的读出电路版图，其特征在于，在所述预设方向上，所述第一NMOS区的有源图案设置在所述第一处理模块的有源图案远离所述第二处理模块的有源图案的一侧，所述第二NMOS区的有源图案设置在所述第二处理模块的有源图案远离所述第一处理模块的有源图案的一侧，所述第一PMOS区的有源图案和所述第二PMOS区的有源图案设置在所述第一处理模块和所述第二处理模块的有源图案之间。
7.根据权利要求1所述的读出电路版图，其特征在于，在所述预设方向上，所述第一处理模块的有源图案设置在所述第一NMOS区的有源图案和所述第一PMOS区的有源图案远离所述第二处理模块的有源图案的一侧，所述第二处理模块的有源图案设置在所述第二NMOS区的有源图案和所述第二PMOS区的有源图案远离所述第一处理模块的有源图案的一侧。
8.根据权利要求7所述的读出电路版图，其特征在于，在所述预设方向上，所述第一PMOS区的有源图案设置在所述第一NMOS区的有源图案靠近所述第二处理模块的有源图案的一侧，所述第一处理模块的有源图案设置在所述第一NMOS区的有源图案远离所述第二处理模块的有源图案的一侧，所述第二PMOS区的有源图案设置在所述第二NMOS区的有源图案靠近所述第一处理模块的有源图案的一侧，所述第二处理模块的有源图案设置在所述第二NMOS区的有源图案远离所述第一处理模块的有源图案的一侧。
9.根据权利要求8所述的读出电路版图，其特征在于，所述第一处理模块的有源图案和所述第一NMOS区的有源图案设置在同一个阱区中，所述第二处理模块的有源图案和所述第二NMOS区的有源图案设置在同一个阱区中。
10.根据权利要求1所述的读出电路版图，其特征在于，在所述预设方向上，所述第一处理模块的有源图案设置在所述第一NMOS区的有源图案和所述第一PMOS区的有源图案靠近所述第二处理模块的有源图案的一侧，所述第二处理模块的有源图案设置在所述第二NMOS区的有源图案和所述第二PMOS区的有源图案靠近所述第一处理模块的有源图案的一侧。
11.根据权利要求10所述的读出电路版图，其特征在于，在所述预设方向上，所述第一NMOS区的有源图案设置在所述第一PMOS区的有源图案远离所述第二处理模块的有源图案的一侧，所述第一处理模块的有源图案设置在所述第一PMOS区的有源图案靠近所述第二处理模块的有源图案的一侧，所述第二NMOS区的有源图案设置在所述第二PMOS区的有源图案远离所述第一处理模块的有源图案的一侧，所述第二处理模块的有源图案设置在所述第二PMOS区的有源图案靠近所述第一处理模块的有源图案的一侧。
12.根据权利要求10所述的读出电路版图，其特征在于，在所述预设方向上，所述第一PMOS区的有源图案设置在所述第一NMOS区的有源图案远离所述第二处理模块的有源图案的一侧，所述第一处理模块的有源图案设置在所述第一NMOS区的有源图案靠近所述第二处理模块的有源图案的一侧，所述第二PMOS区的有源图案设置在所述第二NMOS区的有源图案远离所述第一处理模块的有源图案的一侧，所述第二处理模块的有源图案设置在所述第二NMOS区的有源图案靠近所述第一处理模块的有源图案的一侧。
13.根据权利要求12所述的读出电路版图，其特征在于，所述第一处理模块的有源图案、所述第二处理模块的有源图案、所述第一NMOS区的有源图案和所述第二NMOS区的有源图案设置在同一个阱区中。
14.根据权利要求1所述的读出电路版图，其特征在于，在所述预设方向上，所述第一NMOS区的有源图案长度大于所述第一PMOS区的有源图案长度；所述第二NMOS区的有源图案长度大于所述第二PMOS区的有源图案长度。
15.根据权利要求1所述的读出电路版图，其特征在于，所述第一NMOS区的栅级图案、所述第二NMOS区的栅级图案、所述第一PMOS区的栅极图案和所述第二PMOS区的栅极图案沿所述预设方向设置，所述第一处理模块的栅级图案和所述第二处理模块的栅级图案沿所述预设方向的垂直方向设置。
16.一种存储器版图，其特征在于，包括多个如权利要求1～15任一项所述的读出电路版图，多个所述读出电路版图在预设方向的垂直方向上依次排列，相邻两个所述读出电路版图构成一读出电路版图组，所述读出电路版图组共用同一有源图案，且相邻所述读出电路版图组之间的距离相等。
17.根据权利要求16所述的存储器版图，其特征在于，所述第一NMOS区的有源图案和所述第二NMOS区的有源图案对称设置，所述第一PMOS区的有源图案和所述第二PMOS区的有源图案对称设置。
18.根据权利要求17所述的存储器版图，其特征在于，所述第一处理模块的有源图案的位置和所述第二处理模块有源图案的位置对称设置。
19.根据权利要求16所述的存储器版图，所述第一处理模块包括：第一偏移消除区、第一隔离区和均衡区；所述第一偏移消除区被构造为将所述位线连接至互补读出位线，所述第一隔离区被构造为将所述位线连接至读出位线，所述均衡区被构造为将所述读出位线连接至所述互补读出位线；
所述第二处理模块包括：预充电区、第二隔离区和第二偏移消除区；所述预充电区被构造为基于预充电指令对所述位线和互补位线进行预充电，所述第二隔离区被构造为将所述互补位线连接至所述互补读出位线，所述第二偏移消除区被构造为将互补位线连接至所述读出位线；
所述第一偏移消除区的有源图案、所述第一隔离区的有源图案和所述均衡区的有源图案相互连通，所述预充电区的有源图案、所述第二隔离区的有源图案和所述第二偏移消除区的有源图案相互连通。
20.根据权利要求19所述的存储器版图，其特征在于，还包括：连接图案，设置在所述预充电区的边缘，且与所述预充电区的有源图案相接触，在所述预设方向的垂直方向上，所述连接图案用于接触所有所述预充电区的有源图案。
21.一种读出电路结构，其特征在于，包括：
沿预设方向排布设置的读出放大器，第一处理电路和第二处理电路，其中，所述读出放大器用于读出位线的电压，所述第一处理电路和所述第二处理电路至少用于对所述读出放大器的输出信号进行噪声消除；
所述读出放大器包括：靠近所述第一处理电路设置的第一NMOS管和第一PMOS管，靠近所述第二处理电路设置的第二NMOS管和第二PMOS管，所述第一处理电路、所述第一NMOS管、所述第一PMOS管、所述第二处理电路、所述第二NMOS管以及所述第二PMOS管沿所述预设方向排布；
其中，所述第一NMOS管的有源层和所述第二NMOS管的有源层相互独立设置，所述第一PMOS管的有源层和所述第二PMOS管的有源层相互独立设置。
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