JP2018056805A - 画像読取装置及び半導体装置 - Google Patents

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Abstract

【課題】過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制可能な画像読取装置を提供すること。【解決手段】画像を読み取るための画像読取チップを含む画像読取装置であって、前記画像読取チップは、端子と、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素信号に基づく信号を、第１の駆動能力及び前記第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な出力回路と、前記出力回路の前記駆動能力を前記複数の駆動能力から選択する出力選択部と、を備え、前記出力選択部は、前記端子に入力される信号に基づいて、前記出力回路の前記駆動能力を選択する、画像読取装置。【選択図】図７

Description

本発明は、画像読取装置及び半導体装置に関する。
特許文献１には、原稿画像をイメージセンサーで読み取り、読み取った画像信号をアナログフロントエンド（ＡＦＥ）でデジタル画像データに変換し、変換されたデジタル画像データをデジタル処理部又はデータ転送部に出力する画像読取装置（スキャナー）が開示されている。
特開２００６−３１４０３９号公報
シートフィード型やフラットベッド型等の様々な種類のスキャナーが存在し、スキャナーの種類に応じてイメージセンサーやアナログフロントエンド（ＡＦＥ）の配置が異なるため、イメージセンサーから出力される画像信号が伝搬する配線の長さ（画像信号の負荷容量）はスキャナー毎に異なる。そのため、従来、様々な種類のスキャナーに適用可能な汎用のイメージセンサーでは、想定される最大負荷を駆動するのに必要な大きな駆動能力を有している。
しかしながら、イメージセンサーとアナログフロントエンド（ＡＦＥ）の配置関係によっては、イメージセンサーの駆動負荷が比較的小さいため、イメージセンサーの駆動能力が過剰となる場合もあり、過剰な電力消費が生じ、また信号転送に伴う過剰なノイズが発生するおそれがあった。
本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制可能な画像読取装置及び半導体装置を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取チップを含む画像読取装置であって、前記画像読取チップは、端子と、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素信号に基づく信号を、第１の駆動能力及び前記第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な出力回路と、前記出力回路の駆動能力を前記複数の駆動能力から選択する出力選択部と、を備え、前記出力選択部は、前記端子に入力される信号に基づいて、前記出力回路の前記駆動能力を選択する。
本適用例に係る画像読取装置によれば、画像読取チップにおいて、端子に入力される信号に基づいて、出力回路の駆動能力を出力信号の転送配線の負荷の大きさに合わせて過剰にならないように適切に設定可能であるので、過剰な電力消費や信号転送に伴う過剰なノ
イズの発生を抑制することができる。
［適用例２］
上記適用例に係る画像読取装置において、前記出力選択部は、前記端子に入力される前記信号の電圧レベルに基づいて、前記駆動能力を選択してもよい。
本適用例に係る画像読取装置によれば、画像読取チップにおいて、出力選択部は、端子に入力される信号の電圧レベルに基づき、出力回路の駆動能力を容易に選択することができるので、出力選択部の構成を簡略化することができる。
［適用例３］
上記適用例に係る画像読取装置は、前記画像が形成された媒体を搬送する搬送部を含み、前記出力選択部は、前記第１の駆動能力を選択してもよい。
本適用例に係る画像読取装置では、画像が形成された媒体が搬送されるので、画像読取チップは、移動する必要がないため出力信号の転送先に比較的近い場所に固定可能である。従って、本適用例に係る画像読取装置によれば、画像読取チップからの出力信号の転送配線が短くなり、配線負荷が比較的小さくなるため、画像読取チップの出力回路が第２の駆動能力よりも小さい第１の駆動能力（最大ではない駆動能力）に設定され、その結果、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制することができる。
［適用例４］
上記適用例に係る画像読取装置において、前記第１の駆動能力は、前記複数の駆動能力の中で最小であってもよい。
本適用例に係る画像読取装置によれば、画像読取チップの出力回路が最小の駆動能力に設定されるので、電力消費や画像読取チップからの出力信号の転送に伴うノイズを低減させることができる。
［適用例５］
上記適用例に係る画像読取装置は、前記画像読取チップを移動させる移動部を含み、前記出力選択部は、前記第２の駆動能力を選択してもよい。
本適用例に係る画像読取装置では、画像読取チップが移動するので、画像読取チップの移動距離に応じた長さの信号転送ケーブルが必要となる。従って、本適用例に係る画像読取装置によれば、画像読取チップからの出力信号の転送配線が長くなり、配線負荷が比較的大きくなるため、画像読取チップの出力回路が第１の駆動能力よりも大きい第２の駆動能力（最小ではない駆動能力）に設定され、その結果、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制しながら、画像読取チップからの出力信号の転送を確実に行うことができる。
［適用例６］
上記適用例に係る画像読取装置において、前記第２の駆動能力は、前記複数の駆動能力の中で最大であってもよい。
本適用例に係る画像読取装置によれば、画像読取チップの出力回路が最大の駆動能力に設定されるので、画像読取チップからの出力信号の転送を確実に行うことができる。
［適用例７］
上記適用例に係る画像読取装置において、前記端子は、一定の電圧を出力する電圧源に
電気的に接続されてもよい。
本適用例に係る画像読取装置によれば、その組み立て時に、画像読取チップの端子を所定の電圧源と接続することにより、画像読取チップの出力回路の駆動能力を容易に設定することができる。
［適用例８］
上記適用例に係る画像読取装置は、前記画像読取チップの動作を制御する制御部を含み、前記端子に入力される前記信号は、前記制御部から転送されてもよい。
本適用例に係る画像読取装置によれば、制御部から転送される信号に基づいて画像読取チップの出力回路の駆動能力が選択されるので、画像読取装置の組み立て後に、画像読取チップからの出力信号の負荷の変化に応じて出力回路の駆動能力を変更可能であり、過剰な電力消費や信号転送に伴う過剰なノイズの発生を効果的に抑制することができる。
［適用例９］
本適用例に係る半導体装置は、端子と、光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素信号に基づく信号を、第１の駆動能力及び前記第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な出力回路と、前記出力回路の駆動能力を前記複数の駆動能力から選択する出力選択部と、を含み、前記出力選択部は、前記端子に入力される信号に基づいて、前記出力回路の前記駆動能力を選択する。
本適用例に係る半導体装置によれば、端子に入力される信号に基づいて、出力回路の駆動能力を出力信号の転送配線の負荷の大きさに合わせて過剰にならないように適切に設定可能であるので、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制することができる。
第１実施形態のスキャナーの外観を例示した斜視図である。 第１実施形態のスキャナーの断面を例示した図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 第１実施形態のスキャナーの機能構成例を示す図である。 解像度設定信号の一例を示す図である。 画像読取チップの機能ブロック図である。 画素部の構成を示す図である。 画像読取チップの各信号のタイミングチャート図である。 出力回路の構成例を示す図である。 出力回路の他の構成例を示す図である。 出力選択部によるデコード論理の真理値表の一例を示す図である。 第２実施形態のスキャナーの機能構成例を示す図である。 第３実施形態のスキャナーの外観を例示した斜視図である。 第３実施形態のスキャナーの内部を表す斜視図である。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
以下、添付した図面を参照して、本発明の画像読取装置の一例であるスキャナー１について説明する。
１．第１実施形態
１−１．スキャナーの構造
図１は、第１実施形態のスキャナー１（画像読取装置）の外観を例示した斜視図である。第１実施形態のスキャナー１は、読み取り対象物を光学的に読み取り、画像データを出力する画像読み取り装置である。
図１に示されるように、スキャナー１は、ケース１０と、前蓋板２０と、後蓋板３０と、を備える。
前蓋板２０は、略矩形状に形成された板状部２１と、脚部２２と、を備え、板状部２１上に導入口に導入する原稿（「画像が形成された媒体」の一例）を支持する。
ケース１０は略筺形状を備え、内部には後述する種々の装置を格納している。ケース１０は、給紙口１１と、排紙口１２と、表示パネル１３と、操作スイッチ１４と、を備える。給紙口１１は、ケース１０の上側に配置され、前蓋板２０の板状部２１上の原稿は、脚部２２の間を通って給紙口１１に導入される。排紙口１２は、給紙口１１から導入され、内部装置により画像を読み取られた原稿が排出される。表示パネル１３は、ケース１０の上側に配置され、スキャナー１の動作状況のほか、読み取り精度や読み取り範囲等について表示する。操作スイッチ１４は、スキャナー１の動作や読み取り精度等についての入力を可能にする。
後蓋板３０は、前蓋板２０の後側に配置され、前蓋板２０の閉蓋時に給紙口１１を覆うように設けられている。
図２は、スキャナー１の断面を例示した図である。図２を用いて、スキャナー１の動作について説明する。スキャナー１は、ケース１０の内部に、給紙ローラー５１と、排紙ローラー５２と、透過板５３と、イメージセンサーモジュール４１と、メイン基板６０とを備える。スキャナー１は、板状部２１に載置された原稿を、給紙口１１から給紙ローラー５１により透過板５３上に搬送する。原稿が透過板５３上に搬送されると、イメージセンサーモジュール４１は、透過板５３を介して原稿面に光を照射し、原稿から反射した光（画像からの光）を受けて、光電変換により得られる信号に基づく画像信号を生成することにより、原稿面の画像を読み取る。イメージセンサーモジュール４１は、例えば、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）方式のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーである。イメージセンサーモジュール４１が生成した画像信号は、メイン基板６０に転送されて処理される。そして、原稿は、１ライン分ずつ読み取られ、読み取りが完了する都度、ローラーにより排紙口１２方向に搬送される。読み取られた原稿は排紙ローラー５２により排紙口１２へ搬送される。
給紙ローラー５１及び排紙ローラー５２は、原稿を搬送する搬送部を構成しており、第１実施形態のスキャナー１は、いわゆるシートフィード型のスキャナーである。
図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チッ
プ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。
図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子（図７、図８参照）を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナー１を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナー１を実現することができる。
１−２．スキャナーの機能構成
図５は、第１実施形態のスキャナー１の機能構成例を示す機能ブロック図である。図５に示される例では、スキャナー１は、制御部２００、アナログフロントエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで構成されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５は、イメージセンサーモジュール４１に含まれている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、モジュール基板４１４とは異なる、図２に示されるメイン基板６０（制御基板）に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。
制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂの動作を制御する。具体的には、制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つずつ順番に発光させる。
また、制御部２００は、ｍ個の画像読取チップ４１５の動作を制御する。具体的には、制御部２００は、ｍ個の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫはｍ個の画像読取チップ４１５の動作クロック信号であり、ｍ個の画像読取チップ４１５の各々はクロック信号ＣＬＫに基づいて動作する。また、解像度設定信号ＲＥＳは、スキャナー１による画像の読み取りの解像度を設定するための信号である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。
図６に示されるように、本実施形態では、解像度設定信号ＲＥＳがアクティブ（ハイレ
ベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６００ｄｐｉ，１２００ｄｐｉの各解像度が設定されるものとする。
各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＥＮｊ（本実施形態ではハイパルス信号）を受けると、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し、出力する。
本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ１を生成し、画像読取チップ４１５−１に供給する。また、画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了する少し前にチップイネーブル信号ＥＮｊ＋１（ハイパルス信号）を生成する。そして、チップイネーブル信号ＥＮ２〜ＥＮｍは、それぞれ、画像読取チップ４１５−２〜４１５−ｍに供給される。
これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した後、ｍ個の画像読取チップ４１５が順番に画像信号ＳＯを出力することになる。そして、イメージセンサーモジュール４１は、ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯを不図示の端子から出力する。画像信号ＳＯは、イメージセンサーモジュール４１（ｍ個の画像読取チップ４１５）と、アナログフロントエンド（ＡＦＥ）２０２及び制御部２００が実装されているメイン基板６０とを電気的に接続する不図示の配線を伝達してメイン基板６０に転送される。
ここで、ｍ個の画像読取チップ４１５は、入力端子ＩＰ４（図７参照）に出力制御信号ＯＥＡが供給され、入力端子ＩＰ５（図７参照）に出力制御信号ＯＥＢが供給され、出力制御信号ＯＥＡ，ＯＥＢに基づいて選択される複数の駆動能力のいずれかで画像信号ＳＯを出力可能である。特に、本実施形態では、ｍ個の画像読取チップ４１５において、入力端子ＩＰ４（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＡを出力する電圧源（不図示）に電気的に接続され、入力端子ＩＰ５（図７参照）はボンディングワイヤー等を介して一定の電圧ＶＢを出力する電圧源（不図示）に電気的に接続される。これらの電圧源は、スキャナー１の内部に設けられていてもよいし、その外部に設けられていてもよい。本実施形態では、ｍ個の画像読取チップ４１５はすべて同じ種類のチップ（同じ構成のＩＣチップ）であり、画像読取チップ４１５の詳細な回路構成及び動作については後述する。
アナログフロントエンド（ＡＦＥ）２０２は、ｍ個の画像読取チップ４１５が順番に出力する画像信号ＳＯを受け取り、各画像信号ＳＯに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。
制御部２００は、アナログフロントエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。
１−３．画像読取チップの構成及び動作
図７は、画像読取チップ４１５の機能ブロック図である。図７に示される画像読取チップ４１５は、制御回路１００、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１
０、ＣＤＳ（Correlated Double Sampling）回路１２０、サンプルホールド回路１３０、出力回路１４０及び出力選択部１５０を備えている。画像読取チップ４１５は、２つの電源端子ＶＤＰ，ＶＳＰからそれぞれ電源電圧ＶＤＤ（例えば３．３Ｖ）及び電源電圧ＶＳＳ（例えば０Ｖ）が供給され、３つの入力端子ＩＰ１，ＩＰ２，ＩＰ３からそれぞれ入力されるチップイネーブル信号ＥＮ＿Ｉ（図５のチップイネーブル信号ＥＮ１〜ＥＮｍのいずれか）、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫと、２つの入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢと、基準電圧供給端子ＶＲＰから供給される基準電圧ＶＲＥＦとに基づいて動作する。
チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫは、制御回路１００に入力される。制御回路１００は、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫに基づいて、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０、ＣＤＳ回路１２０及びサンプルホールド回路１３０の動作を制御する。具体的には、制御回路１００は、昇圧回路１１１を制御する制御信号ＣＰＣ、画素駆動回路１１２を制御する制御信号ＤＲＣ、ＣＤＳ回路１２０を制御する制御信号ＣＤＳＣ、サンプルホールド回路１３０を制御するサンプリング信号ＳＭＰ、画素部１１０を制御する画素選択信号ＳＥＬ０、リセット信号ＲＳＴ及び第２転送制御信号Ｔｘ２（Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ）及びチップイネーブル信号ＥＮ＿Ｏを生成する。制御回路１００の具体的な回路構成及び動作については後述する。
昇圧回路１１１は、制御回路１００からの制御信号ＣＰＣに基づいて、電源電圧ＶＤＤを昇圧し、昇圧された電源電圧をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露光時間Δｔの間に受光素子による光電変換に基づいて生成された電荷（受光素子に蓄積された電荷）を転送するための制御信号であり、ｎ個の画素部１１０に共通に供給される。
画素駆動回路１１２は、制御回路１００からの制御信号ＤＲＣに基づいて、ｎ個の画素部１１０を駆動する駆動信号Ｄｒｖを生成する。ｎ個の画素部１１０は１次元方向に並んで設けられており、駆動信号Ｄｒｖは、駆動信号線３１１によってｎ個の画素部１１０に転送される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄｒｖがアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力される。
ｎ個の画素部１１０は、被読取媒体に形成されている画像からの光を受けて光電変換する受光素子を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信号Ｄｒｖに基づき、受光素子が露光時間Δｔの間に受けた光に応じた電圧の画素信号を出力する。ｎ個の画素部１１０から出力される出力信号（画素信号）は、出力信号線３０１によって順番にＣＤＳ回路１２０に転送される。
ｎ個の画素部１１０はすべて同じ構成であり、図８は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図８に示されるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えている。すなわち、画素部１１０は、４画素を含んでいる。
受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソ
ースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続され、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されている。
ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２のソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスターＭ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトランジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。従って、ＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、第１転送制御信号Ｔｘ１に基づいて導通するか否かを切り替えるスイッチとして機能する。
４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスターＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲートには信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃが供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。
ＮＭＯＳトランジスターＭ３のドレインには、例えば電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスターＭ３のゲートにはリセット信号ＲＳＴが供給される。
ＮＭＯＳトランジスターＭ４のドレインには、例えば電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続されている。
ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１に接続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力信号（画素選択信号ＳＥＬｉ）が供給される。
フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖが入力され、駆動信号Ｄｒｖの立ち上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延させた画素選択信号ＳＥＬｉ出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロップ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクティブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻る。
このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖはすべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、受けた光に応じた電荷（負の電荷）を蓄積する。
次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光素子ＰＤ１による光電変換に基づいて生成された電荷（受光素子ＰＤ１に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１１を介して、ＮＭＯＳトランジスターＭ１１のドレインとＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中
間蓄積容量Ｃ１（不図示）に転送されて蓄積される。また、受光素子ＰＤ２による光電変換に基づいて生成された電荷（受光素子ＰＤ２に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１２を介して、ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。また、受光素子ＰＤ３による光電変換に基づいて生成された電荷（受光素子ＰＤ３に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１３を介して、ＮＭＯＳトランジスターＭ１３のドレインとＮＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不図示）に転送されて蓄積される。また、受光素子ＰＤ４による光電変換に基づいて生成された電荷（受光素子ＰＤ４に蓄積された電荷（負の電荷））は、ＮＭＯＳトランジスターＭ１４を介して、ＮＭＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。
次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に供給される駆動信号Ｄｒｖは、クロック信号ＣＬＫの半周期毎に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。
また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となる。
具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。
また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。
また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期において、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。
そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負の電荷）の分だけ減少する。
また、画素信号の読み出し対象の画素部１１０では、画素選択信号ＳＥＬｉ−１が一定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。
これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じて、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトランジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４のソース電位に応じた電圧の画素信号が出力信号線３０１に出力される。
一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出力されない。
なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号には、電荷転送を短時間で効率よく行うため、昇圧回路１１１の出力が用いられている。
図７に戻り、ＣＤＳ回路１２０は、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏが入力され、制御回路１００からの制御信号ＣＤＳＣに基づいて動作する。ＣＤＳ回路１２０は、ｎ個の画素部１１０が有する増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏに重畳されている雑音を、基準電圧ＶＲＥＦを基準とする相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２０は、ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノイズ低減回路である。
サンプルホールド回路１３０は、ＣＤＳ回路１２０によって雑音が除去された画像信号をサンプリング信号ＳＭＰに基づいてサンプリングし、サンプリングした信号をホールドして出力回路１４０に出力する。
出力回路１４０は、サンプルホールド回路１３０が出力する信号を増幅して画像信号ＳＯを生成する。前述の通り、画像信号ＳＯは出力端子ＯＰ１を介して画像読取チップ４１５から出力され、アナログフロントエンド（ＡＦＥ）２０２に供給される（図５参照）。
特に、本実施形態では、出力回路１４０は、画素信号に基づく信号である画像信号ＳＯを、第１の駆動能力及び第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能である。具体的には、出力回路１４０は、駆動能力選択信号ＯＥ１，ＯＥ２が供給され、駆動能力選択信号ＯＥ１，ＯＥ２に基づいて選択される複数の駆動能力のいずれかで画像信号ＳＯを出力する。
出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢに基づいて、出力回路１４０の駆動能力を複数の駆動能力から選択する。具体的には、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢをデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。
制御回路１００は、出力回路１４０からの画像信号ＳＯの出力が終了する少し前に、ハイパルス信号であるチップイネーブル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し、出力端子ＯＰ２から次段の画像読取チップ４１５に出力する。その後、制御回路１００は、出力回路１４０に画像信号ＳＯの出力を停止させて出力端子ＯＰ１をハイインピーダンスにする。
図９は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図９は、スキャナー１による画像の読み取りの解像度が３００ｄｐｉに設定された場合のタイミ
ングチャート図である。
図９に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、以降、各画素部１１０には３００ｄｐｉでの各種の信号が供給される。
まず、クロック信号ＣＬＫの数周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる。
次に、チップイネーブル信号ＥＮ＿Ｉ（ハイパルス）が入力されると、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレベル）になる。
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、ＣＤＳ回路１２０によって雑音が除去され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイレベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、ＣＤＳ回路１２０によって雑音が除去され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが２番目の画素信号に対応する電圧となる。
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、３番目〜ｎ番目までの画素信号に応じた電圧となる。
また、画像信号ＳＯの出力（ｎ番目の画素信号に応じた電圧の出力）が終了する少し前に、チップイネーブル信号ＥＮ＿Ｏ（ハイパルス）が出力され、画像信号ＳＯの出力が終了すると、出力端子ＯＰ１がハイインピーダンスになる。
１−４．出力回路の構成
図１０は、本実施形態における出力回路１４０の構成の一例を示す図である。図１０に示される出力回路１４０は、抵抗１４１、３つのＮＭＯＳトランジスター１４２，１４３，１４４及び２つのスイッチ１４５，１４６を備えている。
抵抗１４１は、一端に、例えば電源電圧ＶＤＤが供給され、他端はＮＭＯＳトランジスター１４２のドレイン端子と接続されている。この抵抗１４１の他端における信号は、出力回路１４０からの出力信号ＯＵＴであり、出力信号ＯＵＴが画像信号ＳＯ（図７参照）となる。
ＮＭＯＳトランジスター１４２は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地されている。また、ＮＭＯＳトランジスター１４２のゲート端子には、出力回路１４０への入力信号ＩＮが供給される。この入力信号ＩＮは、サンプルホールド回路１３０（図７参照）の出力信号である。
スイッチ１４５は、第１端子がＮＭＯＳトランジスター１４２のゲート端子と接続されており、第２端子には例えば電源電圧ＶＳＳが供給され、第３端子がＮＭＯＳトランジスター１４３のゲート端子と接続されている。また、スイッチ１４５の制御端子には、駆動能力選択信号ＯＥ１が供給され、駆動能力選択信号ＯＥ１がアクティブ（本実施形態ではハイレベル）のときは、スイッチ１４５の第１端子と第３端子とが導通し、ＮＭＯＳトランジスター１４３のゲート端子に入力信号ＩＮが供給される。また、駆動能力選択信号ＯＥ１が非アクティブ（本実施形態ではローレベル）のときは、スイッチ１４５の第２端子と第３端子とが導通し、ＮＭＯＳトランジスター１４３のゲート端子に例えば電源電圧ＶＳＳが供給される。
ＮＭＯＳトランジスター１４３は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地され、ゲート端子がスイッチ１４５の第３端子と接続されている。
スイッチ１４６は、第１端子がＮＭＯＳトランジスター１４２のゲート端子と接続されており、第２端子には例えば電源電圧ＶＳＳが供給され、第３端子がＮＭＯＳトランジスター１４４のゲート端子と接続されている。また、スイッチ１４６の制御端子には、駆動能力選択信号ＯＥ２が供給され、駆動能力選択信号ＯＥ２がアクティブ（本実施形態ではハイレベル）のときは、スイッチ１４６の第１端子と第３端子とが導通し、ＮＭＯＳトランジスター１４４のゲート端子に入力信号ＩＮが供給される。また、駆動能力選択信号ＯＥ２が非アクティブ（本実施形態ではローレベル）のときは、スイッチ１４６の第２端子と第３端子とが導通し、ＮＭＯＳトランジスター１４４のゲート端子に例えば電源電圧ＶＳＳが供給される。
ＮＭＯＳトランジスター１４４は、ドレイン端子が抵抗１４１の他端と接続され、ソース端子が接地され、ゲート端子がスイッチ１４６の第３端子と接続されている。
例えば、３つのＮＭＯＳトランジスター１４２，１４３，１４４は、閾値やゲートサイズ（Ｗ／Ｌ）が同じである（製造誤差は許容される）。
このように構成されている出力回路１４０は、ソース接地回路であり、入力信号ＩＮの電圧が、ＮＭＯＳトランジスター１４２，１４３，１４４が線形領域で動作する所定の範囲に含まれるときは、入力信号ＩＮの電圧が高いほど、抵抗１４１に流れる電流が大きくなる（抵抗１４１での電圧降下が大きくなる）ため、出力信号ＯＵＴの電圧が低くなる。従って、サンプルホールド回路１３０の出力信号（入力信号ＩＮ）の電圧が所定の範囲でのみ変化するようにしておけば、画像信号ＳＯ（出力信号ＯＵＴ）はサンプルホールド回路１３０の出力信号（入力信号ＩＮ）が反転増幅された信号となる。
そして、出力回路１４０において、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともに非アクティブ（ローレベル）のときは、ＮＭＯＳトランジスター１４２のドレイン−ソース間には電流Ｉ１が流れるが、ＮＭＯＳトランジスター１４３，１４４のドレイン−ソース間には電流が流れない。従って、抵抗１４１には電流Ｉ１が流れ、このときの駆動能力（駆動電流）をα１とする。
また、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）かつ駆動能力選択信号ＯＥ２が非アクティブ（ローレベル）のときは、ＮＭＯＳトランジスター１４２，１４３のドレイン−ソース間にはそれぞれ電流Ｉ１が流れるが、ＮＭＯＳトランジスター１４４のドレイン−ソース間には電流が流れない。従って、抵抗１４１には電流Ｉ１の２倍の電流が流れ、このときの駆動能力（駆動電流）α２はα１の２倍である。
また、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともにアクティブ（ハイレベル）のときは、ＮＭＯＳトランジスター１４２，１４３，１４４のドレイン−ソース間にそれぞれ電流Ｉ１が流れる。従って、抵抗１４１には電流Ｉ１の３倍の電流が流れ、このときの駆動能力（駆動電流）α３はα１の３倍である。
なお、図１０に示される出力回路１４０では、駆動能力がα１，α２，α３のときの増幅率をそれぞれβ１，β２，β３とすると、β２はβ１の２倍であり、β３はβ１の３倍であるが、出力回路１４０は、増幅率が一定のまま複数の駆動能力を選択可能な構成の回路であってもよい。
図１１は、本実施形態における出力回路１４０の他の構成の一例を示す図である。図１１に示される出力回路１４０は、５つのＣＭＯＳインバーター素子１６１，１６２，１６３，１６４，１６５、２つのＰＭＯＳトランジスター１６６，１６７及び２つのＮＭＯＳトランジスター１６８，１６９を備えている。
ＣＭＯＳインバーター素子１６１は、高電源端子には例えば電源電圧ＶＤＤが供給され、低電源端子には例えば電源電圧ＶＳＳが供給される。また、ＣＭＯＳインバーター素子１６１の入力端子には出力回路１４０への入力信号ＩＮが共通に供給される。この入力信号ＩＮは、サンプルホールド回路１３０（図７参照）の出力信号である。また、ＣＭＯＳインバーター素子１６１の出力端子から出力される信号は、出力回路１４０からの出力信号ＯＵＴであり、出力信号ＯＵＴが画像信号ＳＯ（図７参照）となる。
ＣＭＯＳインバーター素子１６４は、入力端子に駆動能力選択信号ＯＥ１が供給され、出力端子がＰＭＯＳトランジスター１６６のゲート端子と接続されている。
ＰＭＯＳトランジスター１６６は、ゲート端子がＣＭＯＳインバーター素子１６４の出力端子と接続され、ソース端子に例えば電源電圧ＶＤＤが供給され、ドレイン端子がＣＭＯＳインバーター素子１６２の高電源端子と接続されている。従って、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、ＰＭＯＳトランジスター１６６のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６２の高電源端子に例えば電源電圧ＶＤＤが供給される。
ＮＭＯＳトランジスター１６８は、ゲート端子に駆動能力選択信号ＯＥ１が供給され、ソース端子に例えば電源電圧ＶＳＳが供給され、ドレイン端子がＣＭＯＳインバーター素子１６２の低電源端子と接続されている。従って、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、ＮＭＯＳトランジスター１６８のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６２の低電源端子に例えば電源電圧ＶＳＳが供給される。
ＣＭＯＳインバーター素子１６２は、高電源端子がＰＭＯＳトランジスター１６６のドレイン端子と接続され、低電源端子がＮＭＯＳトランジスター１６８のドレイン端子と接続されている。従って、ＣＭＯＳインバーター素子１６２は、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）のときに、高電源端子及び低電源端子にそれぞれ例えば電源電圧ＶＤＤ及び電源電圧ＶＳＳが供給されて動作する。また、ＣＭＯＳインバーター素子１６２の入力端子は、ＣＭＯＳインバーター素子１６１の入力端子と接続されており、入力信号ＩＮが供給される。また、ＣＭＯＳインバーター素子１６２の出力端子は、ＣＭＯＳインバーター素子１６１の出力端子と接続されている。
ＣＭＯＳインバーター素子１６５は、入力端子に駆動能力選択信号ＯＥ２が供給され、出力端子がＰＭＯＳトランジスター１６７のゲート端子と接続されている。
ＰＭＯＳトランジスター１６７は、ゲート端子がＣＭＯＳインバーター素子１６５の出力端子と接続され、ソース端子に例えば電源電圧ＶＤＤが供給され、ドレイン端子がＣＭＯＳインバーター素子１６３の高電源端子と接続されている。従って、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、ＰＭＯＳトランジスター１６７のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６３の高電源端子に例えば電源電圧ＶＤＤが供給される。
ＮＭＯＳトランジスター１６９は、ゲート端子に駆動能力選択信号ＯＥ２が供給され、ソース端子に例えば電源電圧ＶＳＳが供給され、ドレイン端子がＣＭＯＳインバーター素子１６３の低電源端子と接続されている。従って、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、ＮＭＯＳトランジスター１６９のソース−ドレイン間が導通し、ＣＭＯＳインバーター素子１６３の低電源端子に例えば電源電圧ＶＳＳが供給される。
ＣＭＯＳインバーター素子１６３は、高電源端子がＰＭＯＳトランジスター１６７のドレイン端子と接続され、低電源端子がＮＭＯＳトランジスター１６９のドレイン端子と接続されている。従って、ＣＭＯＳインバーター素子１６３は、駆動能力選択信号ＯＥ２がアクティブ（ハイレベル）のときに、高電源端子及び低電源端子にそれぞれ例えば電源電圧ＶＤＤ及び電源電圧ＶＳＳが供給されて動作する。また、ＣＭＯＳインバーター素子１６３の入力端子は、ＣＭＯＳインバーター素子１６１の入力端子と接続されており、入力信号ＩＮが供給される。また、ＣＭＯＳインバーター素子１６３出力端子は、ＣＭＯＳインバーター素子１６１の出力端子と接続されている。
例えば、３つのＣＭＯＳインバーター素子１６１，１６２，１６３は、閾値やゲートサイズ（Ｗ／Ｌ）が同じである（製造誤差は許容される）。
このように構成されている出力回路１４０は、入力信号ＩＮの電圧が、ＣＭＯＳインバーター素子１６１，１６２，１６３が線形領域で動作する所定の範囲に含まれるときは、入力信号ＩＮの電圧が高いほど出力信号ＯＵＴの電圧が低くなる。従って、サンプルホールド回路１３０の出力信号（入力信号ＩＮ）の電圧が所定の範囲でのみ変化するようにしておけば、画像信号ＳＯ（出力信号ＯＵＴ）はサンプルホールド回路１３０の出力信号（入力信号ＩＮ）が反転増幅された信号となる。
そして、出力回路１４０において、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともに非アクティブ（ローレベル）のときは、ＣＭＯＳインバーター素子１６１は動作するが、ＣＭＯＳインバーター素子１６２，１６３は動作しない。従って、ＣＭＯＳインバーター素子１６１の高電源端子から出力端子へと電流Ｉ１が流れ、このときの駆動能力（駆動電流）をα１とする。
また、駆動能力選択信号ＯＥ１がアクティブ（ハイレベル）かつ駆動能力選択信号ＯＥ２が非アクティブ（ローレベル）のときは、ＣＭＯＳインバーター素子１６１，１６２が動作し、ＣＭＯＳインバーター素子１６３は動作しない。従って、ＣＭＯＳインバーター素子１６１，１６２の高電源端子から出力端子へとそれぞれ電流Ｉ１が流れ、このときの駆動能力（駆動電流）α２はα１の２倍である。
また、駆動能力選択信号ＯＥ１と駆動能力選択信号ＯＥ２がともにアクティブ（ハイレベル）のときは、ＣＭＯＳインバーター素子１６１，１６２，１６３がともに動作する。従って、ＣＭＯＳインバーター素子１６１，１６２，１６３の高電源端子から出力端子へとそれぞれ電流Ｉ１が流れ、このときの駆動能力（駆動電流）α３はα１の３倍である。
なお、図１１に示される出力回路１４０では、駆動能力がα１，α２，α３のときの増幅率をそれぞれβ１，β２，β３とすると、β１＝β２＝β３である。
このように、図１０又は図１１に示される出力回路１４０は、いずれも、駆動能力選択信号ＯＥ１，ＯＥ２の電圧レベルに応じて、画素信号に基づく信号である画像信号ＳＯを、駆動能力α１（「第１の駆動能力」の一例）、駆動能力α１よりも大きい駆動能力α２（「第１の駆動能力」の一例）及び駆動能力α１，α２よりも大きい駆動能力α３（「第２の駆動能力」の一例）のいずれかで出力可能である。駆動能力α１は、駆動能力α１，α２，α３の中で最小であり、駆動能力α３は、駆動能力α１，α２，α３の中で最大である。
前述の通り、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢをデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。
図１２に、出力選択部１５０によるデコード論理の真理値表の一例を示す。図１２に示される例では、出力制御信号ＯＥＡと出力制御信号ＯＥＢがともにローレベルであれば、駆動能力選択信号ＯＥ１，ＯＥ２はともにローレベルとなる。従って、入力端子ＩＰ４，ＩＰ５にそれぞれ供給される一定電圧ＶＡ，ＶＢがともに電源電圧ＶＳＳ（０Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα１となる。また、出力制御信号ＯＥＡがハイレベルかつ出力制御信号ＯＥＢがローレベルであれば、駆動能力選択信号ＯＥ１はハイレベルとなり、駆動能力選択信号ＯＥ２はローレベルとなる。従って、入力端子ＩＰ４に供給される一定電圧ＶＡが電源電圧ＶＤＤ（例えば、３．３Ｖ）であり、かつ、入力端子ＩＰ５に供給される一定電圧ＶＢが電源電圧ＶＳＳ（０Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα２となる。また、出力制御信号ＯＥＡがローレベルかつ出力制御信号ＯＥＢがハイレベルであれば、駆動能力選択信号ＯＥ１，ＯＥ２はともにハイレベルとなる。従って、入力端子ＩＰ４に供給される一定電圧ＶＡが電源電圧ＶＳＳ（０Ｖ）であり、かつ、入力端子ＩＰ５に供給される一定電圧ＶＢが電源電圧ＶＤＤ（例えば、３．３Ｖ）であれば、図１０又は図１１に示される出力回路１４０の駆動能力はα３となる。
このように、本実施形態における画像読取チップ４１５は、入力端子ＩＰ４，ＩＰ５にそれぞれ供給される一定電圧ＶＡ，ＶＢに応じて選択された駆動能力で画像信号ＳＯを出力することが可能であり、汎用性の高いＩＣチップである。
前述の通り、本実施形態のスキャナー１は、原稿が搬送されるシートフィード型のスキャナーであるため、イメージセンサーモジュール４１は移動する必要がない。従って、例えば、図２に示されるように、イメージセンサーモジュール４１は、アナログフロントエ
ンド（ＡＦＥ）２０２及び制御部２００が実装されているメイン基板６０に比較的近い場所に固定される。
そうすると、イメージセンサーモジュール４１（ｍ個の画像読取チップ４１５）とメイン基板６０とを電気的に接続する配線、すなわち、イメージセンサーモジュール４１のｍ個の画像読取チップ４１５からアナログフロントエンド（ＡＦＥ）２０２へ画像信号ＳＯを転送する配線（画像信号ＳＯの転送配線）は比較的短い。そのため、画像信号ＳＯの転送配線の負荷は比較的小さく、ｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力はα１又はα２に設定可能であり、最大の駆動能力α３に設定されなくてもよい。すなわち、ｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として駆動能力α１又はα２を選択してもよい。特に、イメージセンサーモジュール４１とメイン基板６０との距離（画像信号ＳＯの転送配線の長さ）が非常に短くなるような実装が行われる場合には、ｍ個の画像読取チップ４１５の各々の出力回路１４０の駆動能力は最小の駆動能力α１に設定可能である。すなわち、ｍ個の画像読取チップ４１５の各々において、出力選択部１５０は、出力回路１４０の駆動能力として最小の駆動能力α１を選択してもよい。
１−５．作用効果
以上に説明したように、第１実施形態のスキャナー１によれば、画像読取チップ４１５において、入力端子ＩＰ４，ＩＰ５にそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢの電圧ＶＡ，ＶＢに基づいて、出力回路１４０の駆動能力を画像信号ＳＯの転送配線の負荷の大きさに合わせて過剰にならないように適切に設定可能であるので、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制することができる。
特に、本実施形態のスキャナー１は、イメージセンサーモジュール４１が移動しないシートフィード型のスキャナーであるため、イメージセンサーモジュール４１はメイン基板６０に比較的近い場所に固定され得る。従って、画像読取チップ４１５からアナログフロントエンド（ＡＦＥ）２０２へ画像信号ＳＯを転送する配線が短く、配線負荷が比較的小さい。そのため、画像読取チップ４１５の出力回路１４０の駆動能力は比較的小さいα１又はα２に設定され、その結果、電力消費や画像信号ＳＯの転送に伴うノイズを低減させることができる。
また、第１実施形態のスキャナー１は、複数の駆動能力から選択された駆動能力で画像信号ＳＯを出力することが可能な汎用性の高い画像読取チップ４１５を用いるので、スキャナー１に特化した画像読取チップの設計が不要であり、低コスト化が可能である。
また、本実施形態のスキャナー１によれば、その組み立て時に、画像読取チップ４１５の入力端子ＩＰ４，ＩＰ５をそれぞれ一定電圧ＶＡ，ＶＢを出力する電圧源と接続すればよいので、画像読取チップ４１５の出力回路１４０の駆動能力を容易に設定することができる。
なお、本実施形態では、画像読取チップ４１５において、出力回路１４０の駆動能力はα１，α２，α３の３種類から選択可能であるが、２種類から選択可能でもよいし、４種類以上から選択可能でもよい。
２．第２実施形態
以下、第２実施形態のスキャナー１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明を省略し、主に第１実施形態と異なる内容について説明する。
第２実施形態のスキャナー１の構造は第１実施形態（図１〜図４）と同様であるため、その図示及び説明を省略する。また、第２実施形態における画像読取チップ４１５の機能ブロック図は第１実施形態（図７）と同様であるため、その図示及び説明を省略する。
図１３は、第２実施形態のスキャナー１の機能構成例を示す機能ブロック図である。図１３に示されるように、第２実施形態のスキャナー１では、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）の入力端子ＩＰ４に入力される出力制御信号ＯＥＡは、制御部２００から転送される。同様に、ｍ個の画像読取チップ４１５の入力端子ＩＰ５に入力される出力制御信号ＯＥＢは、制御部２００から転送される。例えば、制御部２００は、ｍ個の画像読取チップ４１５の入力端子ＩＰ４に、出力制御信号ＯＥＡとして一定電圧ＶＡを供給する。同様に、制御部２００は、ｍ個の画像読取チップ４１５の入力端子ＩＰ５に、出力制御信号ＯＥＢとして一定電圧ＶＢを供給する。
第１実施形態と同様、画像読取チップ４１５において、出力選択部１５０は、入力端子ＩＰ４，ＩＰ５からそれぞれ入力される出力制御信号ＯＥＡ，ＯＥＢを、例えば図１２に示されたデコード論理に従ってデコードして駆動能力選択信号ＯＥ１，ＯＥ２を生成し、出力回路１４０に供給する。そして、第１実施形態と同様、出力回路１４０は、例えば、図１０又は図１１に示される構成の回路であり、駆動能力選択信号ＯＥ１，ＯＥ２の電圧レベルに応じて、画像信号ＳＯを、駆動能力α１，α２，α３のいずれかで出力する。
以上に説明した第２実施形態のスキャナー１によれば、第１実施形態と同様の効果を奏する。さらに、第２実施形態のスキャナー１によれば、制御部２００から転送される出力制御信号ＯＥＡ，ＯＥＢに基づいて画像読取チップ４１５の出力回路１４０の駆動能力が選択されるので、スキャナー１の組み立て後に、画像信号ＳＯの負荷の変化に応じて出力回路１４０の駆動能力を変更可能であり、過剰な電力消費や信号転送に伴う過剰なノイズの発生を効果的に抑制することができる。
３．第３実施形態
図１４は、第３実施形態のスキャナー１（画像読取装置）の外観を例示した斜視図である。図１５は、スキャナー１の内部を表す斜視図である。各図において示すＸ−Ｙ−Ｚ座標系は、Ｘ方向及びＹ方向が水平方向であり、このうちＸ方向が画像読取ユニット６２の走査方向であり、スキャナー１の奥行方向である。また、Ｙ方向が画像読取ユニット６２の延設方向であり、スキャナー１の幅方向である。Ｚ方向は重力方向であり、スキャナー１の高さ方向である。尚、各図において＋Ｚ方向をスキャナー１の上面側とし、−Ｚ方向側をスキャナー１の下面側とする。
図１４に示されるように、第３実施形態のスキャナー１は、原稿台ガラス７２を備え、この原稿台ガラス７２の上面が、原稿（「画像が形成された媒体」の一例）を載置する原稿載置面７２ａを形成する。原稿台ガラス７２は本実施形態では透明なガラス板である。原稿台ガラス７２の周囲は複数のフレームにより構成されており、これらフレームにより画設された矩形領域が、画像読取ユニット６２（図１５参照）によって読み取りが可能な原稿読み取り領域（原稿載置面７２ａ）となる。
尚、スキャナー１は不図示の開閉可能なカバーを備えており、このカバーが、原稿載置面７２ａを開閉する様に構成されている。またこのカバーには弾性材（例えばスポンジ）により形成された原稿押さえマット（不図示）が設けられており、カバーを閉じた際に、原稿載置面７２ａに載置された原稿が前記原稿押さえマットにより押圧され、その被読み取り面が原稿載置面７２ａに密着するようになっている。
原稿載置面７２ａを画設するフレームは、右アッパーフレーム６７、左アッパーフレー
ム６８、リアフレーム６９、上フロントフレーム７０により構成されている。これらフレームは、筐体６５に対して取り付けられる。尚、上フロントフレーム７０の下側には、下フロントフレーム７１が筐体６５に対して取り付けられる。符号７３は、スキャナー１を操作する操作ボタンである。以上の各フレームおよび筐体６５は、例えば、全て樹脂材料により形成される。
筐体６５は箱形の形状を成しており、図１５に示されるように、この筐体６５に画像読取ユニット６２が設けられている。
画像読取ユニット６２は、イメージセンサーモジュール４１とイメージセンサーモジュール４１を保持するキャリッジ６４とによって構成されている。イメージセンサーモジュール４１は、キャリッジ６４に取り付けられる付勢部材（不図示）によってキャリッジ６４内において＋Ｘ方向に付勢された状態で保持されている。
イメージセンサーモジュール４１は、原稿載置面７２ａに載置された原稿に光を照射し、原稿からの反射光（画像からの光）を受けて、光電変換により得られる信号に基づく画像信号を生成することにより、原稿の情報（画像）を読み取る。第１実施形態又は第２実施形態と同様、イメージセンサーモジュール４１は、例えば、ＣＩＳ方式のＣＭＯＳラインセンサーであり、その構造及び機能は第１実施形態で説明したため、省略する。
キャリッジ６４は、ガイド部６６に対して移動可能に係合するとともに、下面側にキャリッジ６４を移動させる駆動源としての不図示のモーターを備え、ガイド部６６に案内されてモーターの駆動力によってＸ軸方向に移動するように構成されている。キャリッジ６４には、ガイド部６６側の凸部７８に対してスライド可能に係合する係合部材８０が設けられている。
キャリッジ６４の下面側に設けられるモーターには、フレキシブルフラットケーブル８１の一端が接続されている。フレキシブルフラットケーブル８１の他端は不図示の電力供給源に接続されており、電力供給源からフレキシブルフラットケーブル８１を介してモーターに電力が供給される。フレキシブルフラットケーブル８１は、キャリッジ６４の下面側から引き出され、キャリッジ６４の所定の位置、例えばキャリッジ６４の＋Ｘ方向側の壁面の位置８６に固定されてから筐体６５内に引き回されている。そして、フレキシブルフラットケーブル８１は、湾曲した部分を有することにより、キャリッジ６４の移動、すなわち、画像読取ユニット６２の移動に追従して変形可能に構成されている。
また、イメージセンサーモジュール４１は、複数（ｍ個）の画像読取チップ４１５が配置されているモジュール基板４１４（図３，図４参照）を備え、モジュール基板４１４には、フレキシブルフラットケーブル８２が接続されている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２（図５参照）を含む処理部２からの各種の信号は、フレキシブルフラットケーブル８２を介して画像読取チップ４１５に転送される。また、画像読取チップ４１５からの画像信号ＳＯは、フレキシブルフラットケーブル８２を介して処理部２に転送される。フレキシブルフラットケーブル８２は、イメージセンサーモジュール４１の下面側から引き出されてキャリッジ６４の＋Ｘ方向側の壁面に固定されている。フレキシブルフラットケーブル８２のキャリッジ６４への固定位置は、符号８７で示されている。フレキシブルフラットケーブル８２も、フレキシブルフラットケーブル８１と同様に、湾曲した部分を有することにより、キャリッジ６４の移動、すなわち、画像読取ユニット６２の移動に追従して変形可能に構成されている。
キャリッジ６４及びキャリッジ６４の駆動源である不図示のモーターは、画像読取ユニット６２（画像読取チップ４１５を備えたイメージセンサーモジュール４１）を移動させ
る移動部を構成しており、第３実施形態のスキャナー１は、いわゆるフラットベッド型のスキャナーである。従って、イメージセンサーモジュール４１の移動距離に応じた長さのフレキシブルフラットケーブル８２が必要となるため、画像信号ＳＯを転送するフレキシブルフラットケーブル８２が長くなり、配線負荷が比較的大きくなる。そのため、画像読取チップ４１５の出力回路１４０の駆動能力は、最小の駆動能力α１以外の駆動能力α２又はα３に設定される。特に、フレキシブルフラットケーブル８２が非常に長くなるような実装が行われる場合には、出力回路１４０の駆動能力は最大の駆動能力α３に設定可能である。
第３実施形態におけるイメージセンサーモジュール４１の構成は第１実施形態（図３及び図４）と同様であるため、その図示及び説明を省略する。また、第３実施形態のスキャナーの機能構成例は第１実施形態（図５）又は第２実施形態（図１３）と同様であるため、その図示及び説明を省略する。また、第３実施形態における画像読取チップ４１５の機能ブロック図は第１実施形態（図７）と同様であるため、その図示及び説明を省略する。
以上に説明した第３実施形態のスキャナー１によれば、第１実施形態と同様の効果を奏する。さらに、第３実施形態のスキャナー１では、画像読取チップ４１５を備えたイメージセンサーモジュール４１が移動するフラットベッド型のスキャナーであるため、画像信号ＳＯを転送するフレキシブルフラットケーブル８２が長くなり、配線負荷が比較的大きくなる。従って、第３実施形態のスキャナー１によれば、画像読取チップ４１５の出力回路１４０の駆動能力は比較的大きいα２又はα３に設定され、その結果、過剰な電力消費や信号転送に伴う過剰なノイズの発生を抑制しながら、画像信号ＳＯの転送を確実に行うことができる。
以上、本実施形態について説明したが、本発明はこれら本実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の各実施形態を適宜組み合わせることも可能である。
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
１…スキャナー、２…処理部、１０…ケース、１１…給紙口、１２…排紙口、１３…表示パネル、１４…操作スイッチ、２０…前蓋板、２１…板状部、２２…脚部、３０…後蓋板、４１…イメージセンサーモジュール、５１…給紙ローラー、５２…排紙ローラー、５３…透過板、６０…メイン基板、６２…画像読取ユニット、６４…キャリッジ、６５…筐体、６６…ガイド部、６７…右アッパーフレーム、６８…左アッパーフレーム、６９…リアフレーム、７０…上フロントフレーム、７１…下フロントフレーム、７２…原稿台ガラス、７２ａ…原稿載置面、７３…操作ボタン、７８…凸部、８０…係合部材、８１…フレキシブルフラットケーブル、８２…フレキシブルフラットケーブル、８６…固定位置、８７…固定位置、１００…制御回路、１１０…画素部、１１１…昇圧回路、１１２…画素駆動回路、１２０…ＣＤＳ回路、１３０…サンプルホールド回路、１４０…出力回路、１４１…抵抗、１４２，１４３，１４４…ＮＭＯＳトランジスター、１４５，１４６…スイッチ、１５０…出力選択部、１６１，１６２，１６３，１６４，１６５…ＣＭＯＳインバーター素子、１６６，１６７…ＰＭＯＳトランジスター、１６８，１６９…ＮＭＯＳトランジスター、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、３００…制御信
号線、３０１…出力信号線、３１１…駆動信号線、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、ＩＰ１，ＩＰ２，ＩＰ３，ＩＰ４，ＩＰ５…入力端子、ＯＰ１，ＯＰ２…出力端子、ＶＤＰ，ＶＳＰ…電源端子、ＶＲＰ…基準電圧供給端子、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＣＬＫ…クロック信号、ＣＤＳＣ…制御信号、ＣＰＣ…制御信号、ＤＲＣ…制御信号、Ｄｒｖ…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，ＥＮ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＯＥ１，ＯＥ２…駆動能力選択信号、ＯＥＡ，ＯＥＢ…出力制御信号、ＲＥＳ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭＰ…サンプリング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ…画像信号、ＳＯ…画像信号、ＶＡ，ＶＢ…一定電圧、ＶＤＤ，ＶＳＳ…電源電圧、ＶＲＥＦ…基準電圧

Claims (9)

  1. 画像を読み取るための画像読取チップを含む画像読取装置であって、
    前記画像読取チップは、
    端子と、
    前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
    前記画素信号に基づく信号を、第１の駆動能力及び前記第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な出力回路と、
    前記出力回路の駆動能力を前記複数の駆動能力から選択する出力選択部と、
    を備え、
    前記出力選択部は、前記端子に入力される信号に基づいて、前記出力回路の前記駆動能力を選択する、
    ことを特徴とする画像読取装置。
  2. 前記出力選択部は、前記端子に入力される前記信号の電圧レベルに基づいて、前記駆動能力を選択する、
    ことを特徴とする請求項１に記載の画像読取装置。
  3. 前記画像が形成された媒体を搬送する搬送部を含み、
    前記出力選択部は、前記第１の駆動能力を選択する、
    ことを特徴とする請求項１又は２に記載の画像読取装置。
  4. 前記第１の駆動能力は、前記複数の駆動能力の中で最小である、
    ことを特徴とする請求項３に記載の画像読取装置。
  5. 前記画像読取チップを移動させる移動部を含み、
    前記出力選択部は、前記第２の駆動能力を選択する、
    ことを特徴とする請求項１又は２に記載の画像読取装置。
  6. 前記第２の駆動能力は、前記複数の駆動能力の中で最大である、
    ことを特徴とする請求項５に記載の画像読取装置。
  7. 前記端子は、一定の電圧を出力する電圧源に電気的に接続される、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の画像読取装置。
  8. 前記画像読取チップの動作を制御する制御部を含み、
    前記端子に入力される前記信号は、前記制御部から転送される、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の画像読取装置。
  9. 端子と、
    光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
    前記画素信号に基づく信号を、第１の駆動能力及び前記第１の駆動能力よりも大きい第２の駆動能力を含む複数の駆動能力のいずれかで出力可能な出力回路と、
    前記出力回路の駆動能力を前記複数の駆動能力から選択する出力選択部と、
    を含み、
    前記出力選択部は、前記端子に入力される信号に基づいて、前記出力回路の前記駆動能力を選択する、
    ことを特徴とする半導体装置。
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