JP2018152715A - 画像読取装置及び半導体装置 - Google Patents

Abstract

【課題】縮小光学系のラインセンサーを使って、精度よく画像を読み取ることが可能な画像読取装置を提供する。【解決手段】複数の画像読取チップ４１５を主走査方向に一列に並べ、各チップは複数の反射鏡とレンズにより構成された縮小光学系により結像される各部分画像を取得する。各画像読取チップ４１５は、主走査方向に配置された第１および、第２受光素子を含み、各受光素子の出力は副走査方向に隣接した第１読出回路および第２読出回路にそれぞれ読み出される。各読出回路は副走査方向に増幅回路１５０、保持回路１６０、走査回路１７０が並んで配置されている。出力回路１３０を挟んで主走査方向左右に各読出回路が所定画素分並んでいる配置される。このような構成のラインイメージセンサを画像読取装置に備えることで、配線のインピーダンスを低減して精度良い読み取りが可能となる。【選択図】図１１

Description

本発明は、画像読取装置及び半導体装置に関する。

ラインセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるラインセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。

スキャナー等の画像読取装置に用いられるラインセンサーは、１又は複数のフォトダイオードを有する画素が一方向に多数並んで配置された半導体チップにより構成されている。ラインセンサーに用いられる半導体チップには、画素の配置領域以外の領域に、入力パッド、出力パッド、電源パッド等の各種のパッド（端子）や、入出力回路、制御回路、画素駆動回路等の各種の回路が設けられる。

引用文献１には、固体撮像装置に用いられる半導体チップの、チップレイアウトが開示されている。

特開２０１２‐１３４２５７号公報

ラインセンサーを構成する半導体チップ内の回路や配線などのレイアウトは、スキャナー等の画像読取装置に用いられる光学系の構成により、自由度が制限される場合がある。その結果、半導体チップからの出力信号や半導体チップ内で転送される信号の精度が低下し、精度良く画像が読み取れなくなるおそれがある。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像を縮小して半導体チップに結像させる光学系を有するラインセンサーにおいて、制御信号の配線のインピーダンスを低減することで、精度よく画像を読み取ることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、精度よく画像を読み取ることが可能な半導体装置を提供することができる。

本発明は、前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取る第１画像読取チップと、前記画像が縮小された像を前記第１画像読取チップに結像させる光学ユニットと、を備え、前記第１画像読取チップは、前記画像が縮小された像の光を受けて光電変換する第１受光素子を含み、第１画素信号を生成する第１画素と、前記画像が縮小された像の光を受けて光電変換する第２受光素子を含み、第２画素信号を生成する第２画素と、前記第１画素と電気的に接続され、前記第１画素信号に基づく第１読出信号を出力する第１読出回路と、前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、前記第１読出回路と、前記第２読出回路と、の動作を制御する制御回路と、を含み、
前記第１画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、前記第１画素と、前記第２画素と、は前記第１辺が伸びる方向に沿って並んで設けられ、前記第１読出回路と、前記第２読出回路と、前記制御回路と、は前記第１辺が伸びる方向に沿って並んで設けられている。

本適用例に係る画像読取装置では、画像読取チップにおいて、第１読出回路と、第２読出回路と、第１読出回路と第２読出回路との動作を制御する制御回路とが、第１辺が伸びる方向に沿って並んで設けられている。即ち、制御回路から出力される第１読出回路と第２読出回路とを制御するための制御信号は、第１辺が伸びる方向に設けるだけよく、配線の不要な引き回しなどが生じ難い。このため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

また、本適用例に係る画像読取装置では、画像読取チップにおいて、第１画素と第２画素とが、第１辺が伸びる方向に沿って並んで設けられている。即ち、第１画素から出力された第１画素信号は、第２辺に沿って第１読出回路に伝送され、第２画素から出力された第２画素信号は、第２辺に沿って第２読出回路に伝送される。即ち、第１読出回路及び第２読出回路を制御するための制御信号を伝送する配線と、第１画素及び第２画素のそれぞれから、出力される第１画素信号及び第２画素信号を伝送する配線と、は並行して設けられない。これにより、配線間に生じる浮遊容量は低減される。このため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

［適用例２］
上記適用例に係る画像読取装置において、前記第１読出回路は、前記第１読出信号の出力のタイミングを制御する第１走査回路を含み、前記第２読出回路は、前記第２読出信号の出力のタイミングを制御する第２走査回路を含み、前記第１受光素子と、前記第２受光素子と、が前記画像の縮小された像の光を受けた後において、前記第１走査回路により前記第１読出信号が出力されるタイミングは、前記第２走査回路により前記第２読出信号が出力されるタイミングよりも早く、前記制御回路と前記第１走査回路との間の距離は、前記制御回路と前記第２走査回路との間の距離よりも短くてもよい。

第１走査回路及び第２走査回路は、シフトレジスターを含み構成されてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、第１読出信号の出力タイミングを制御する第１走査回路と、第２読出信号の出力タイミングを制御する第２走査回路とは、第１走査回路が動作し、第１読出信号を出力した後、第２走査回路が動作し、第２出力信号を出力する。さらに、第１走査回路は、第２走査回路に対し、制御回路に近い位置に配置される。第１読出回路に含まれる第１走査回路と、第２読出回路に含まれる第２走査回路とは、制御回路からの信号に従い動作する。即ち、先に動作する第１走査回路が、後に動作する第２走査回路に対し、制御回路に近い位置に配置される。これにより、第１走査回路及び第２走査回路を制御する制御信号を伝送する配線が、煩雑になることが抑制され、不用意な配線は減少する。よって、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

［適用例３］
上記適用例に係る画像読取装置において、前記制御回路は、前記第１走査回路と前記第２走査回路との間には、設けられなくてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、制御回路は、第１走査回路と第２走査回路との間には、設けられていない。即ち、画像読取チップには、制御回路
、第１走査回路、第２走査回路の順で配置されている。このように配置することで、制御回路から出力された制御信号は、第１走査回路、第２走査回路と近くに設けられた構成から順に伝送されることが可能となる。よって、制御回路から出力される第１走査回路及び第２走査回路を制御する制御信号を伝送する配線は、煩雑にならず、制御信号の配線のインピーダンスをさらに低減することが可能となる。

［適用例４］
上記適用例に係る画像読取装置において、前記第１読出回路は、前記第１画素信号を増幅して前記第１読出信号を生成する第１増幅回路を含み、前記第２読出回路は、前記第２画素信号を増幅して前記第２読出信号を生成する第２増幅回路を含み、前記第２辺と前記制御回路との間の距離は、前記第２辺と前記第１増幅回路との間の距離よりも短く、前記第２辺と前記制御回路との間の距離は、前記第２辺と前記第２増幅回路との間の距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、制御回路は、第１増幅回路と第２増幅回路との間には、設けられていない。

本適用例に係る画像読取装置では、画像読取チップにおいて、制御回路は、第１増幅回路と、第２増幅回路とに対し、第２辺側に設けられている。即ち、第１増幅回路と第２増幅回路との回路ブロックを分割することなく配置することが可能となり、画像読取チップの製造ばらつきによる特性のばらつきを含む、第１増幅回路と第２増幅回路の特性誤差を小さくすることが可能となる。これにより、信号の特性が安定し、精度よく画像を読み取ることが可能となる。

［適用例５］
上記適用例に係る画像読取装置において、前記第１画像読取チップは、一定の電圧が供給される一定電圧端子を含み、前記一定電圧端子と前記第１読出回路との間の距離は、前記一定電圧端子と前記制御回路との間の距離よりも短く、前記一定電圧端子と前記第２読出回路との間の距離は、前記一定電圧端子と前記制御回路との間の距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、第１読出回路及び第２読出回路に供給される基準電圧等の電圧を生成するための、一定の電圧が供給される一定電圧端子は、第１読出回路及び第２読出回路に対し、制御回路から離れる側に設けられている。即ち、制御回路を動作させるための電圧を伝送する配線と、制御回路に入力される制御信号を伝送する配線と、を分離して配置することが可能となる。これにより、制御回路を動作させるための電圧と、制御回路に入力される制御信号と、基準電圧等を生成するための一定の電圧と、の相互干渉が低減され、各信号及び電圧の精度を向上させることができる。これにより、画像の読取精度が向上する可能性がある。

［適用例６］
上記適用例に係る画像読取装置において、前記第１画像読取チップは、前記第１読出回路と前記第２読出回路との少なくとも一方から出力された信号を増幅して増幅信号を生成する第３増幅回路と、前記増幅信号に基づき、前記第１画像読取チップの外部へ出力される出力信号を生成する出力回路と、を含み、前記出力回路と前記第３増幅回路との間の距離は、前記出力回路と前記制御回路との距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、第１読出回路及び第２読出回路から出力された信号を増幅する第３増幅回路は、画像読取チップの外部に対し出力する出力回路の付近に設けられる。すなわち、第３増幅回路と出力回路との距離は、第３
増幅回路と制御回路との距離よりも短い。これにより、第３増幅回路で増幅された信号が、出力回路に入力されるまでの配線を短くすることが可能となり、当該配線のインピーダンスを低減することが可能となる。よって、出力回路から出力される信号の精度を向上させることが可能となる。

［適用例７］
上記適用例に係る画像読取装置において、第２画像読取チップを含み、前記画像は、第１部分画像と第２部分画像とを含み、前記光学ユニットは、前記第１部分画像が縮小された像を前記第１画像読取チップに結像させ、前記第２部分画像が縮小された像を前記第２画像読取チップに結像させてもよい。

本適用例に係る画像読取装置では、第１画像読取チップと、第２画像読取チップと、を含み、それぞれの画像読取チップにおいて、画像の一部が縮小された第１部分画像と、第２部分画像と、を読み取る。即ち、第１画像読取チップと、第２画像読取チップと、のそれぞれは、縮小光学系の画像読取装置を構成し、被写界深度の深い画像を読み取ることが可能となる。さらに、本適用例に係る画像読取装置では、画像読取装置は、一つの画像を分割し、複数の画像読取チップによって分割された画像の縮小された像を読み取るため、従来の縮小光学系の画像読取装置に対し、小さな縮小率で実現することが可能となり、画像を縮小するための光路長を短くすることが可能となる。

［適用例８］
本適用例に係る半導体装置は、画像が縮小された像の光を受けて光電変換する第１受光素子を含み、第１画素信号を生成する第１画素と、前記画像が縮小された像の光を受けて光電変換する第２受光素子を含み、第２画素信号を生成する第２画素と、前記第１画素と電気的に接続され、前記第１画素信号を読み出す第１読出回路と、前記第２画素と電気的に接続され、前記第２画素信号を読み出す第２読出回路と、前記第１読出回路と、前記第２読出回路との動作を制御する制御回路と、第１辺と、前記第１辺よりも短い第２辺と、を含み、前記第１画素と前記第２画素とは、前記第１辺が伸びる方向に沿って並んで設けられ、前記第１読出回路と前記第２読出回路と前記制御回路とは、前記第１辺が伸びる方向に沿って並んで設けられている。

本適用例に係る半導体装置では、第１読出回路と、第２読出回路と、第１読出回路と第２読出回路との動作を制御する制御回路とが、第１辺が伸びる方向に沿って並んで設けられている。即ち、制御回路から出力される第１読出回路と第２読出回路とを制御するための制御信号は、第１辺が伸びる方向に設けるだけよく、配線の不要な引き回しなどが生じにくい。このため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

また、本適用例に係る半導体装置では、第１画素と第２画素とも、第１辺が伸びる方向に沿って並んで設けられている。即ち、第１画素から出力された第１画素信号は、第２辺に沿って第１読出回路に伝送され、第２画素から出力された第２画素信号は、第２辺に沿って第２読出回路に伝送される。即ち、第１読出回路及び第２読出回路を制御するための制御信号を伝送する配線と、第１画素及び第２画素のそれぞれから、出力された第１画素信号及び第２画素信号を伝送するための配線とは、並行して設けられない。これにより、配線間に生じる浮遊容量が低減される。このため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 イメージセンサーモジュールの光学部の構成を示す模式図である。 分割縮小光学系の説明をするための模式図である。 スキャナーユニットの機能構成を示すブロック図である。 画像読取チップの回路構成を示すブロック図である。 画素回路及び列処理回路の構成を示す回路構成図である。 信号処理回路の動作のタイミングを示すタイミングチャート図である。 本実施形態の画像読取チップのレイアウト構成を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。

１．複合機の概要
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向を主走査方向Ｘとし、左右方向を副走査方向Ｙとして説明する。また、主走査方向Ｘと副走査方向Ｙとは互いに直交するＸ，Ｙとして図面に記載する。

図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部及び操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポート及び電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１及び図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上
ケース１７には、ガラス製の原稿載置板（原稿台Ｔ：図５参照）が広く配設されており、被読取面を下にした被読取媒体（原稿Ｐ：図５参照）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、副走査方向Ｙに延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、主走査方向Ｘに延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿って副走査方向Ｙに往復動する。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、光学部４１３、モジュール基板４１４及び画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、光学部４１３及び画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、被読取媒体に対し光を照射する。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体で反射した光は当該スリットを介して光学部４１３に入力される。光学部４１３は、入力された光を縮小しつつ結像するように画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においては主走査方向Ｘ）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。

本実施形態におけるイメージセンサーモジュール４１及び光学部４１３の詳細の説明を、図５及び図６を用いて行う。

図５は、本実施形態におけるイメージセンサーモジュール４１の内部の光路の一例を示す図であり、視線を主走査方向Ｘと平行にした状態（副走査方向Ｙ断面図）で示している。なお、図５における破線は、光源４１２から照射された光の光路の一例を示す。

光学部４１３は、複数の反射鏡４１６とレンズ４１７を含み構成される。

光源４１２は、原稿Ｐに光を照射する。レンズ４１７は、原稿Ｐからの反射光を画像読取チップ４１５へ結像させる。反射鏡４１６は、原稿Ｐからの反射光をレンズ４１７が画像読取チップ４１５で結像させるために、反射光の光路を長くするためのものである。光路を長くできない場合、画角が広くなることになる。画像読取チップ４１５は、受けた光に応じた信号を出力する。なお、図５に記載の光学部４１３における反射鏡４１６及びレンズ４１７の配置および数は一例であり、光路、縮小率に応じ最適化されてもよい。

また、図６は、本実施形態におけるイメージセンサーモジュール４１の内部の光路の一
例を示す図であり、視線を副走査方向Ｙと平行にした状態（主走査方向Ｘ断面図）で示している。なお、図６において、破線及び一点鎖線は、一つの画像読取チップ４１５（４１５‐１〜４１５‐ｎ）のそれぞれが、原稿Ｐからの受け取る反射光の光路の範囲を模式的に示したものである。

図６において、原稿Ｐにより反射した光は、光学部４１３を経て、画像読取チップ４１５に導かれる。前述のとおり、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、主走査方向Ｘに並んで配置される。そして、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）には、原稿Ｐの主走査方向Ｘにおいて、一部重複しながら隣接する部分毎の像が、光学部４１３により縮小されて結像される。

即ち、画像読取チップ４１５‐１（「第１画像読取チップ」の一例）には、原稿Ｐ（「画像」の一例）の一部（「第１部分画像」の一例）が光学部４１３（「光学ユニット」の一例）により縮小された像が結像される。また、画像読取チップ４１５‐２（「第２画像読取チップ」の一例）には、原稿Ｐの別の一部（「第２部分画像」の一例）が光学部４１３により縮小された像が結像される。

本実施形態における画像読取チップ４１５には、光学部４１３を介して、原稿Ｐが縮小された像が結像される。このため、画像読取チップ４１５に設けられる受光素子は、画像読取チップ４１５の端部にまで配する必要がない。そのため、本実施形態における画像読取チップ４１５は、解像度、画素数による回路配置の制限が少なく、スペースを有効に活用することができる。

本実施形態におけるイメージセンサーモジュール４１は、光源４１２から出力された光を原稿Ｐに照射し、原稿Ｐにより反射した反射光を、光学部４１３に設けられた反射鏡４１６及びレンズ４１７より光路長の確保及び縮小を行い、画像読取チップ４１５に結像する、いわゆる縮小光学系の画像読取方式を複数含み構成されている。即ち、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）方式の画像読取装置と比較して、深い被写界深度を実現することができる。また、複数の画像読取チップ４１５を用いて構成されているため、従来の縮小光学系の画像読取装置に対し、画像読取チップ４１５毎において、画像の縮小率を小さくすることができる。そのため、原稿Ｐから得られる反射光の光路を短くすることが可能となり、イメージセンサーモジュール４１の小型化が可能となる。なお、本実施形態に係るスキャナーユニット３は、一つの画像（原稿）が分割・縮小された複数の分割画像データを複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）で取得し、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）が取得したデータに基づき、画像処理を行うことで一つの画像（原稿）を復元する画像読取方式であり、分割縮小光学系と称する。

２．画像読取装置の機能構成
図７は、スキャナーユニット３の機能構成図である。図７に示される例では、スキャナーユニット３は、読取制御回路２００、アナログフロンエンド（ＡＦＥ）２０２、光源４１２、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）、第１電圧生成回路４２１、第２電圧生成回路４２２を含んで構成されている。また、読取制御回路２００、アナログフロンエンド（ＡＦＥ）２０２、第１電圧生成回路４２１及び第２電圧生成回路４２２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられてもよく、また、読取制御回路２００、アナログフロンエンド（ＡＦＥ）２０２、第１電圧生成回路４２１及び第２電圧生成回路４２２のそれぞれが、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で実現されてもよい。

読取制御回路２００は、画像の読取周期ｔ毎に一定の露光時間Δｔだけ駆動信号Ｄｒｖ
を供給し、光源４１２を発光させる。

また、読取制御回路２００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット３による画像の読取解像度を設定するための信号である。解像度設定信号ＲＥＳは、例えば、２ビットの信号であり、”００”のときは１２００ｄｐｉ、”０１”のときは６００ｄｐｉ、”１０”のときは３００ｄｐｉの各解像度に設定する方式であってもよい。

光源４１２は、読取制御回路２００から出力される駆動信号Ｄｒｖに従い発光する。光源４１２は、白色の光源を用い、不図示のフィルター等により分光されても良く、また赤色、緑色及び青色の３色の光源を含み構成されてもよい。

画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、モジュール基板４１４上にｎ個並べて配置されている。画像読取チップ４１５は、チップイネーブル信号ＣＥｉ（ｉ＝１〜ｎ）がアクティブ（本実施形態ではハイパルス）になると、クロック信号ＣＬＫに同期して動作する。画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、光源４１２が照射し被読取媒体で反射した光を、受光素子１１１（図１０参照）で検出し、電気信号に変換する。そして、画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、解像度設定信号ＲＥＳによって設定された解像度に基づき、画像情報を有する画像信号ＯＳｉ（ｉ＝１〜ｎ）を生成し出力する。

第１電圧生成回路４２１、第２電圧生成回路４２２は、画像読取チップ４１５（４１５‐１〜４１５‐ｎ）を動作させるための電源を供給する。

アナログフロンエンド（ＡＦＥ）２０２は、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）が出力する画像信号ＯＳｉ（ｉ＝１〜ｎ）を受信し、受信した画像信号ＯＳｉ（ｉ＝１〜ｎ）に対して、増幅処理やＡ／Ｄ変換処理を行って、受光素子１１１の受光量に応じたデジタル値を含むデジタル信号に変換する。そして、アナログフロンエンド（ＡＦＥ）２０２は、各デジタル信号を順番に読取制御回路２００に送信する。

読取制御回路２００は、アナログフロンエンド（ＡＦＥ）２０２から順次送信される各デジタル信号を受け取り、イメージセンサーモジュール４１の読取画像情報を生成する。

３．画像読取チップの構成及び動作
本実施形態おける画像読取チップ４１５の構成及び動作を図８、図９、図１０を用いて行う。なお、イメージセンサーモジュール４１に構成される複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は全て同じ構成であるため、画像読取チップ４１５として説明を行う。また、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）に入力されるチップイネーブル信号ＣＥｉ（ｉ＝１〜ｎ）をチップイネーブル信号ＣＥ＿ｉｎとして説明を行い、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）から出力されるチップイネーブル信号ＣＥｉ＋１（ｉ＝１〜ｎ）をチップイネーブル信号ＣＥ＿ｏｕｔとして説明を行う。また、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）から出力される画像信号ＯＳｉ（ｉ＝１〜ｎ）を画像信号ＯＳとして説明を行う。

図８は、画像読取チップ４１５の回路構成を示す図である。図８に示される画像読取チップ４１５は、駆動制御回路３１０、２つの信号処理回路１０３−１，１０３―２、演算増幅器１０４及び出力走査回路１８０を備えており、これらの各回路は、画像読取チップ４１５の不図示の端子から入力される第１電圧Ｖｉｎ１及び第２電圧Ｖｉｎ２とそれぞれのグラウンド電位が供給されることで動作する。

駆動制御回路３１０は、タイミング制御回路１００、駆動回路１０１を含み構成される。

タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、当該カウンターの出力値（カウント値）に基づいて、駆動回路１０１の動作を制御する制御信号、出力走査回路１８０を制御する制御信号、及び後述する走査回路１７０の動作を制御する走査信号ＳＣＡを生成する。

また、タイミング制御回路１００は、チップイネーブル信号ＣＥ＿ｉｎが入力されたとき、画像読取チップ４１５の動作をアクティブとする。そして、タイミング制御回路１００は、画像読取チップ４１５の処理が完了し、次段の画像読取チップ４１５又は読取制御回路２００（図７参照）に対しチップイネーブル信号ＣＥ＿ｏｕｔを出力した後、画像読取チップ４１５の動作を非アクティブとする。

駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期したバイアス電流オン信号Ｉｂ＿ＯＮを発生させる。このバイアス電流オン信号Ｉｂ＿ＯＮは、２つの信号処理回路１０３−１，１０３−２の各々が有するｍ個の画素回路１１０（１１０−１〜１１０−ｍ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬを発生させる。この画素リセット信号ＲＳＴ＿ＰＩＸは、２つの信号処理回路１０３−１，１０３−２の各々が有するｍ個の画素回路１１０（１１０−１〜１１０−ｍ）に共通に供給される。また、列リセット信号ＲＳＴ＿ＣＯＬは、２つの信号処理回路１０３−１，１０３−２の各々が有するｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した転送信号ＴＸ及び読み出し信号ＲＥＡＤを発生させる。転送信号ＴＸは、２つの信号処理回路１０３−１，１０３−２の各々が有するｍ個の画素回路１１０（１１０−１〜１１０−ｍ）に共通に供給される。また、読み出し信号ＲＥＡＤは、２つの信号処理回路１０３−１，１０３−２の各々が有するｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）に共通に供給される。

２つの信号処理回路１０３−１，１０３−２は、同じ構成であり、それぞれ、ｍ個の画素回路１１０（１１０−１〜１１０−ｍ）と、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）と、増幅回路１３０と、スイッチ１４０と、を含んで構成されている。

ｍ個の画素回路１１０（１１０−１〜１１０−ｍ）は、それぞれ、光源４１２の発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号ＰＩＸＯ１〜ＰＩＸＯｍを出力する。

例えば、画素回路１１０‐１は、光学部４１３により縮小された像の光を受けて光電変換する受光素子１１１（図９参照）（「第１受光素子」の一例）を含み、画素信号ＰＩＸＯ１（「第１画素信号」の一例）を生成し、画素回路１１０‐２は、光学部４１３により縮小された像の光を受けて光電変換する受光素子１１１（図９参照）（「第２受光素子」
の一例）を含み、画素信号ＰＩＸＯ２（「第２画素信号」の一例）を生成する。

ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、増幅回路１５０と、保持回路１６０と、走査回路１７０と、を含み構成される。

ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、ｍ個の画素回路１１０（１１０−１〜１１０−ｍ）のそれぞれから出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｍを、増幅回路１５０で増幅し、増幅した電圧を、読み出し信号ＲＥＡＤに従い保持回路１６０に記憶する。そして、走査回路１７０に入力される走査信号ＳＣＡに基づき保持回路１６０に記憶された電圧に応じた画像信号ＶＤＯ１〜ＶＤＯｍを増幅回路１３０に順次出力する。

即ち、列処理回路１２０‐１（「第１読出回路」の一例）は、画素回路１１０‐１と電気的に接続され、画素回路１１０‐１から画素信号ＰＩＸＯ１を読出す。そして、列処理回路１２０‐１に含まれる増幅回路１５０（「第１増幅回路」の一例）により画素信号ＰＩＸＯ１を増幅する。列処理回路１２０‐１に含まれる走査回路１７０（「第１走査回路」の一例）は、画素信号ＰＩＸＯ１が増幅回路１５０により増幅された画像信号ＶＤＯ１（「第１読出信号」の一例）の、出力タイミングを制御する。

また、列処理回路１２０‐２（「第２読出回路」の一例）は、画素回路１１０‐２と電気的に接続され、画素回路１１０‐２から画素信号ＰＩＸＯ２を読出す。そして、列処理回路１２０‐２に含まれる増幅回路１５０（「第２増幅回路」の一例）により画素信号ＰＩＸＯ２を増幅する。列処理回路１２０‐２に含まれる走査回路１７０（「第２走査回路」の一例）は、画素信号ＰＩＸＯ２が増幅回路１５０により増幅された画像信号ＶＤＯ２（「第２読出信号」の一例）の、出力タイミングを制御する。

ここで、本実施形態では、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）のそれぞれに含まれる走査回路１７０は、タイミング制御回路１００から入力される走査信号ＳＣＡにより順次動作する。具体的には、走査回路１７０は例えばシフトレジスターを含み構成される。そして、例えば、列処理回路１２０‐ｊ（ｊ＝１〜ｍ−１）に含まれる走査回路１７０に、走査信号ＳＣＡが入力されたとき、画像信号ＶＤＯｊ（ｊ＝１〜ｍ−１）を増幅回路１３０に出力し、走査信号ＳＣＡを、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）に対して出力する。そして、走査信号ＳＣＡは、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）に含まれる走査回路１７０に入力され、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）は、画像信号ＶＤＯｊ＋１（ｉ＝１〜ｍ−１）を増幅回路１３０に出力する。

本実施形態では、列処理回路１２０‐１に含まれる走査回路１７０により画像信号ＶＤＯ１が出力されるタイミングは、列処理回路１２０‐２に含まれる走査回路１７０により画像信号ＶＤＯ２が出力されるタイミングよりも早くなるように走査信号ＳＣＡが入力される。

増幅回路１３０（「第３増幅回路」の一例）は、列処理回路１２０‐１（「第１読出回路」の一例）から出力された画像信号ＶＤＯ１と、列処理回路１２０‐２（「第２読出回路」の一例）から出力された画像信号ＶＤＯ２と、の少なくとも一方から出力された信号を増幅して画像信号ＳＯ１（「増幅信号」の一例）を生成する。

増幅回路１３０は、演算増幅器１３１、コンデンサー１３２、スイッチ１３３、スイッチ１３４及びスイッチ１３５を含んで構成されている。

演算増幅器１３１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地
型の増幅器である。コンデンサー１３２は、演算増幅器１３１の帰還用コンデンサーである。スイッチ１３３は、演算増幅器１３１の帰還用スイッチである。スイッチ１３４は、演算増幅器１３１の帰還信号制御スイッチである。スイッチ１３５は、演算増幅器１３１の外部入力信号制御スイッチである。

演算増幅器１３１の入力端子には、スイッチ１３３の一端及びコンデンサー１３２の一端が接続されている。コンデンサー１３２の他端は、スイッチ１３４の一端と、スイッチ１３５の一端とに接続されている。

スイッチ１３３の他端及びスイッチ１３４の他端は、演算増幅器１３１の出力端子に接続されている。スイッチ１３５の他端には、基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、例えば、図８では不図示の電圧発生部において生成されてもよく、また、画像読取チップ４１５の外部端子から供給されてもよい。

スイッチ１３３の制御端子及びスイッチ１３５の制御端子には、出力走査回路１８０からスイッチ制御信号ＳＷ１が共通に入力され、スイッチ１３３及びスイッチ１３５は、スイッチ制御信号ＳＷ１がアクティブ（本実施形態ではハイレベル）のときに導通する。また、スイッチ１３４の制御端子には、出力走査回路１８０からスイッチ制御信号ＳＷ２が共通に入力され、スイッチ１３４は、スイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）のときに導通する。スイッチ制御信号ＳＷ１とスイッチ制御信号ＳＷ２は、排他的にアクティブ（本実施形態ではハイレベル）となる。

２つの信号処理回路１０３−１，１０３−２の各々が有するスイッチ１４０の制御端子には、それぞれ、出力走査回路１８０から出力イネーブル信号ＯＥ１，ＯＥ２が入力される。そして、２つの信号処理回路１０３−１，１０３−２の各々が有するスイッチ１４０は、それぞれ、出力イネーブル信号ＯＥ１，ＯＥ２がアクティブ（本実施形態ではハイレベル）のときに導通する。

出力イネーブル信号ＯＥ１，ＯＥ２は、いずれか１つのみが順番にアクティブ（ハイレベル）となる信号であり、２つの信号処理回路１０３−１，１０３−２は、増幅回路１３０からスイッチ１４０を介して画像信号ＳＯ１，ＳＯ２を順番に出力する。

演算増幅器１０４（「出力回路」の一例）は、画像読取チップ４１５‐１（「第１画像読取チップ」の一例）の外部に出力される画像信号ＯＳ（「出力信号」の一例）を生成する。

演算増幅器１０４は、非反転入力端子に２つの信号処理回路１０３−１，１０３−２の各出力端子（各スイッチ１４０の他端）が共通に接続され、反転入力端子と出力端子が接続されている。この演算増幅器１０４は、ボルテージフォロワーであり、出力電圧は非反転入力端子の電圧と一致する。従って、演算増幅器１０４の出力信号は、画像信号ＳＯ１，ＳＯ２を順番に含む信号であり、画像信号ＯＳとして画像読取チップ４１５から出力される。

以上より、駆動制御回路３１０（「制御回路」の一例）は、列処理回路１２０‐１，１２０‐２を含むｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）の動作を制御する。

また、図８に示したｍ個の画素回路１１０（１１０−１〜１１０−ｍ）はすべて同じ構成である。同様に、ｍ個の列処理回路１２０（１２０−１〜１２０−ｎ）はすべて同じ構成である。そのため、ｍ個の画素回路１１０（１１０−１〜１１０−ｍ）を画素回路１１０として、ｍ個の列処理回路１２０（１２０−１〜１２０−ｎ）を列処理回路１２０とし
て、図９を用いて、その詳細の説明を行う。

図９は、画素回路１１０及び列処理回路１２０の回路構成を示す図である。図９に示すように、画素回路１１０は、受光素子１１１、ＮＭＯＳトランジスター１１２、ＮＭＯＳトランジスター１１３、ＮＭＯＳトランジスター１１４、スイッチ１１５及び定電流源１１６を備えている。

受光素子１１１は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードにはグラウンド電位ＶＳＳが供給され、カソードはＮＭＯＳトランジスター１１２のソース端子と接続されている。

ＮＭＯＳトランジスター１１２のゲート端子には転送信号ＴＸが入力され、ＮＭＯＳトランジスター１１２のドレイン端子はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１３は、ドレイン端子に電源電位ＶＤＤが供給され、ゲート端子に画素リセット信号ＲＳＴ＿ＰＩＸが入力され、ソース端子はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１４のドレイン端子には電源電位ＶＤＤが供給され、ＮＭＯＳトランジスター１１４のソース端子はスイッチ１１５の一端と接続されている。

スイッチ１１５の他端は定電流源１１６の一端と接続され、定電流源１１６の他端にはグラウンド電位ＶＳＳが供給される。また、スイッチ１１５の制御端子には、バイアス電流オン信号Ｉｂ＿ＯＮが入力される。このスイッチ１１５は、ＮＭＯＳトランジスター１１４を駆動するための負荷電流を制御する役割を果たすスイッチであり、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（本実施形態ではハイレベル）のときに導通し、ＮＭＯＳトランジスター１１４のソース端子が定電流源１１６の一端と電気的に接続される。ＮＭＯＳトランジスター１１４のソース端子から出力される信号は、画素信号ＰＩＸＯ（図８のＰＩＸＯ１〜ＰＩＸＯｎのいずれか）として列処理回路１２０に入力される。

列処理回路１２０は、増幅回路１５０と、保持回路１６０と、走査回路１７０とを含み構成される。

増幅回路１５０は、演算増幅器１２１、コンデンサー１２２、スイッチ１２３、コンデンサー１２４を含み構成される。

コンデンサー１２４は、一端が画素回路１１０のＮＭＯＳトランジスター１１４のソース端子（画素回路１１０の出力端子）と接続され、他端が演算増幅器１２１の入力端子と接続されている。

演算増幅器１２１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー１２２は、演算増幅器１２１の帰還用コンデンサーである。スイッチ１２３は、演算増幅器１２１の帰還用スイッチである。コンデンサー１２２の一端及びスイッチ１２３の一端は演算増幅器１２１の入力端子と接続され、コンデンサー１２２の他端及びスイッチ１２３の他端は、演算増幅器１２１の出力端子と接続されている。

スイッチ１２３の制御端子には列リセット信号ＲＳＴ＿ＣＯＬが入力され、スイッチ１
２３は、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（本実施形態ではハイレベル）のときに導通する。

即ち、増幅回路１５０には、演算増幅器１２１、コンデンサー１２２、スイッチ１２３及びコンデンサー１２４により、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路が構成されている。増幅回路１５０は、画素回路１１０からの出力電圧Ｖｐｉｘ（図１０参照）をコンデンサー１２４によってノイズキャンセルし、さらに増幅する機能を果たしている。演算増幅器１２１の出力端子の電圧は、増幅回路１５０の出力信号ＣＤＳＯとなる。

保持回路１６０は、スイッチ１２５、コンデンサー１２６を含み構成されている。

スイッチ１２５の一端は、増幅回路１５０に含まれる演算増幅器１２１の出力端子（増幅回路１５０の出力端子）と接続されている。スイッチ１２５の他端は、コンデンサー１２６の一端と接続されている。コンデンサー１２６の他端にはグラウンド電位ＶＳＳが供給される。スイッチ１２５の制御端子には読み出し信号ＲＥＡＤが入力され、スイッチ１２５は、読み出し信号ＲＥＡＤがアクティブ（本実施形態ではハイレベル）のときに導通し、演算増幅器１２１の出力端子がコンデンサー１２６の一端と電気的に接続される。これにより、増幅回路１５０の出力信号ＣＤＳＯとグラウンド電位ＶＳＳとの電位差に応じた電荷がコンデンサー１２６に蓄積（保持）される。

走査回路１７０は、スイッチ１２７、シフトレジスター（ＳＦＲ）１７１を含み構成される。

スイッチ１２７の一端は、保持回路１６０に含まれるコンデンサー１２６の一端に接続され、スイッチ１２７の他端は増幅回路１３０に含まれる演算増幅器１３１（増幅回路１３０の入力端子）と接続されている（図８参照）。また、スイッチ１２７の制御端子には、選択信号ＳＥＬが入力される。スイッチ１２７は、列選択スイッチであり、選択信号ＳＥＬがアクティブ（本実施形態ではハイレベル）のときに導通し、コンデンサー１２６の一端が演算増幅器１３１の入力端子（増幅回路１３０の入力端子）と電気的に接続される。コンデンサー１２６の一端の信号（コンデンサー１２６に蓄積された電荷に応じた電圧の信号）は、画像信号ＶＤＯ（図８のＶＤＯ１〜ＶＤＯｍのいずれか）として増幅回路１３０に入力される。

シフトレジスター１７１は、入力された走査信号ＳＣＡに基づきスイッチ１２７を制御する選択信号ＳＥＬを出力する。そして、列処理回路１２０‐ｉ＋１（ｉ＝１〜ｍ−１）に含まれる走査回路１７０に走査信号ＳＣＡを転送する。

即ち、走査回路１７０は、走査信号ＳＣＡに基づき、列処理回路１２０−１〜１２０−ｎのそれぞれの保持回路１６０に保持された信号（コンデンサー１２６に蓄積された電荷に応じた電圧の信号）を順次、増幅回路１３０に出力する。

図１０は、図８に示した信号処理回路１０３−１の動作のタイミングを示すタイミングチャート図である。なお、ｍ個の画素回路１１０（１１０−１〜１１０−ｎ）の各々が有する受光素子１１１には受光量に応じた電荷（負の電荷）が蓄積されているものとする。

図１０に示されるように、まず、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（本実施形態ではハイレベル）になり、ｍ個の画素回路１１０において、スイッチ１１５が導通する。この状態で、画素リセット信号ＲＳＴ＿ＰＩＸがアクティブ（本実施形態ではハイレベル）になると、ｍ個の画素回路１１０において、ＮＭＯＳトランジスター１１３のソ
ース端子とドレイン端子とが導通し、ＮＭＯＳトランジスター１１４のゲート端子に電源電位ＶＤＤが供給される。これにより、ＮＭＯＳトランジスター１１４のソース端子とドレイン端子とが導通し、ｍ個の画素回路１１０からそれぞれ出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｎの電圧が電源電位ＶＤＤまで上昇する。このとき、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（ハイレベル）であるため、ｍ個の列処理回路１２０において、スイッチ１２３は導通しており、コンデンサー１２２に蓄積されていた電荷がリセットされ、ｍ個の増幅回路１５０の各出力信号ＣＤＳＯ１〜ＣＤＳＯｎが所定の電圧まで低下する。

次に、画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬが非アクティブ（ローレベル）になった後、転送信号ＴＸがアクティブ（ハイレベル）になると、ｍ個の画素回路１１０において、ＮＭＯＳトランジスター１１２のソース端子とドレイン端子とが導通し、ＮＭＯＳトランジスター１１４のゲート端子は、受光素子１１１に蓄積されている電荷に応じた電圧となる。受光素子１１１の受光量が多いほど、受光素子１１１に蓄積されている電荷（負の電荷）が多いため、ＮＭＯＳトランジスター１１４のゲート端子の電圧は低下し、これに応じて画素信号ＰＩＸＯ１〜ＰＩＸＯｍの電圧がそれぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎだけ低下する。このとき、スイッチ１２３は非導通であるため、ｍ個の増幅回路１５０が動作し、各出力信号ＣＤＳＯ１〜ＣＤＳＯｎは、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに比例して上昇する。

次に、ｍ個の増幅回路１５０の出力信号ＣＤＳＯ１〜ＣＤＳＯｍの電圧が安定した後、読み出し信号ＲＥＡＤがアクティブ（本実施形態ではハイレベル）になると、スイッチ１２５が導通し、ｍ個のコンデンサー１２６に蓄積される電荷は、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに応じて変化する。

次に、バイアス電流オン信号Ｉｂ＿ＯＮ、転送信号ＴＸ及び読み出し信号ＲＥＡＤが非アクティブ（本実施形態ではローレベル）になった後、出力イネーブル信号ＯＥ（図８のＯＥ１〜ＯＥ２のいずれか）が一定時間アクティブ（本実施形態ではハイレベル）となる。また、出力イネーブル信号ＯＥがアクティブ（本実施形態ではハイレベル）のときに、スイッチ制御信号ＳＷ１がアクティブ（本実施形態ではハイレベル）かつスイッチ制御信号ＳＷ２が非アクティブ（本実施形態ではローレベル）の状態とスイッチ制御信号ＳＷ１が非アクティブ（ローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）の状態が交互に繰り返される。また、スイッチ制御信号ＳＷ１が非アクティブ（本実施形態ではローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）となる毎に、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）のそれぞれに設けられた走査回路１７０で制御されるｍ個の選択信号ＳＥＬ（ＳＥＬ１〜ＳＥＬｍ）が順番にアクティブ（本実施形態ではハイレベル）となる。

そして、ｍ個の選択信号ＳＥＬ（ＳＥＬ１〜ＳＥＬｍ）が順番にアクティブ（本実施形態ではハイレベル）となる毎に、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）から、コンデンサー１２６に蓄積されている電荷に応じた電圧の画像信号ＶＤＯ１〜ＶＤＯｍが順番に出力される。この画像信号ＶＤＯ１〜ＶＤＯｍは、増幅回路１３０によって順番に増幅され、これにより画像信号ＳＯ１が生成される。

図８に示した信号処理回路１０３−２の動作のタイミングを示すタイミングチャート図も、図１０と同様であるため、その図示及び説明を省略する。

４．画像読取チップの回路レイアウト
図１１は、本実施形態における画像読取チップ４１５の回路レイアウトを模式的に示す図である。

画像読取チップ４１５は、長辺３０１（「第１辺」の一例）と、長辺３０２と、長辺３０１より短い短辺３０３（「第２辺」の一例）と、短辺３０４とを含み構成された略矩形の形状のシリコン基板３００に形成される。

画像読取チップ４１５は、２つの信号処理回路１０３‐１，１０３‐２と、駆動制御回路３１０と、基準電圧生成回路３２０と、入出力部３３０と、を含み構成される。なお、画像読取チップ４１５に含まれる上述の構成は、不図示の配線により電気的に接続されている。本実施形態では、画像読取チップ４１５を構成する回路は、シリコン基板３００上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、画像読取チップ４１５は、１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして構成されている。

２つの信号処理回路１０３‐１，１０３‐２は、長辺３０１に沿って隣接して設けられ、短辺３０３側に信号処理回路１０３‐１が、短辺３０４側に信号処理回路１０３‐２が形成されている。

２つの信号処理回路１０３‐１，１０３‐２のそれぞれは、ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）と、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）と、増幅回路１３０と、を含み構成される。

ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）は、長辺３０１に沿って並んで設けられている。具体的には、ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）は、短辺３０３側から短辺３０４側に向かい長辺３０１（「第１辺」の一例）が伸びる方向に沿って、信号処理回路１０３‐１の画素回路１１０‐１（「第１画素」の一例）、１１０‐２（「第２画素」の一例）、…、１１０‐ｍの順に並んで設けられている。さらに、信号処理回路１０３‐１の画素回路１１０（１１０−１〜１１０‐ｍ）と連続して、信号処理回路１０３‐２の画素回路１１０‐１、１１０‐２、…、１１０‐ｍが並んで設けられている。即ち、二つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の画素回路１１０は、シリコン基板３００の長辺３０１に沿って、短辺３０３側から短辺３０４側に向かい連続的に並んで設けられている。

ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）の長辺３０２側に並んで設けられている。具体的には、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）の長辺３０２側において、短辺３０３側から短辺３０４側に向かい、信号処理回路１０３‐１の列処理回路１２０‐１、１２０‐２、…、１２０‐ｍの順に並んで設けられている。さらに、信号処理回路１０３‐１の列処理回路１２０（１２０−１〜１２０‐ｍ）に連続して、信号処理回路１０３‐２の列処理回路１２０‐１、１２０‐２、…、１２０‐ｍが並んで設けられている。即ち、２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の列処理回路１２０は、シリコン基板３００において、長辺３０１に沿って並ぶ２ｍ個の画素回路１１０の長辺３０２側に、短辺３０３側から短辺３０４側に向かい並んで設けられている。

また、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、ｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）のそれぞれと、電気的に接続されている（図９参照）。具体的には、信号処理回路１０３‐１に含まれる画素回路１１０‐１と列処理回路１２０‐１（「第１読出回路」の一例）とが電気的に接続され、画素回路１１０‐２と列処理回路１２０‐２（「第２読出回路」の一例）とが電気的に接続され、画素回路１１０‐ｊ（ｊ＝１〜ｍ）と列処理回路１２０‐ｊ（ｊ＝１〜ｍ）とが電気的に接続されている。同様に、
信号処理回路１０３‐２に含まれる画素回路１１０‐ｊ（ｊ＝１〜ｍ）と列処理回路１２０‐ｊ（ｊ＝１〜ｍ）とは電気的に接続されている。

ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、それぞれが、増幅回路１５０、保持回路１６０、走査回路１７０を含み構成される。

増幅回路１５０は、列処理回路１２０において画素回路１１０側に設けられている。また、保持回路１６０は、増幅回路１５０の長辺３０２側に設けられ、走査回路１７０は、保持回路１６０の長辺３０２側に設けられている。即ち、列処理回路１２０には、増幅回路１５０と、保持回路１６０と、走査回路１７０とが、長辺３０１側から長辺３０２側に向かい順に設けられている。換言すれば、画像読取チップ４１５は、短辺３０３から短辺３０４方向に長辺３０１に沿って２ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）が設けられている。そして、２ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の長辺３０２側に、２ｍ個の増幅回路１５０が短辺３０３から短辺３０４方向に向かい、並んで設けられている。さらに、２ｍ個の増幅回路１５０の長辺３０２側に２ｍ個の保持回路１６０が短辺３０３から短辺３０４方向に向かい、並んで設けられている。さらに、２ｍ個の保持回路１６０の長辺３０２側に２ｍ個の走査回路１７０が短辺３０３から短辺３０４方向に向かい、並んで設けられている。

本実施形態における画像読取チップ４１５の信号処理回路１０３−１，１０３−２は、画素回路１１０が受光した光に基づき発生した電圧を、増幅回路１５０において増幅し、保持回路１６０で保持した後、走査回路１７０の動作に基づき画像信号ＳＯとして出力する。即ち、画素回路１１０と、列処理回路１２０に含まれる増幅回路１５０と、保持回路１６０と、走査回路１７０とを、長辺３０１側から長辺３０２側に向かい、順に配置することで、画素回路１１０が検出した信号の流れに沿った回路配置が可能となり、煩雑な信号線の引き回しを削減でき、安定した画像信号ＳＯを出力することが可能となる。

増幅回路１３０は、短辺３０３から短辺３０４方向に並び設けられたｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）の一部に並び設けられている。具体的には、増幅回路１３０は、列処理回路１２０‐ｊ（ｊ＝１〜ｍ−１）と列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）との間に設けられている。このように増幅回路１３０とｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）とを並べて設けることで、画像読取チップ４１５におけるシリコン基板３００の面積を有効に活用することが可能となり、画像読取チップ４１５のチップサイズを小型化することが可能となる。

駆動制御回路３１０は、タイミング制御回路１００と、駆動回路１０１とを含み構成される。

駆動制御回路３１０は、信号処理回路１０３‐１の短辺３０３側に並んで設けられている。即ち、駆動制御回路３１０（「制御回路」の一例）は、信号処理回路１０３‐１に含まれるｍ個の列処理回路１２０（１２０‐１〜１２０−ｍ）と、長辺３０１が伸びる方向に沿って、並んで設けられている。

このとき、本実施形態では、信号処理回路１０３‐１に含まれるｍ個の列処理回路１２０（１２０‐１〜１２０−ｍ）は、タイミング制御回路１００から出力される走査信号ＳＣＡにより走査されるタイミングの早い列処理回路１２０‐１から順に、駆動制御回路３１０側に配置されている。即ち、駆動制御回路３１０（「制御回路」の一例）と、列処理回路１２０‐１に含まれる走査回路１７０（「第１走査回路」の一例）との間の距離は、駆動制御回路３１０と、列処理回路１２０‐２に含まれる走査回路１７０（「第２走査回路」の一例）との間の距離よりも短い。さらに、本実施形態における画像読取チップ４１
５において、駆動制御回路３１０は、シリコン基板３００の短辺３０３側の基板端に設けられていることが好ましい。即ち、駆動制御回路３１０（「制御回路」の一例）は、列処理回路１２０‐１に含まれる走査回路１７０（「第１走査回路」の一例）と、列処理回路１２０‐２に含まれる走査回路１７０（「第２走査回路」の一例）と、の間には設けられていない。このように配置することで、走査信号ＳＣＡを伝送する配線は、短辺３０３側に設けられた駆動制御回路３１０から順次隣接する列処理回路１２０−ｉ（ｉ＝１〜ｍ）に伝達されるように設ければよい。よって、シリコン基板３００に形成される駆動制御回路３１０から列処理回路１２０−ｉ（ｉ＝１〜ｍ）に出力される制御信号の配線は、短辺３０３から短辺３０４に向かい、制御信号の数だけ設ければよく、容易に配線することが可能となり、他の信号の影響を受け難い配線とすることが可能となる。

また、本実施形態では、駆動制御回路３１０は、列処理回路１２０‐１に含まれる増幅回路１５０と、列処理回路１２０‐２に含まれる増幅回路１５０と、の間にも設けられていない。即ち、駆動制御回路３１０（「制御回路」の一例）と短辺３０３（「第２辺」の一例）との間の距離は、短辺３０３と列処理回路１２０‐１に含まれる増幅回路１５０（「第１増幅回路」の一例）の距離より短く、駆動制御回路３１０と短辺３０３との間の距離は、短辺３０３と列処理回路１２０‐２に含まれる増幅回路１５０（「第２増幅回路」の一例）の距離より短くなるように配置される。換言すれば、駆動制御回路３１０は、シリコン基板３００の短辺３０３側の基板端に設けられている。

増幅回路１５０は、画素回路１１０から出力された微弱な信号を増幅する。そのため、製造ばらつき等に伴う、わずかな差により画像読取チップ４１５から出力される画像信号ＯＳが変動してしまう可能性がある。本実施形態によれば、２つの信号処理回路１０３‐１，１０３‐２に含まれる、ｍ個の列処理回路１２０（１２０‐１〜１２０−ｍ）のそれぞれの増幅回路１５０の間には、他の構成要素が含まれないように配置することが可能となる。これにより、２つの信号処理回路１０３‐１，１０３‐２は、同じ構成でシリコン基板上に形成すればよく、製造ばらつきによる特性のばらつきを抑制することが可能となる。即ち、本実施形態における画像読取チップ４１５によれば、２つの信号処理回路１０３−１，１０３−２の製造ばらつきによる特性差を低減することが可能であり、よって、２ｍ個の列処理回路１２０（１２０‐１〜１２０−ｍ）の特性差を低減できる可能性がある。

基準電圧生成回路３２０は、信号処理回路１０３‐２の短辺３０４側に設けられている。基準電圧生成回路３２０は、後述する第２電圧入力電極３３７（「一定電圧端子」の一例）より入力された第２電圧Ｖｉｎ２に基づき、基準電圧等を生成する。基準電圧は、２ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）に共通に入力される。なお、基準電圧生成回路３２０は、例えばレギュレータ等で構成されて、複数種類の電位の基準電圧を生成する構成であってもよい。

入出力部３３０は、２つの信号処理回路１０３‐１，１０３‐２の長辺３０２側に設けられ、長辺３０２に沿って、複数の電極及び画像信号出力回路３３９を含み構成されている。具体的には、入出力部３３０は、短辺３０３側から短辺３０４側に向かい長辺３０２に沿って、チップイネーブル信号出力電極３３１、チップイネーブル信号入力電極３３２、解像度設定信号入力電極３３３、クロック信号入力電極３３４、第１電圧入力電極３３５、第１グランド電極３３６、画像信号出力回路３３９、第２電圧入力電極３３７、第２グランド電極３３８の順で併設されている。なお、入出力部３３０には、上記構成以外の複数の電極が含まれて構成されてもよい。

チップイネーブル信号出力電極３３１は、駆動制御回路３１０から出力されたチップイネーブル信号ＣＥ＿ｏｕｔを次段に設けられた画像読取チップ４１５又は読取制御回路２
００（図７参照）に出力する。

チップイネーブル信号入力電極３３２は、前段の画像読取チップ４１５又は読取制御回路２００から入力されたチップイネーブル信号ＣＥ＿ｉｎを画像読取チップ４１５に入力する。チップイネーブル信号入力電極３３２から入力されたチップイネーブル信号ＣＥ＿ｉｎは、前述のとおり駆動制御回路３１０に含まれるタイミング制御回路１００に入力される（図８参照）。

解像度設定信号入力電極３３３は、読取制御回路２００から伝送された解像度設定信号ＲＥＳを、画像読取チップ４１５に入力する。解像度設定信号ＲＥＳは、解像度設定信号入力電極３３３を介して、駆動制御回路３１０に含まれるタイミング制御回路１００に入力される（図８参照）。

クロック信号入力電極３３４は、読取制御回路２００から伝送されたクロック信号ＣＬＫを、画像読取チップ４１５に入力する。クロック信号ＣＬＫは、クロック信号入力電極３３４を介して、駆動制御回路３１０に含まれるタイミング制御回路１００に入力される（図８参照）。

本実施形態において、入出力部３３０の短辺３０３側には、駆動制御回路３１０と送受信する信号であるチップイネーブル信号ＣＥ＿ｏｕｔ、チップイネーブル信号ＣＥ＿ｉｎ、解像度設定信号ＲＥＳ、クロック信号ＣＬＫのそれぞれが入出力される電極が設けられている。また、上記信号が入力される駆動制御回路３１０は、シリコン基板３００の短辺３０３側のチップ端に形成されている。すなわち、駆動制御回路３１０と、駆動制御回路３１０に伝送される信号の電極とは、近くに配置することが可能である。よって、本実施形態における画像読取チップ４１５は、入出力部３３０から、駆動制御回路３１０に入力される信号の配線が、煩雑なレイアウトになることを抑制する。

第１電圧入力電極３３５及び第１グランド電極３３６は入出力部３３０において隣接し設けられ、画像読取チップ４１５に電圧（電位）を供給する電極である。具体的には、第１電圧生成回路４２１により生成された第１電圧Ｖｉｎ１を、第１電圧入力電極３３５及び第１グランド電極３３６を介して、画像読取チップ４１５に含まれる駆動制御回路３１０と、画像信号出力回路３３９と、に供給する。また、第１電圧入力電極３３５及び第１グランド電極３３６は、クロック信号入力電極３３４と画像信号出力回路３３９との間に設けられている。すなわち、本実施形態によれば、第１電圧入力電極３３５及び第１グランド電極３３６と駆動制御回路３１０との配線は、第１電圧入力電極３０５及び第１グランド電極３３６と画像信号出力回路３３９との配線と、交差せず短い配線により結線することが可能となる。

画像信号出力回路３３９は、画像読取チップ４１５の外部に画像信号ＯＳを出力するための電極と、演算増幅器１０４（図８参照）により構成される。即ち、画像信号出力回路３３９は、画像読取チップ４１５において検出・生成された画像信号ＯＳを、アナログフロンエンド（ＡＦＥ）２０２に対し出力する（図７参照）。

本実施形態において、画像信号出力回路３３９は、入出力部３３０において、信号処理回路１０３‐１に含まれる増幅回路１３０の近傍に設けられている。即ち、画像信号出力回路３３９に含まれる演算増幅器１０４（「出力回路」の一例）と、信号処理回路１０３‐１に含まれる増幅回路１３０（「第３増幅回路」の一例）との間の距離は、画像信号出力回路３３９に含まれる演算増幅器１０４と駆動制御回路３１０との距離よりも短い。

画像信号出力回路３３９には、第１電圧入力電極３３５及び第１グランド電極３３６に
より第１電圧Ｖｉｎ１が供給される。このため、画像信号出力回路３３９は、第１電圧入力電極３３５及び第１グランド電極３３６の近傍に設けられていることが好ましい。

一方で、画像信号出力回路３３９は、２つの信号処理回路１０３‐１，１０３‐２のそれぞれに含まれる増幅回路１３０から、画像信号ＳＯ１，ＳＯ２を受け取り、画像信号ＯＳを出力する。そのため、画像信号ＳＯ１，ＳＯ２を伝送する配線は、配線インピーダンスを抑制するためにも、極力短い配線で形成されていることが好ましく、よって、画像信号出力回路３３９は、２つの信号処理回路１０３‐１，１０３‐２のそれぞれに含まれる増幅回路１３０の、少なくともいずれか一方の近傍に設けられることが好ましい。

これより、画像信号出力回路３３９は、２つの信号処理回路１０３‐１，１０３‐２のうち、駆動制御回路３１０側に設けられた信号処理回路１０３‐１に含まれる増幅回路１３０の近くに設けることが好ましい。これにより、画像信号出力回路３３９は、入力される第１電圧Ｖｉｎ１と、画像信号ＳＯ１（又は画像信号ＳＯ２）と、を精度よく受け取ることが可能となる。

第２電圧入力電極３３７及び第２グランド電極３３８は隣接し設けられ、画像読取チップ４１５に電圧（電位）を供給する電極である。具体的には、第２電圧生成回路４２２により生成された第２電圧Ｖｉｎ２を、第２電圧入力電極３３７及び第２グランド電極３３８を介して、画像読取チップ４１５に含まれる２つの信号処理回路１０３−１，１０３−２のそれぞれに含まれる増幅回路１３０と、基準電圧生成回路３２０と、に供給する。

本実施形態では、第２電圧入力電極３３７及び第２グランド電極３３８は、第２電圧入力電極３３７（「一定電圧端子」の一例）と列処理回路１２０‐１（「第１読出回路」の一例）との距離は、第２電圧入力電極３３７と駆動制御回路３１０（「制御回路」の一例）よりも短く、第２電圧入力電極３３７と列処理回路１２０‐２（「第２読出回路」の一例）との距離は、第２電圧入力電極３３７と駆動制御回路３１０よりも短くなるように設けられている。

第２電圧Ｖｉｎ２は、第２電圧入力電極３３７及び第２グランド電極３３８を介し、２つの信号処理回路１０３−１，１０３−２のそれぞれに含まれる増幅回路１３０と、基準電圧生成回路３２０に入力される。また、一方で、前述のとおり、第１電圧Ｖｉｎ１は、駆動制御回路３１０と、画像信号出力回路３３９とに入力される。さらに、２つの信号処理回路１０３−１，１０３−２のそれぞれに含まれる増幅回路１３０と、基準電圧生成回路３２０とは、駆動制御回路３１０の短辺３０４側に設けられている。これより、第２電圧Ｖｉｎ２が入力される第２電圧入力電極３３７及び第２グランド電極３３８が、入出力部３３０において、シリコン基板３００の短辺３０４側、即ち駆動制御回路３１０から離れる側に設けられることが好ましい。これより、第１電圧Ｖｉｎ１が供給される配線と、第２電圧Ｖｉｎ２が供給される配線とが、交差せず相互干渉が低減されことで、精度よく電源を供給することが可能となる。また、第２電圧Ｖｉｎ２が供給される配線を短くすることが可能となり、他の制御信号等との干渉を抑制することも可能となり、画像の読取精度を向上させることが可能となる。

５．作用・効果
以上説明したように、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ４１５において、列処理回路１２０‐１と列処理回路１２０‐２とを含むｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）と、駆動制御回路３１０とが、長辺３０１が伸びる方向にそって短辺３０３側から短辺３０４に向かい並んで設けられている。即ち、駆動制御回路３１０から出力されるｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）を制御するための制御信号（転送信号ＴＸ、読み出し信号ＲＥＡＤ等）は、長辺３０
１が伸びる方向に設けるだけよく、配線の不要な引き回しなどが生じない。このため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ４１５において、画素回路１１０‐１と画素回路１１０‐２とを含むｍ個の画素回路１１０（１１０−１〜１１０‐ｍ）も、長辺３０１に沿って短辺３０３側から短辺３０４に向かい並んで設けられている。即ち、画素回路１１０‐１から出力された画素信号ＰＩＸＯ１は、長辺３０１側から長辺３０２側に向かい列処理回路１２０‐１に伝送され、画素回路１１０‐２から出力された画素信号ＰＩＸＯ２は、長辺３０１側から長辺３０２側に向かい列処理回路１２０‐２に伝送される。即ち、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）を制御するための制御信号を伝送する配線と、画素回路１１０−ｊ（ｊ＝１〜ｍ）で検出された画素信号ＰＩＸＯｊ（ｊ＝１〜ｍ）を伝送する配線とは並行して配線されない。これにより、配線間に生じる浮遊容量が低減される。このため、制御信号の配線の寄生インピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ４１５の、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）において、列処理回路１２０‐ｊ（ｊ＝１〜ｍ）が画像信号ＶＤＯｊ（ｊ＝１〜ｍ）を出力した後、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ）が画像信号ＶＤＯｊ（ｊ＝１〜ｍ）を出力するように動作する。また、ｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）は、駆動制御回路３１０側から短辺３０４に向かい、列処理回路１２０‐１、１２０‐２、…、１２０‐ｍの順で配置される。即ち、先に動作する列処理回路１２０が駆動制御回路３１０側に設けられる。このように配置することで、駆動制御回路３１０から出力されるｍ個の列処理回路１２０（１２０−１〜１２０−ｍ）を制御するための制御信号が伝送される配線が、煩雑になることを抑制し、不用意な配線が削減されるため、制御信号の配線のインピーダンスを低減することが可能となり、精度よく画像を読み取ることが可能となる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ４１５において、２つの信号処理回路１０３‐１，１０３‐２のそれぞれに設けられた増幅回路１３０の出力端子から、演算増幅器１０４の入力端子までの配線を短くすることが可能となり、当該配線のインピーダンスを低減することが可能となる。よって、出力回路から出力される信号の精度が向上する。

６．変形例
図１、図２に示されるように、本実施形態におけるスキャナーユニット３は、原稿台Ｔに載置された原稿Ｐを読み込む構成であったが、ＡＤＦ（オートドキュメントフィーダー）等を備えた搬送型のスキャナーユニットであってもよい。さらに、原稿Ｐの表面と裏面の双方にイメージセンサーモジュール４１を備えた構成であって、原稿Ｐの表面と裏面の双方を同時に読み込む両面読取のスキャナーユニット３であっても良い。

また、本実施形態においては、イメージセンサーモジュール４１に複数の画像読取チップ４１５を搭載し、原稿Ｐの分割された画像を縮小し、複数の画像読取チップ４１５で読み込む分割縮小光学系のスキャナーユニット３であったが、一つの画像読取チップ４１５で、原稿Ｐを読み取る、いわゆる、縮小光学系のスキャナーユニット３であってもよい。

また、本実施形態において、画像読取チップに設けられたチップイネーブル信号ＣＥ＿ｉｎとチップイネーブル信号ＣＥ＿ｏｕｔとは、図１１に示す画像読取チップ４１５のレイアウトにおいて、短辺３０３側に設けられているが、例えば、チップイネーブル信号Ｃ
Ｅ＿ｉｎが、短辺３０３側に設けられ、チップイネーブル信号ＣＥ＿ｏｕｔが短辺３０４側に設けられていても良い。

チップイネーブル信号ＣＥ＿ｉｎは、前段の画像読取チップ４１５（又は読取制御回路２００）から信号を受け取り、チップイネーブル信号ＣＥ＿ｏｕｔは、後段の画像読取チップ４１５（又は読取制御回路２００）に対し信号を出力する。本実施形態によれば、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向に並べられる。そのため、チップイネーブル信号ＣＥ＿ｉｎが、短辺３０３側に設けられ、チップイネーブル信号ＣＥ＿ｏｕｔが短辺３０４側に設けることにより、異なる画像読取チップ４１５間の信号の伝達に用いる配線の煩雑さを抑制することが可能となり、モジュール基板４１４における配線のインピーダンスを低減することが可能となる。

このような変形例においても、上記実施形態と同様の効果を奏することができる。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態及び各変形例を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、１００…タイミング制御回路、１０１…駆動回路、１０３…信号処理回路、１０４，１２１，１３１…演算増幅器、１１０…画素回路、１１１…受光素子、１１２，１１３，１１４…ＮＭＯＳトランジスター、１１５，１２３，１２５，１２７，１３３，１３４，１３５，１４０…スイッチ、１１６…定電流源、１２０…列処理回路、１２２，１２４，１２６，１３２…コンデンサー、１３０…増幅回路、１５０…増幅回路、１６０…保持回路、１７０…走査回路、１７１…シフトレジスター、１８０…出力走査回路、２００…読取制御回路、２０２…アナログフロンエンド、３００…シリコン基板、３０１，３０２…長辺、３０３，３０４…短辺、３１０…駆動制御回路、３２０…基準電圧生成回路、３３０…入出力部、３３１…チップイネーブル信号出力電極、３３２…チップイネーブル信号入力電極、３３３…解像度設定信号入力電極、３３４…クロック信号入力電極、３３５…第１電圧入力電極、３３６…第１グランド電極、３３７…第２電圧入力電極、３３８…第２グランド電極、３３９…画像信号出力回路、４１１…ケース、４１２…光源、４１３…光学部、４１４…モジュール基板、４１５…画像読取チップ、４１６…反射鏡、４１７…レンズ、４２１…第１電圧生成回路、４２２…第２電圧生成回路、Ｐ…原稿、Ｔ…原稿台

Claims (8)

1. 画像を読み取る第１画像読取チップと、
   前記画像が縮小された像を前記第１画像読取チップに結像させる光学ユニットと、
   を備え、
   前記第１画像読取チップは、
   前記画像が縮小された像の光を受けて光電変換する第１受光素子を含み、第１画素信号を生成する第１画素と、
   前記画像が縮小された像の光を受けて光電変換する第２受光素子を含み、第２画素信号を生成する第２画素と、
   前記第１画素と電気的に接続され、前記第１画素信号に基づく第１読出信号を出力する第１読出回路と、
   前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、
   前記第１読出回路と、前記第２読出回路と、の動作を制御する制御回路と、
   を含み、
   前記第１画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
   前記第１画素と、前記第２画素と、は前記第１辺が伸びる方向に沿って並んで設けられ、
   前記第１読出回路と、前記第２読出回路と、前記制御回路と、は前記第１辺が伸びる方向に沿って並んで設けられている、
   ことを特徴とする画像読取装置。
2. 前記第１読出回路は、前記第１読出信号の出力のタイミングを制御する第１走査回路を含み、
   前記第２読出回路は、前記第２読出信号の出力のタイミングを制御する第２走査回路を含み、
   前記第１受光素子と、前記第２受光素子と、が前記画像の縮小された像の光を受けた後において、前記第１走査回路により前記第１読出信号が出力されるタイミングは、前記第２走査回路により前記第２読出信号が出力されるタイミングよりも早く、
   前記制御回路と前記第１走査回路との間の距離は、前記制御回路と前記第２走査回路との間の距離よりも短い、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記制御回路は、前記第１走査回路と前記第２走査回路との間には、設けられていない、
   ことを特徴とする請求項２に記載の画像読取装置。
4. 前記第１読出回路は、前記第１画素信号を増幅して前記第１読出信号を生成する第１増幅回路を含み、
   前記第２読出回路は、前記第２画素信号を増幅して前記第２読出信号を生成する第２増幅回路を含み、
   前記第２辺と前記制御回路との間の距離は、前記第２辺と前記第１増幅回路との間の距離よりも短く、
   前記第２辺と前記制御回路との間の距離は、前記第２辺と前記第２増幅回路との間の距離よりも短い、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記第１画像読取チップは、一定の電圧が供給される一定電圧端子を含み、
   前記一定電圧端子と前記第１読出回路との間の距離は、前記一定電圧端子と前記制御回路との間の距離よりも短く、
   前記一定電圧端子と前記第２読出回路との間の距離は、前記一定電圧端子と前記制御回路との間の距離よりも短い、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記第１画像読取チップは、
   前記第１読出回路と前記第２読出回路との少なくとも一方から出力された信号を増幅して増幅信号を生成する第３増幅回路と、
   前記増幅信号に基づき、前記第１画像読取チップの外部へ出力される出力信号を生成する出力回路と、
   を含み、
   前記出力回路と前記第３増幅回路との間の距離は、前記出力回路と前記制御回路との距離よりも短い、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 第２画像読取チップを含み、
   前記画像は、第１部分画像と第２部分画像とを含み、
   前記光学ユニットは、
   前記第１部分画像が縮小された像を前記第１画像読取チップに結像させ、
   前記第２部分画像が縮小された像を前記第２画像読取チップに結像させる、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の画像読取装置。
8. 画像が縮小された像の光を受けて光電変換する第１受光素子を含み、第１画素信号を生成する第１画素と、
   前記画像が縮小された像の光を受けて光電変換する第２受光素子を含み、第２画素信号を生成する第２画素と、
   前記第１画素と電気的に接続され、前記第１画素信号を読み出す第１読出回路と、
   前記第２画素と電気的に接続され、前記第２画素信号を読み出す第２読出回路と、
   前記第１読出回路と、前記第２読出回路との動作を制御する制御回路と、
   第１辺と、前記第１辺よりも短い第２辺と、
   を含み、
   前記第１画素と前記第２画素とは、前記第１辺が伸びる方向に沿って並んで設けられ、
   前記第１読出回路と前記第２読出回路と前記制御回路とは、前記第１辺が伸びる方向に沿って並んで設けられている、
   ことを特徴とする半導体装置。
   

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