JP6766560B2 - 画像読取装置及び半導体装置 - Google Patents

Description

本発明は、画像読取装置及び半導体装置に関する。

コンタクトイメージセンサーを用いた画像読取装置（スキャナー）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるコンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。一般にスキャナー等の画像読取装置は、１又は複数のフォトダイオードを有する画素部が１方向に多数並んで配置されたセンサーチップ（画像読取チップ）を複数有している。

例えば、特許文献１には、光電素子と、光電素子で発生する電荷を蓄積する蓄積容量素子と、蓄積容量素子に蓄えられた電荷を順次出力するためバッファ回路と、バッファ回路の信号を出力する出力アンプを含む光電変換装置、及び光電変換装置が複数接続されたマルチチップセンサ装置が開示されている。この光電変換装置を画像読取チップに適用することができ、マルチチップセンサ装置を画像読取装置に含まれるイメージセンサーモジュールに適用することができる。

特開平４―１７７９８４号公報

しかし、マルチチップセンサ装置（イメージセンサーモジュール）において、光電変換装置（画像読取チップ）間の特性のばらつきに起因して、特に複数の画像読取チップの境界において読取画像に欠陥が生じる恐れがあり、改善の余地がある。

本発明は以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像読取チップが複数並べられたイメージセンサーモジュールを含む画像読取装置においても、画像読取チップ間の特性のオフセットを補正し、読取画質を向上させることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、オフセットを補正することが可能な半導体装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための複数の画像読取チップを含む画像読取装置であって、前記複数の前記画像読取チップの各々は、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。

本適用例に係る画像読取装置によれば、キャパシターの第一の端子が定電圧出力部と出力回路を介して接続されているとき、定電圧出力部から出力される一定の電圧信号に応じたオフセット成分を含む電荷を蓄えることが可能である。また、キャパシターの第一の端子が転送配線と接続され、第二の端子が出力回路と接続されているとき、キャパシターに蓄えられたオフセット成分を含む電荷により、オフセット成分を補正することが可能である。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップ間のばらつきは抑制可能であり、複数の画像読取チップの境界における読取画像の欠陥を防止することが可能となる。

［適用例２］
上記適用例に係る画像読取装置において、前記転送配線に前記画素信号が転送される際に、前記キャパシターの前記第一の端子は前記転送配線と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続されても良い。

本適用例に係る画像読取装置によれば、転送配線に画素信号が転送されるときには、電荷が蓄えられたキャパシターの第一の端子は転送配線と接続され、第二の端子は出力回路に接続されている。従って、本適用例に係る画像読取装置によれば、複数の画素信号に対し、オフセット成分を補正することが出来る。

［適用例３］
本適用例に係る画像読取装置は、画像を読み取るための複数の画像読取チップを含む画像読取装置であって、前記複数の前記画像読取チップの各々は、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。

本適用例に係る画像読取装置によれば、キャパシターの第一の端子が定電圧出力部と出力回路を介して接続されているとき、定電圧出力部から出力される一定の電圧信号に応じたオフセット成分を含む電荷を蓄えることが可能である。また、キャパシターの第一の端子が転送配線と演算増幅器の電気的に接続され（バーチャルショート）、第二の端子が出力回路と接続されているとき、キャパシターに蓄えられたオフセット成分を含む電荷により、オフセット成分を補正することが可能である。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップ間のばらつきは抑制可能であり、複数の画像読取チップの境界における読取画像の欠陥を防止することが可能となる。

さらに、本適用例に係る画像読取装置によれば、画素信号を転送する転送配線に演算増幅器を備え、演算増幅器によりインピーダンス変換される為、出力回路のインピーダンス特性の変動に影響されない。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップ間のばらつきはさらに抑制可能であり、複数の画像読取チップの境界における読取画像の欠陥を、より確実に防止することが可能となる。

［適用例４］
上記適用例に係る画像読取装置において、前記転送配線に前記画素信号が転送される際に、前記キャパシターの前記第一の端子は前記演算増幅器の第二の入力端子と接続され、
前記キャパシターの前記第二の端子は前記出力回路に接続されてもよい。

本適用例に係る画像読取装置によれば、転送配線に画素信号が転送されるときには、電荷が蓄えられたキャパシターの第一端子は演算増幅器を介し転送配線と接続され（バーチャルショート）、第二の端子は出力回路に接続されている。従って、本適用例に係る画像読取装置によれば、複数の画素信号に対し、オフセット成分を補正することが出来る。

［適用例５］
上記適用例に係る画像読取装置において、前記定電圧出力部は、前記転送配線に前記画素信号が転送される前に、前記出力回路を介して前記キャパシターの前記第一の端子と接続されてもよい。

本適用例に係る画像読取装置によれば、定電圧出力部は、転送配線に画素信号が転送される前に、出力回路を介してキャパシターと第一の端子と接続され電荷を蓄える。従って、本適用例に係る画像読取装置によれば、キャパシターに蓄えられる電荷は、画素信号に寄与することなく、出力回路を介した定電圧出力部から供給される電圧に起因する為、補正精度を向上することが出来る。

［適用例６］
上記適用例に係る画像読取装置において、前記定電圧出力部が出力する前記電圧信号は、第一の基準電圧に基づいて生成され、前記第一の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧であってもよい。

本適用例に係る画像読取装置によれば、定電圧出力部が出力する電圧は、複数の画像読取チップ間で共通の第一の基準電圧に基づいて生成されている。即ち、複数の画像読取チップの各々のキャパシターに蓄えられる電荷は、複数の画像読取チップ間で共通の電圧信号に基づき蓄えられる。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップ間における補正のばらつきはさらに抑制でき、複数の画像読取チップの境界における読取画像の欠陥を防止することができる。

［適用例７］
上記適用例に係る画像読取装置において、前記キャパシターの前記第二の端子は、前記転送配線に前記画素信号が転送される前に、第二の基準電圧と選択的に接続されてもよい。

本適用例に係る画像読取装置によれば、キャパシターの第二の端子は、転送配線に画素信号が転送される前に、第二の基準電圧と接続される為、キャパシターに蓄える電荷は、定電圧出力部から出力される一定の電圧信号と第二の基準電圧とで定まる。従って、本適用例に係る画像読取装置によれば、キャパシターに蓄えられるオフセット成分を含む電荷の精度が向上し、補正精度をより高めることが出来る。

［適用例８］
上記適用例に係る画像読取装置において、前記第二の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧であってもよい。

本適用例に係る画像読取装置によれば、キャパシターの第二の端子は、転送配線に画素信号が転送される前に、複数の画像読取チップ間で共通の第二の基準電圧に接続される為、複数の画像読取チップの各々のキャパシターに蓄えられる電荷は、定電圧出力部から出力される一定の電圧信号と、複数の画像読取チップ間で共通の第二の基準電圧により決定される。従って、本適用例に係る画像読取装置によれば、複数の画像読取チップ間におけ
る補正のばらつきをさらに抑制でき、複数の画像読取チップの境界における読取画像の欠陥を防止することができる。

［適用例９］
上記適用例に係る画像読取装置において、前記第一の基準電圧と前記第二の基準電圧とは、同じ電圧であってもよい。

本適用例に係る画像読取装置によれば、第一の基準電圧と第二の基準電圧が同じ電圧である為、キャパシターに加えられる両端電圧の電位差は小さく、複数の画像読取チップ間のばらつきを補正する為に必要な電荷を少なくできる。

［適用例１０］
上記適用例に係る画像読取装置において、前記出力回路は、ソースフォロワー回路であってもよい。

本適用例に係る画像読取装置によれば、出力回路をソースフォロワー回路とすることで、回路の簡略化が可能であり、実装面積を削減でき、画像読取チップの小型化が実現できる。

［適用例１１］
上記適用例に係る画像読取装置において、前記読出回路部、及び前記定電圧出力部は、各々がソースフォロワー回路であってもよい。

本適用例に係る画像読取装置によれば、読出回路部、及び定電圧出力部をソースフォロワー回路とすることで、転送配線のインピーダンスの影響を小さくでき、読取画像の品質劣化を抑制できる。

さらに、本適用例に係る画像読取装置によれば、読出回路部、及び定電圧出力部の双方を同一構成のソースフォロワー回路とすることで、読出回路部、及び定電圧出力部の複数の画像読取チップ間における補正のばらつきをさらに抑制でき、複数の画像読取チップの境界における読取画像の欠陥を防止することができる。

［適用例１２］
上記適用例に係る画像読取装置において、前記ソースフォロワー回路は、デプレッション型の電界効果トランジスターを含む構成でもよい。

本適用例に係る画像読取装置によれば、ソースフォロワー回路は、デプレッション型の電界効果トランジスターとすることで、各々の閾値電圧による電圧降下は小さくなる。その為、ソースフォロワー回路の出力のダイナミックレンジを広くすることができ、読取画質の向上にも有効である。

［適用例１３］
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。

本適用例に係る半導体装置によれば、キャパシターの第一の端子が定電圧出力部と出力回路を介して接続されているとき、定電圧出力部から出力される一定の電圧信号に応じたオフセット成分を含む電荷を蓄えることが可能である。また、キャパシターの第一の端子が転送配線と接続され、第二の端子が出力回路と接続されているとき、キャパシターに蓄えられたオフセット成分を含む電荷により補正された信号を、出力回路を介し出力する。従って、本適用例に係る半導体装置によれば、半導体装置に含まれるオフセット成分を補正した信号を出力することが可能となる。

［適用例１４］
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。

本適用例に係る半導体装置によれば、キャパシターの第一の端子が定電圧出力部と出力回路を介して接続されているとき、定電圧出力部から出力される一定の電圧信号に応じたオフセット成分を含む電荷を蓄えることが可能である。また、キャパシターの第一の端子が転送配線と演算増幅器の電気的に接続され（バーチャルショート）、第二の端子が出力回路と接続されているとき、キャパシターに蓄えられたオフセット成分を含む電荷により補正された信号を、出力回路を介し出力する。従って、本適用例に係る半導体装置によれば、半導体装置に含まれるオフセット成分を補正した信号を出力することが可能となる。

さらに、本適用例に係る半導体装置によれば、画素信号を転送する転送配線に演算増幅器を備え、演算増幅器によりインピーダンス変換される為、出力回路のインピーダンス特性の変動に影響されず、オフセット成分を補正することが可能である。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 スキャナーユニットの機能構成例を示す図である。 画像読取チップの機能構成例を示す図である。 第一実施例に係るタイミングチャート図である。 画素回路の回路構成例を示す図である。 読出回路部の回路構成例を示す図である。 第一実施例に係る定電圧出力部、補正回路、及び出力回路の回路構成を示す図である。 第二実施例に係る定電圧出力部、補正回路、及び出力回路の回路構成を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機１（複合装置）について説明する。

１．第一の実施形態
１．１ 複合機（複合装置）の構造
図１は、第一の実施形態にかかる複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット２（画像記録装置）と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット３（画像読取装置）と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部を露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。なお、センサーユニット３１に搭載のイメージセンサーモジュール４１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３、および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は、当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。複数の画像読取チップ４１５は、一列に配置された多数の受光素子１１１を各々有しており（図６、図８参照）、複数の画像読取チップ４１５が有する受光素子１１１の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取ることが可能なスキャナーユニット３を実現することができる。

１．２ スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット３の機能構成図である。図５に示される例では、スキャナーユニット３は、制御部２００、アナログフロンエンド（ＡＦＥ）２０２、光源４１２、複数の画像読取チップ４１５、基準電圧生成部４１６を含んで構成されている。前述したように、光源４１２は赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、及び青色ＬＥＤ４１２Ｂを備えており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。基準電圧生成部４１６は、第一の基準電圧生成部４１６−１、第二の基準電圧生成部４１６−２を含み、複数の画像読取チップ４１５で共通に供給する電圧を生成し出力する。また、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。さらに、制御部２００、アナログフロンエンド（ＡＦＥ）２０２、及び基準電圧生成部４１６は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられてもよく。制御部２００、アナログフロンエンド（ＡＦＥ）２０２、及び基準電圧生成部４１６は、それぞれ、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で実現されてもよい。

制御部２００は、画像の読取周期をＴとしたとき、赤色ＬＥＤ４１２Ｒに対して３Ｔ毎に一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、緑色ＬＥＤ４１２Ｇに対して３Ｔ毎に露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対しても３Ｔ毎に露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、読取周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、及び青色ＬＥＤ４１２Ｂのいずれか１つのみを発光させる。

また、制御部２００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ、解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット３による画像の読取解像度を設定するための信号である。以下では、解像度設定信号ＲＥＳは２ビットの信号であり、”００”のときは１２００ｄｐｉ、”０１”のときは６００ｄｐｉ、”１０”のときは３００ｄｐｉの各解像度に設定されるものとする。

複数の画像読取チップ４１５は、チップイネーブル信号ＣＥｉ（ｉ＝１〜ｍ）がアクティブ（本実施形態ではハイパルス）になると、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は青色ＬＥＤ４１２Ｂの発光によって、受光素子１１１が被読取媒体に形成されている画像から受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号Ｖｏを生成し、出力する。

基準電圧生成部４１６は、第一の基準電圧生成部４１６−１、第二の基準電圧生成部４１６−２を含み構成される。第一の基準電圧生成部４１６−１は、第一の基準電圧Ｖｒｅｆ１を生成し、複数の画像読取チップ４１５間に共通に供給する。また、第二の基準電圧生成部４１６−２も、第二の基準電圧Ｖｒｅｆ２を生成し、複数の画像読取チップ４１５−ｉ間に共通に供給する。第一の実施形態では、第一の基準電圧Ｖｒｅｆ１、および第二の基準電圧Ｖｒｅｆ２は、複数の画像読取チップ４１５−ｉ間の出力特性のばらつき補正に用いられる。尚、ばらつき補正の方法については、後述の詳細な回路構成、及び動作の説明に併せ行う。

アナログフロンエンド（ＡＦＥ）２０２は、複数の画像読取チップ４１５−ｉが出力する画像信号Ｖｏを受け取り、画像信号Ｖｏに対して、増幅処理やＡ／Ｄ変換処理を行って、受光素子１１１の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロンエンド（ＡＦＥ）２０２から順次送信される各デジタル信号を受け取り、イメージセンサーモジュール４１の読取画像情報を生成する。

１．３ 画像読取チップ（半導体装置）の回路構成及び動作
図６は、画像読取チップ４１５の機能構成図である。また、図７は、スキャナーユニット３による画像の読み取りの解像度が１２００ｄｐｉに設定された場合の、複数の画像読取チップ４１５の動作と関係する信号のタイミングチャート図である。尚、本実施形態において、解像度は１２００ｄｐｉで説明を行うが、６００ｄｐｉ、３００ｄｐｉの解像度でもよく、また他の解像度を用いてもよい。

図６に示される画像読取チップ４１５は、タイミング制御回路１００、駆動回路１０１、水平走査回路１０２、複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）（本実施形態における画素部）、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）（本実施形態における読出回路部）、出力回路１４０、補正回路１５０、補正制御回路１６０、及び定電圧出力回路１７０（本実施形態における定電圧出力部）を備えている。

タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントし、読取周期Ｔ毎にカウント値を初期化する不図示のカウンターを有し、当該カウンターの出力値（カウント値）に基づいて、駆動回路１０１の動作を制御する制御信号、水平走査回路１０２の動作を制御する制御信号、及び補正制御回路１６０の動作を制御する制御信号を生成する。

また、タイミング制御回路１００は、画像読取チップ４１５に入力されるチップイネーブル信号ＣＥ＿Ｉがアクティブ（ハイパルス）を受けて、一定時間アクティブ（選択信号ハイレベル）となる選択信号ＳＥＬ−１を生成し出力する。さらに、最後の選択信号ＳＥＬ−ｎを出力するときに、次の画像読取チップ４１５に対しチップイネーブル信号ＣＥ＿Ｏがアクティブ（ハイパルス）を出力する。

駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、画像の読取
周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光する前の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となるクロック信号ＣＬＫに同期した第一のリセット信号ＲＳＴ１、及び第二のリセット信号ＲＳＴ２を発生させる（図７参照）。この第一のリセット信号ＲＳＴ１は、複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）の全てに、第二のリセット信号ＲＳＴ２は、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）の全てに各々が共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、読取周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光を終えた後の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した読出信号ＲＥＡＤを発生させる（図７参照）。この読出信号ＲＥＡＤは、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）の全てに共通に供給される。

複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）は、それぞれ、駆動回路１０１からの第一のリセット信号ＲＳＴ１によって初期化され、その後、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた複数の画素信号Ｖｓ−ｊ（ｊ＝１〜ｎ）を出力する。

複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）は、それぞれ、駆動回路１０１からの第二のリセット信号ＲＳＴ２によって初期化され、その後、駆動回路１０１から供給された読出信号ＲＥＡＤがアクティブ（本実施形態ではハイレベル）となるとき、複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）から読み出した複数の画素信号Ｖｓ−ｊ（ｊ＝１〜ｎ）に応じた電荷を保持する。

さらに、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）に保持された複数の画素信号Ｖｓ−ｊ（ｊ＝１〜ｎ）に応じた電荷は、水平走査回路１０２から入力される複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）に従い、複数の画素信号Ｖｔ−ｊ（ｊ＝１〜ｎ）として転送配線１８０に出力される。

水平走査回路１０２は、タイミング制御回路１００からの制御信号と解像度設定信号ＲＥＳとに基づいて、読取周期Ｔにおいて、それぞれ読出信号ＲＥＡＤがアクティブ（ハイレベル）になる前（１つ前の読取周期Ｔにおいて読出信号ＲＥＡＤがアクティブ（ハイレベル）から非アクティブ（ローレベル）に変わる後）の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）を順次発生させる（図７参照）。この水平走査回路１０２は、解像度設定信号ＲＥＳが”００”のとき（１２００ｄｐｉ設定時）は、クロック信号ＣＬＫの１周期分だけ１つずつ順番にアクティブ（ハイレベル）となる複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）を発生させる（図７参照）。また、図示しないが、水平走査回路１０２は、解像度設定信号ＲＥＳが”０１”のとき（６００ｄｐｉ設定時）は、クロック信号ＣＬＫの２周期分だけ２つずつ同時に順番にアクティブ（ハイレベル）となる複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）を順次発生させ、解像度設定信号ＲＥＳが”１０”のとき（３００ｄｐｉ設定時）は、クロック信号ＣＬＫの４周期分だけ４つずつ同時に順番にアクティブ（ハイレベル）となる複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）を順次発生させる。

出力回路１４０は、タイミング制御回路１００から入力される出力イネーブル信号ＥＮがアクティブ（本実施形態ではハイレベル）であり、転送配線１８０に複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）が順次転送されたとき、複数の画素信号Ｖｔ−ｊ（ｊ＝１〜ｎ）を順次増幅し、増幅された複数の画素信号Ｖｔ−ｊ（ｊ＝１〜ｎ）を含む画像信号Ｖｏを
出力する。尚、出力イネーブル信号ＥＮは、クロック信号ＣＬＫに同期し、後述する補正信号ＣＡＬが少なくとも非アクティブ（本実施形態ではローレベル）のときに、アクティブ（ハイレベル）となり、最後の選択信号ＳＥＬ−ｎがアクティブ（ハイレベル）から非アクティブ（ローレベル）になるとき、非アクティブ（ローレベル）となる。（図７参照）
補正回路１５０は、補正信号ＣＡＬがアクティブ（本実施形態ではハイレベル）の期間に、補正出力電圧Ｖｏ＿０、第二の基準電圧Ｖｒｅｆ２を基に補正成分を蓄え、補正信号ＣＡＬが非アクティブ（ローレベル）の期間に、補正成分を加味した信号を出力回路１４０に出力する。

補正制御回路１６０は、補正回路１５０及び定電圧出力回路１７０を制御するための補正信号ＣＡＬを出力する。例えば補正信号ＣＡＬは読出信号ＲＥＡＤがアクティブ（ハイレベル）に変わるとき、アクティブ（ハイレベル）となる。また、補正信号ＣＡＬは、少なくとも最初の選択信号ＳＥＬ−１がアクティブ（ハイレベル）になる前に、非アクティブ（ローレベル）となる。（図７参照）
定電圧出力回路１７０は、第一の基準電圧Ｖｒｅｆ１を基にダミー電圧Ｖｄを生成し転送配線１８０に出力する。ここで、定電圧出力回路１７０は少なくとも補正信号ＣＡＬがアクティブ（ハイレベル）の期間に、ダミー電圧Ｖｄを転送配線１８０に供給する。

１．４ 回路構成及び動作
図６に示した複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）はすべて同じ回路構成であり、以下では、複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）をすべて画素回路１１０と表記し、複数の画素回路１１０−ｊ（ｊ＝１〜ｎ）の各複数の画素信号Ｖｓ−ｊ（ｊ＝１〜ｎ）をすべて画素信号Ｖｓと表記し、その構成及び動作について説明する。

図８は、画素回路１１０（本実施形態における画素部）の構成図である。図８に示されるように、画素回路１１０は、受光素子１１１、反転増幅部１１２、スイッチ１１３及び容量１１４を備えている。

受光素子１１１は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードは接地され、カソードは反転増幅部１１２の入力端子と電気的に接続されている。

反転増幅部１１２は、受光素子１１１に電気的に接続され、受光素子１１１による光電変換により生成された信号を増幅する。具体的には、反転増幅部１１２は、入力端子が受光素子１１１のカソードと電気的に接続され、反転増幅部１１２の入力端子の電圧を−Ｇ倍した電圧を出力端子から出力する。この反転増幅部１１２の出力電圧が、画素回路１１０の画素信号Ｖｓとなる。

スイッチ１１３は、反転増幅部１１２と並列に、反転増幅部１１２の両端（入力端子及び出力端子）に電気的に接続されている。このスイッチ１１３の制御端子には、第一のリセット信号ＲＳＴ１が入力され、第一のリセット信号ＲＳＴ１がアクティブ（本実施形態ではハイレベル）のときにスイッチ１１３の両端が導通し、第一のリセット信号ＲＳＴ１が非アクティブ（本実施形態ではローレベル）のときにスイッチ１１３の両端が非導通となる。前述の通り、第一のリセット信号ＲＳＴ１は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は青色ＬＥＤ４１２Ｂが発光する前（露光時間Δｔの前）の所定のタイミングで一定時間アクティブ（ハイレベル）となる。このとき、スイッチ１１３の両端が導通するため、容量１１４は、その両端がショートされて蓄積された電荷がリセットされる。

また、スイッチ１１３は、例えば、ゲート端子に第一のリセット信号ＲＳＴ１が入力され、ソース端子及びドレイン端子の一方が反転増幅部１１２の入力端子と電気的に接続され、ソース端子及びドレイン端子の他方が反転増幅部１１２の出力端子と電気的に接続されたＮＭＯＳトランジスターであってもよい。

容量１１４は、反転増幅部１１２と並列に、反転増幅部１１２の両端（入力端子及び出力端子）に電気的に接続されている。すなわち、容量１１４は、反転増幅部１１２の出力端子から入力端子への信号帰還経路に設けられた帰還容量として機能する。

図６に戻り複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）はすべて同じ回路構成であり、以下では、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）をすべて読出回路１２０と表記し、複数の読出回路１２０−ｊ（ｊ＝１〜ｎ）の複数の画素信号Ｖｔ−ｊ（ｊ＝１〜ｎ）をすべて、画素信号Ｖｔと表記し、複数の選択信号ＳＥＬ−ｊ（ｊ＝１〜ｎ）をすべて選択信号ＳＥＬと表記し、その構成及び動作について説明する。

図９は、読出回路１２０（本実施形態における読出回路部）の構成図である。図９に示されるように、読出回路１２０は、ノイズ低減回路１２１と、メモリー回路１３１を備える。

ノイズ低減回路１２１は、容量１２２、反転増幅部１２３、スイッチ１２４、容量１２５、スイッチ１２６、及びスイッチ１２７を備える。

容量１２２は、画素回路１１０と接続されている。具体的には、容量１２２は、一端が反転増幅部１１２の出力端子と電気的に接続されており、他端が反転増幅部１２３の入力端子と電気的に接続されている。

反転増幅部１２３は、入力端子が容量１２２の他端と接続され、入力端子の電圧を−Ｇ倍した電圧を出力端子から出力する。この反転増幅部１２３の出力電圧が、ノイズ低減回路１２１から出力される画素信号Ｖｃｄｓとなる。

スイッチ１２４は、反転増幅部１２３と並列に、反転増幅部１２３の両端（入力端子及び出力端子）と電気的に接続されている。

容量１２５は、一端が反転増幅部１２３の入力端子と電気的に接続され、他端がスイッチ１２６の一端と電気的に接続されている。

スイッチ１２６は、一端が容量１２５の他端と電気的に接続され、他端が反転増幅部１２３の出力端子と電気的に接続されている。

スイッチ１２７は、一端が容量１２５の他端と電気的に接続され、他端には所定の電圧Ｖａ（例えば、２．４Ｖ）が供給される。

このように構成されているノイズ低減回路１２１は、画素回路１１０の画素信号Ｖｓを容量１２２によってノイズキャンセルし、さらに反転増幅部１２３によって反転増幅するＣＤＳ（Correlated Double Sampling）回路として機能する。

２つのスイッチ１２４，スイッチ１２７の各制御端子には、第二のリセット信号ＲＳＴ２が共通に入力され、第二のリセット信号ＲＳＴ２がアクティブ（本実施形態ではハイレベル）のときにスイッチ１２４，スイッチ１２７の両端が導通し、第二のリセット信号ＲＳＴ２が非アクティブ（本実施形態ではローレベル）のときにスイッチ１２４，スイッチ
１２７の両端は非導通となる。また、スイッチ１２６の制御端子には、第二のリセット信号ＲＳＴ２が、論理反転素子１２８を介し入力される。即ち第二のリセット信号ＲＳＴ２がアクティブ（ハイレベル）の時、スイッチ１２６の制御端子には非アクティブ（ローレベル）が入力され、スイッチ１２６の両端は非導通となり、第二のリセット信号ＲＳＴ２が非アクティブ（ローレベル）の時、スイッチ１２６の制御端子にはアクティブ（ハイレベル）が入力され、スイッチ１２６の両端は導通となる。

前述の通り、第二のリセット信号ＲＳＴ２は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は青色ＬＥＤ４１２Ｂが発光する前（露光時間Δｔの前）の所定のタイミングで一定時間アクティブ（ハイレベル）となる。このとき、スイッチ１２４，スイッチ１２７の両端が導通し、スイッチ１２６の制御端子には、第二のリセット信号ＲＳＴ２の論理反転素子１２８により論理が反転され、スイッチ１２６の両端は非導通となる。これにより、反転増幅部１２３の入出力間がショートされ、反転増幅部１２３の入力端子が所定の電圧Ｖｂとなり、容量１２５は、その両端にＶｂ−Ｖａの電位差が生じ、この電位差に応じた電荷が蓄積される（リセットされる）。

その後、第二のリセット信号ＲＳＴ２が非アクティブ（ローレベル）となると、スイッチ１２６の両端が導通し、スイッチ１２４，スイッチ１２７の両端は非導通となる。このとき、容量１２５は、それぞれ、反転増幅部１２３の両端と電気的に接続され、帰還容量として機能する。

また、スイッチ１２４は、例えば、ゲート端子に第二のリセット信号ＲＳＴ２が入力され、ソース端子及びドレイン端子の一方が反転増幅部１２３の入力端子と電気的に接続され、ソース端子及びドレイン端子の他方が反転増幅部１２３の出力端子と電気的に接続されたＮＭＯＳトランジスターであってもよい。

また、スイッチ１２６は、例えば、ゲート端子に第二のリセット信号ＲＳＴ２の反転信号が入力され、ソース端子及びドレイン端子の一方が容量１２５の他端と電気的に接続され、ソース端子及びドレイン端子の他方が反転増幅部１２３の出力端子と電気的に接続されたＮＭＯＳトランジスターであってもよい。

また、スイッチ１２７は、例えば、ゲート端子に第二のリセット信号ＲＳＴ２が入力され、ソース端子及びドレイン端子の一方が容量１２５の他端と電気的に接続され、ソース端子及びドレイン端子の他方に所定の電圧Ｖａ（例えば、２．４Ｖ）が供給されるＮＭＯＳトランジスターであってもよい。

メモリー回路１３１は、スイッチ１３２、容量１３３、スイッチ１３４、ＮＭＯＳトランジスター１３５、及び定電流源１３６を備えている。

スイッチ１３２は、ノイズ低減回路１２１と電気的に接続されている。具体的には、スイッチ１３２は、一端が反転増幅部１２３の出力端子（ノイズ低減回路１２１の出力端子）と電気的に接続されており、他端が容量１３３の一端と電気的に接続されている。

容量１３３は、一端がスイッチ１３２の他端と電気的に接続され、他端には所定の基準電位（例えば接地電位（０Ｖ））が供給される。

ＮＭＯＳトランジスター１３５は、ゲート端子がスイッチ１３２の他端と電気的に接続され、ドレイン端子は、任意の定電圧（例えば３．３Ｖ）と接続され、さらにソース端子は、定電流源１３６の一端と電気的に接続される。

尚、ＮＭＯＳトランジスター１３５は、デプレッション型の電界効果トランジスターが望ましく、デプレッション型の電界効果トランジスターを使用することで、ＮＭＯＳトランジスター１３５のゲート端子―ソース端子間の電圧降下が小さくなり、ダイナミックレンジを広くとることができ、結果、読出精度の向上につながる。

スイッチ１３４は、一端がＮＭＯＳトランジスター１３５のソース端子と電気的に接続され、他端が転送配線１８０と電気的に接続されている。このスイッチ１３４が導通時に出力する電圧が、メモリー回路１３１から出力される電圧、即ち読出回路１２０の画素信号Ｖｔとなる。

定電流源１３６は、一端がＮＭＯＳトランジスター１３５のソース端子と電気的に接続され、他端には所定の基準電位（例えば接地電位（０Ｖ））が供給される。即ち、ＮＭＯＳトランジスター１３５と定電流源１３６はソースフォロワー回路を形成し、スイッチ１３４を介し、画素信号Ｖｔを出力する。

スイッチ１３２の制御端子には、読出信号ＲＥＡＤが入力され、読出信号ＲＥＡＤがアクティブ（ハイレベル）のときにスイッチ１３２の両端が導通し、読出信号ＲＥＡＤが非アクティブ（本実施形態ではローレベル）のときにスイッチ１３２の両端が非導通となる。前述の通り、読出信号ＲＥＡＤは、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、又は青色ＬＥＤ４１２Ｂが発光を終えた後の所定のタイミングで一定時間アクティブ（ハイレベル）となる。このとき、スイッチ１３２の両端が導通し、容量１３３と、ノイズ低減回路１２１が電気的に接続され、画素信号Ｖｃｄｓに応じた電荷が、容量１３３に蓄えられる。

また、スイッチ１３４の制御端子には、選択信号ＳＥＬが入力され、選択信号ＳＥＬがアクティブ（ハイレベル）のときにスイッチ１３４の両端が導通し、選択信号ＳＥＬが非アクティブ（本実施形態ではローレベル）のとき、スイッチ１３４の両端が非導通となる。

尚、前述の通り、選択信号ＳＥＬは、読出信号ＲＥＡＤがアクティブ（ハイレベル）から非アクティブ（ローレベル）に変わった後の所定のタイミングで、順次、一定時間アクティブ（ハイレベル）となる。そして、選択信号ＳＥＬがアクティブ（ハイレベル）のとき、容量１３３の一端が、ＮＭＯＳトランジスター１３５を介して転送配線１８０と電気的に接続され、画素信号Ｖｔが出力される。

ここで、スイッチ１３２は、例えば、ゲート端子に読出信号ＲＥＡＤが入力され、ソース端子及びドレイン端子の一方に画素信号Ｖｃｄｓが供給され、ソース端子及びドレイン端子の他方が容量１３３の一端と電気的に接続されたＮＭＯＳトランジスターであってもよい。

また、スイッチ１３４は、例えば、ゲート端子に選択信号ＳＥＬが入力され、ソース端子及びドレイン端子の一方がＮＭＯＳトランジスター１３５のソース端子と電気的に接続され、ソース端子及びドレイン端子の他方が転送配線１８０と電気的に接続されるＮＭＯＳトランジスターであってもよい。

図１０は、出力回路１４０、補正回路１５０、及び定電圧出力回路１７０の構成図である。

図１０に示されるように、定電圧出力回路１７０は、容量１７１、ＮＭＯＳトランジスター１７２、スイッチ１７３、定電流源１７４を備える。

容量１７１は、一端が第一の基準電圧Ｖｒｅｆ１と電気的に接続され、他端には所定の基準電位（例えば接地電位（０Ｖ））が供給される。

ＮＭＯＳトランジスター１７２は、ゲート端子が第一の基準電圧Ｖｒｅｆ１と電気的に接続され、ドレイン端子は、任意の定電圧（例えば３．３Ｖ）が供給され、ソース端子は、定電流源１７４と電気的に接続される。

ここで、ＮＭＯＳトランジスター１７２は、デプレッション型の電界効果トランジスターが望ましく、デプレッション型の電界効果トランジスターを使用することで、ＮＭＯＳトランジスター１７２のゲート端子―ソース端子間の電圧降下が小さくなり、ダイナミックレンジを広くとることができ、結果、読出精度の向上につながる。

スイッチ１７３は、一端がＮＭＯＳトランジスター１７２のソース端子と電気的に接続され、他端が転送配線１８０と電気的に接続されている。

スイッチ１７３の制御端子には、補正信号ＣＡＬが入力される。補正信号ＣＡＬがアクティブ（ハイレベル）のとき、スイッチ１７３の両端は導通し、補正信号ＣＡＬが非アクティブ（ローレベル）のとき、スイッチ１７３の両端は非導通となる。前述のとおり、例えば補正信号ＣＡＬは読出信号ＲＥＡＤがアクティブ（ハイレベル）に変わるとき、アクティブ（ハイレベル）となる。また、補正信号ＣＡＬは、少なくとも最初の選択信号ＳＥＬ−１がアクティブ（ハイレベル）になる前に、非アクティブ（ローレベル）となる。これにより、スイッチ１７３は補正信号ＣＡＬがアクティブ（ハイレベル）の期間において導通し、第一の基準電圧Ｖｒｅｆ１より生成されたダミー電圧Ｖｄを転送配線１８０に出力する。

定電流源１７４は、一端がＮＭＯＳトランジスター１７２のソース端子と電気的に接続され、他端には所定の基準電位（例えば接地電位（０Ｖ））が供給される。即ち、ＮＭＯＳトランジスター１７２と定電流源１７４はソースフォロワー回路を形成し、スイッチ１７３を介し、ダミー電圧Ｖｄを出力する。

ここで、定電圧出力回路１７０は、メモリー回路１３１と、同じ回路構成、同様の部品特性であることが好ましく、同じ回路構成、同様の部品特性とすることで、画像信号Ｖｏをより高い精度で補正することができる。さらに、第一の基準電圧Ｖｒｅｆ１は、暗時の画素信号Ｖｃｄｓと同等の値とすることが好ましく、第一の基準電圧Ｖｒｅｆ１を暗時の画素信号Ｖｃｄｓと同等とすることで、読取画像の品質劣化（特に暗時）を抑制できる。

また、スイッチ１７３は、例えば、ゲート端子に補正信号ＣＡＬが入力され、ソース端子及びドレイン端子の一方がＮＭＯＳトランジスター１７２のソース端子と電気的に接続され、ソース端子及びドレイン端子の他方が転送配線１８０と電気的に接続されたＮＭＯＳトランジスターであってもよい。

図１０に示されるように補正回路１５０は、容量１５１、スイッチ１５２、スイッチ１５３、スイッチ１５４、スイッチ１５５、スイッチ１５６を備える。

容量１５１（本実施形態におけるキャパシター）の第一の端子がスイッチ１５４と電気的に接続され、第二の端子がスイッチ１５５と電気的に接続される。また、容量１５１の第一の端子はスイッチ１５３とも電気的に接続され、第二の端子は、スイッチ１５６とも電気的に接続される。

スイッチ１５２は一端が転送配線１８０と電気的に接続され、他端は出力回路１４０に電気的に接続される。

スイッチ１５３は、一端が容量１５１の第一端子と電気的に接続され、他端に出力回路１４０から入力される補正出力電圧Ｖｏ＿０が供給される。

スイッチ１５４は、一端が容量１５１の第一の端子に電気的に接続され、他端は転送配線１８０に電気的に接続される。

スイッチ１５５は、一端が容量１５１の第二の端子に電気的に接続され、他端は出力回路１４０に接続される。

スイッチ１５６は、一端が容量１５１の第二の端子に電気的に接続され、他端は第二の基準電圧Ｖｒｅｆ２が供給される。

また、スイッチ１５２、スイッチ１５３、及びスイッチ１５６の制御端子には、補正信号ＣＡＬが入力され、スイッチ１５４、スイッチ１５５の制御端子には、補正信号ＣＡＬが論理反転素子１５７を介して入力される。これより、補正信号ＣＡＬがアクティブ（ハイレベル）の時、スイッチ１５２、スイッチ１５３、及びスイッチ１５６は導通し、論理反転素子１５７を介し、補正信号ＣＡＬの論理反転信号が入力されるスイッチ１５４、スイッチ１５５は非導通となる。また、補正信号ＣＡＬが非アクティブ（ローレベル）の時、スイッチ１５２、スイッチ１５３、及びスイッチ１５６は非導通となり、論理反転素子１５７を介し、補正信号ＣＡＬの論理反転信号が入力されるスイッチ１５４、スイッチ１５５は導通となる。

即ち、補正信号ＣＡＬがアクティブ（ハイレベル）の時は、容量１５１の第一の端子は、スイッチ１５３を介して補正出力電圧Ｖｏ＿０と電気的に接続され、容量１５１の第二の端子は、スイッチ１５６を介して第二の基準電圧Ｖｒｅｆ２に電気的に接続される。この時、転送配線１８０と出力回路１４０はスイッチ１５２を介し電気的に接続される。また、補正信号ＣＡＬが非アクティブ（ローレベル）の時、容量１５１の第一の端子は、転送配線１８０と電気的に接続され、容量１５１の第二の端子は、出力回路１４０と電気的に接続される。即ち、容量１５１（本実施形態のキャパシター）は、第一の端子が転送配線１８０と選択的に接続され、第二の端子が出力回路１４０と選択的に接続される。

尚、前述のとおり、補正信号ＣＡＬは少なくとも読出信号ＲＥＡＤがアクティブ（ハイレベル）に変わるとき、アクティブ（ハイレベル）となり、補正信号ＣＡＬは、少なくとも最初の選択信号ＳＥＬ−１がアクティブ（ハイレベル）になる前までに、非アクティブ（ローレベル）となる。即ち、補正信号ＣＡＬがアクティブ（ハイレベル）の期間において、選択信号ＳＥＬは非アクティブであり、補正信号ＣＡＬがアクティブ（ハイレベル）の期間において、転送配線１８０に画素信号Ｖｔは供給されない。

一方で、前述のとおり、定電圧出力回路１７０は、補正信号ＣＡＬがアクティブ（ハイレベル）の期間において、スイッチ１７３は導通しており、第一の基準電圧Ｖｒｅｆ１より生成されたダミー電圧Ｖｄを転送配線１８０に供給している。

即ち、補正信号ＣＡＬがアクティブ（ハイレベル）の時は、転送配線１８０の電圧は、第一の基準電圧Ｖｒｅｆ１より生成されたダミー電圧Ｖｄであり、補正信号ＣＡＬが非アクティブ（ローレベル）の時の転送配線１８０の電圧は、読出回路１２０から出力された画素信号Ｖｔとなる。

ここで、スイッチ１５２は、例えば、ゲート端子に補正信号ＣＡＬが入力され、ソース端子及びドレイン端子の一方が転送配線１８０と電気的に接続され、ソース端子及びドレイン端子の他方が出力回路１４０と電気的に接続されたＮＭＯＳトランジスターであってもよい。

また、スイッチ１５３は、例えば、ゲート端子に補正信号ＣＡＬが入力され、ソース端子及びドレイン端子の一方が容量１５１の第一の端子と電気的に接続され、ソース端子及びドレイン端子の他方に補正出力電圧Ｖｏ＿０が供給されるＮＭＯＳトランジスターであってもよい。

ここで、スイッチ１５４は、例えば、ゲート端子に補正信号ＣＡＬの反転信号が入力され、ソース端子及びドレイン端子の一方が容量１５１の第一の端子と電気的に接続され、ソース端子及びドレイン端子の他方が転送配線１８０と電気的に接続されたＮＭＯＳトランジスターであってもよい。

ここで、スイッチ１５５は、例えば、ゲート端子に補正信号ＣＡＬの反転信号が入力され、ソース端子及びドレイン端子の一方が容量１５１の第二の端子と電気的に接続され、ソース端子及びドレイン端子の他方が出力回路１４０と電気的に接続されたＮＭＯＳトランジスターであってもよい。

ここで、スイッチ１５６は、例えば、ゲート端子に補正信号ＣＡＬが入力され、ソース端子及びドレイン端子の一方が容量１５１の第二の端子と電気的に接続され、ソース端子及びドレイン端子の他方が第二の基準電圧Ｖｒｅｆ２と電気的に接続されたＮＭＯＳトランジスターであってもよい。

図１０に示されるように、出力回路１４０は、ＮＭＯＳトランジスター１４１、スイッチ１４２、定電流源１４３を備える。

ＮＭＯＳトランジスター１４１は、ゲート端子が補正回路１５０と電気的に接続される。即ち、補正信号ＣＡＬがアクティブ（ハイレベル）の時は、補正回路１５０のスイッチ１５２を介し転送配線１８０と電気的に接続され、補正信号ＣＡＬが非アクティブ（ローレベル）の時は、補正回路１５０のスイッチ１５５を介し容量１５１の第二の端子に電気的に接続される。また、ドレイン端子は、任意の定電圧（例えば３．３Ｖ）が供給され、ソース端子は、定電流源１４３と電気的に接続される。

ここで、ＮＭＯＳトランジスター１４１は、デプレッション型の電界効果トランジスターが望ましく、デプレッション型の電界効果トランジスターを使用することで、ＮＭＯＳトランジスター１４１のゲート端子―ソース端子間の電圧降下が小さくなり、ダイナミックレンジを広くとることができ、結果、読出精度の向上につながる。

スイッチ１４２は、一端がＮＭＯＳトランジスター１４１のソース端子に電気的に接続され、他端は、画像信号Ｖｏを出力する。

スイッチ１４２の制御端子には、出力イネーブル信号ＥＮが入力され、出力イネーブル信号ＥＮがアクティブ（ハイレベル）の時にスイッチ１４２の両端は導通し、出力イネーブル信号ＥＮが非アクティブ（本実施形態ではローレベル）の時にスイッチ１４２の両端は非導通となる。また前述のとおり、出力イネーブル信号ＥＮは、補正信号ＣＡＬが少なくとも非アクティブ（ハイレベル）のときに、アクティブ（ハイレベル）となり、最後の選択信号ＳＥＬ−ｎがアクティブ（ハイレベル）から非アクティブ（ローレベル）になるとき、非アクティブ（ローレベル）となる。

定電流源１４３は、一端がＮＭＯＳトランジスター１４１のソース端子と電気的に接続され、他端には所定の基準電位（例えば接地電位（０Ｖ））が供給される。即ち、ＮＭＯＳトランジスター１４１と定電流源１４３はソースフォロワー回路を形成し、スイッチ１４２を介し、画像信号Ｖｏを出力する。

また、本実施形態では、ＮＭＯＳトランジスター１４１を用いて出力回路１４０を構成しているが、オペアンプ等で構成されてもよい。

これより、図１０に示す、出力回路１４０、補正回路１５０、及び定電圧出力回路１７０による、画像信号Ｖｏの補正は、以下のように実施される。

補正信号ＣＡＬがアクティブ（ハイレベル）の時は、転送配線１８０には、定電圧出力回路１７０より出力されたダミー電圧Ｖｄのみが供給される。この時、補正回路１５０のスイッチ１５２、スイッチ１５３、及びスイッチ１５６は導通し、補正信号ＣＡＬが論理反転素子１５７を介し、論理反転信号が入力されるスイッチ１５４、スイッチ１５５は非導通となる。よってダミー電圧Ｖｄは、補正回路１５０のスイッチ１５２を介し出力回路１４０のＮＭＯＳトランジスター１４１のゲート端子に供給され、ソース端子から出力される。補正信号ＣＡＬがアクティブ（ハイレベル）の時、出力イネーブル信号ＥＮは、非アクティブ（ローレベル）であり、出力回路１４０のスイッチ１４２は非導通であり、加えて、補正回路１５０のスイッチ１５３が導通である為、ダミー電圧Ｖｄは出力回路１４０のＮＭＯＳトランジスター１４１、及びスイッチ１５３を介し、補正回路１５０の容量１５１の第一端子に電気的に接続される。即ち、定電圧出力回路１７０は、出力回路１４０を介してキャパシターの第一の端子と選択的に接続される。また、容量１５１の第二の端子は、補正回路１５０のスイッチ１５６を介して第二の基準電圧Ｖｒｅｆ２に接続される。

これにより、補正信号ＣＡＬがアクティブ（ハイレベル）の時、補正回路１５０の容量１５１には、ダミー電圧Ｖｄが出力回路１４０のＮＭＯＳトランジスター１４１、及びスイッチ１５３を介し、供給される補正出力電圧Ｖｏ＿０と、第二の基準電圧Ｖｒｅｆ２の差分の電荷が蓄えられる。

補正信号ＣＡＬが非アクティブ（ローレベル）の時は、転送配線１８０には、読出回路１２０から選択信号ＳＥＬに従い出力された画素信号Ｖｔが供給される。この時、補正回路１５０のスイッチ１５２、スイッチ１５３、及びスイッチ１５６は非導通し、論理反転素子１５７を介し、論理反転信号が入力されるスイッチ１５４、スイッチ１５５は導通となり、転送配線１８０は、容量１５１の第一の端子に接続される。また、容量１５１の第二の端子は、スイッチ１５５を介し出力回路１４０のＮＭＯＳトランジスター１４１と接続され、この時、ＮＭＯＳトランジスター１４１のゲート電圧は、画素信号Ｖｔを容量１５１に蓄えられた電荷により補正された電圧となる。尚、本実施形態における画像信号Ｖｏの補正のメカニズムは後述する。

１.５ 画像読取チップ間の画像信号補正方法
第一の実施形態に係る画像読取チップ４１５の補正のメカニズムについて、補正信号ＣＡＬがアクティブ（ハイレベル）な期間と、非アクティブ（ローレベル）な期間に分け、図６、図９、及び図１０を用いて説明する。

前述のとおり、補正信号ＣＡＬがアクティブ（ハイレベル）の時、補正回路１５０の容量１５１には、ダミー電圧Ｖｄがスイッチ１５２、出力回路１４０のＮＭＯＳトランジスター１４１、及びスイッチ１５３を介し、容量１５１の第一の端子に接続されることで供
給される補正出力電圧Ｖｏ＿０と、スイッチ１５６を介し容量１５１の第二の端子に供給される第二の基準電圧Ｖｒｅｆ２との差分の電荷が蓄えられる。

ここで、出力回路１４０のＮＭＯＳトランジスター１４１のゲート電圧は、ダミー電圧Ｖｄであり、ダミー電圧Ｖｄは、第一の基準電圧Ｖｒｅｆ１に基づき、定電圧出力回路１７０のＮＭＯＳトランジスター１７２のソースフォロワー回路の出力である。

これより、補正回路１５０の容量１５１の容量をＣ、定電圧出力回路１７０のＮＭＯＳトランジスター１７２の閾値電圧をＶｔｈ１、出力回路１４０のＮＭＯＳトランジスター１４１の閾値電圧をＶｔｈ２、その他の回路ばらつきをＶαとすると、補正信号ＣＡＬがアクティブ（ハイレベル）な期間において、補正回路１５０の容量１５１に蓄えられる電荷ｑ１は式（１）により得られる。

又、補正信号ＣＡＬが非アクティブ（ローレベル）の時は、転送配線１８０には、読出回路１２０から選択信号ＳＥＬに従い出力された画素信号Ｖｔが供給される。この時、補正回路１５０のスイッチ１５２、スイッチ１５３、及びスイッチ１５６は非導通であり、論理反転素子１５７を介し、論理反転信号が入力されるスイッチ１５４、スイッチ１５５は導通となり、転送配線１８０は、容量１５１の第一の端子に電気的に接続される。また、容量１５１の第二の端子は、スイッチ１５５を介し出力回路１４０のＮＭＯＳトランジスター１４１と接続され、この時、ＮＭＯＳトランジスター１４１のゲート電圧は、画素信号Ｖｔを容量１５１に蓄えられた電荷により補正された電圧となる。

これより、補正回路１５０の容量１５１をＣ、また、容量１５１に蓄えられている電荷をｑ２、メモリー回路１３１のＮＭＯＳトランジスター１３５の閾値電圧をＶｔｈ３、出力回路１４０のＮＭＯＳトランジスター１４１の閾値電圧をＶｔｈ２、またその他のばらつきをＶβとすると、補正信号ＣＡＬが非アクティブ（ローレベル）な期間における、出力回路１４０から出力される画像信号Ｖｏは式（２）により得られる。

補正信号ＣＡＬがアクティブ（ハイレベル）な期間に、補正回路１５０の容量１５１に電荷を蓄え、補正信号ＣＡＬが非アクティブ（ローレベル）な期間に補正回路１５０の容量１５１の電荷を用い補正を行う為、容量１５１に蓄えられる電荷ｑ１とｑ２は等しい。これより、式（１）、式（２）より本実施形態による出力回路１４０から出力される画像信号Ｖｏは式（３）により得られる。

メモリー回路１３１と定電圧出力回路１７０が同じ回路構成、同様の部品特性であるなら、Ｖｔｈ１≒Ｖｔｈ３となり、さらに、その他のばらつきであるＶα及びＶβは同一チップ内の同等の電流経路である為、Ｖα≒Ｖβとすると、出力回路１４０から出力される画像信号Ｖｏは式（４）となる。

上記、式（４）より、画像信号Ｖｏは本実施形態において複数の画像読取チップ４１５間で共通に与える第一の基準電圧Ｖｒｅｆ１、第二の基準電圧Ｖｒｅｆ２、及び画素回路１１０において被読取媒体に形成されている画像からの光から光電変換され、ノイズ低減回路１２１によりノイズを低減した画素信号Ｖｃｄｓのみから画像信号Ｖｏは得られ、複数の画像読取チップ４１５間での特性のばらつきが補正される。

なお、上記、式（４）において、第一の基準電圧Ｖｒｅｆ１、第二の基準電圧Ｖｒｅｆ２は同じ電圧値が好ましく、これにより補正回路１５０の容量１５１に蓄えられる電荷を少なくすることがでる。さらに第一の基準電圧Ｖｒｅｆ１、第二の基準電圧Ｖｒｅｆ２を同じ基準電圧Ｖｒｅｆから分岐し生成してもよく、これにより第一の基準電圧Ｖｒｅｆ１、または第二の基準電圧Ｖｒｅｆ２の各々の温度特性、経年変化などの経時的変動に対しても正確な補正が可能となる。

さらに、前述のとおり、第一の基準電圧Ｖｒｅｆ１は、暗時の画素信号Ｖｃｄｓと同等の値であることが好ましく、第一の基準電圧Ｖｒｅｆ１、第二の基準電圧Ｖｒｅｆ２は同じ電圧値を用いる際には、第二の基準電圧Ｖｒｅｆ２においても、画素信号Ｖｃｄｓと同等の値であることが好ましい。

１.６ 作用効果
以上に説明したように、第一の実施形態によるスキャナーユニット３では、複数の画像読取チップ４１５の各々が、補正信号ＣＡＬにより選択的に接続される容量１５１を含み、補正信号ＣＡＬがアクティブ（ハイレベル）な期間においては、複数の画像読取チップ４１５に共通に与えられる第一の基準電圧Ｖｒｅｆ１、及び第二の基準電圧Ｖｒｅｆ２に基づき、補正回路１５０の容量１５１にオフセット成分を含む電荷を蓄え、補正信号ＣＡＬが非アクティブ（ローレベル）な期間においては、容量１５１に蓄えた電荷を基づき、補正された画像信号Ｖｏを出力する。これにより、複数の画像読取チップ４１５間の特性のばらつきを抑制でき、画質の劣化を抑制することができる。

２．第二の実施形態
以下、第二の実施形態の画像読取装置を適用した複合機１（複合装置）について、第一の実施形態と同様の構成要素には同じ符号を付し、第一の実施形態と重複する説明を省略し、主に第一の実施形態と異なる内容について説明する。

第二の実施形態の画像読取装置を適用した複合機１の構造は、第一の実施形態（図１〜図４）と同様である為、その図示、及び説明を省略する。また、第二の実施形態のスキャナーユニット３の機能構成図（図５）は、第一の実施形態と同様である為、その図示、及び説明を省略する。また、第二の実施形態の画像読取チップ４１５の機能構成図（図６）は、第一の実施形態と同様である為、その図示、及び説明を省略する。また、第二の実施形態のタイミングチャート図（図７）は、第一の実施形態と同様である為、その図示、及び説明を省略する。また、第二の実施形態の画素回路１１０の構成図（図８）は、第一の実施形態と同様である為、その図示、及び説明を省略する。また、第二の実施形態の読出回路１２０の構成（図９）は、第一の実施形態と同様である為、その図示、及び説明を省略する。また、第二の実施形態の定電圧出力回路１７０、出力回路１４０の回路構成（図１０）は、第一の実施形態と同様である為、その説明を省略する。ただし、第二の実施形態における補正回路１５０の回路構成図（図１０）は、第一の実施形態と異なる。

図１１は、第二の実施形態における画像読取チップ４１５の出力回路１４０、補正回路１５０、及び定電圧出力回路１７０の回路構成図である。尚、出力回路１４０、定電圧出力回路１７０の回路構成は、第一の実施形態（図１０）と同様である為、説明を省略する。

第二の実施形態における補正回路１５０は、第一の実施形態と同様に、容量１５１、５つのスイッチ１５２、スイッチ１５３、スイッチ１５４、スイッチ１５５、スイッチ１５６を含んで構成さる。

容量１５１は第一の実施形態と同様、第一の端子がスイッチ１５３の一端、及びスイッチ１５４の一端と電気的に接続される。また、第二の端子は、スイッチ１５５の一端、及びスイッチ１５６の一端に電気的に接続される。

５つのスイッチ１５２、スイッチ１５３、スイッチ１５４、スイッチ１５５、スイッチ１５６は、各々の制御端子に入力される補正信号ＣＡＬ（または補正信号ＣＡＬの論理反転信号）により各スイッチの導通・非導通が制御されることは、制御のタイミングを含め第一の実施形態と同様であり、その説明を省略する。

第二の実施形態における補正回路１５０は、第一の実施形態における補正回路１５０に対し、転送配線１８０に演算増幅器１５８が追加されている。演算増幅器１５８は、第一の入力端子が転送配線１８０に電気的に接続され、第二の入力端子が、スイッチ１５２の他端、及びスイッチ１５４の他端に電気的に接続され、出力端子が出力回路１４０に電気的に接続される。ここで、演算増幅器１５８の第一の入力端子は非反転入力端子であり、第二の入力端子は反転入力端子であってもよく、この時、演算増幅器１５８はボルテージフォロワとして動作する。

補正信号ＣＡＬがアクティブ（ハイレベル）な期間において、第一の実施形態と同様、スイッチ１５２、スイッチ１５３、スイッチ１５６は導通し、スイッチ１５４、スイッチ１５５は非導通となる。この為、演算増幅器１５８の第一の入力端子には、転送配線１８０からダミー電圧Ｖｄが入力され、演算増幅器１５８の第二の入力端子に等しい電圧が生じる（バーチャルショート）。演算増幅器１５８の第二の入力端子に生じた電圧は、スイッチ１５２、出力回路１４０、スイッチ１５３を介し、容量１５１の第一の端子に接続され、容量１５１に電荷を蓄える。この際、容量１５１の第二の端子は、第一の実施形態と同様、スイッチ１５６を介し第二の基準電圧Ｖｒｅｆ２に接続される。詳細は第一の実施形態と同じであり省略する。

補正信号ＣＡＬが非アクティブ（ローレベル）な期間において、第一の実施形態と同様、スイッチ１５４、スイッチ１５５は導通し、スイッチ１５２、スイッチ１５３、スイッチ１５６は非導通となる。この際、演算増幅器１５８の第一の入力端子には、転送配線１８０から画素信号Ｖｔが入力され、第二の入力端子に等しい電圧が生じる。第二の入力端子に生じた電圧は、スイッチ１５４、容量１５１、スイッチ１５５を介し、出力回路１４０に出力される。出力回路１４０は、入力された信号はＮＭＯＳトランジスター１４１を介し画像信号Ｖｏとして出力する。この際、第一の実施形態と同様に、容量１５１には、補正信号ＣＡＬがアクティブ（ハイレベル）な期間において電荷が蓄えられており、蓄えられた電荷により画像信号Ｖｏは補正される。即ち、第一の入力端子と転送配線１８０が接続され、出力端子が出力回路１４０に接続される演算増幅器１５８と、第一の端子が演算増幅器１５８の第二の入力端子と選択的に接続され、第二の端子が出力回路１４０と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、定電圧出力部は、出力回路１４０を介してキャパシターの第一の端子と選択的に接続され
る。

第一の実施形態においては、出力回路１４０に設けられたＮＭＯＳトランジスター１４１には、図示しないがゲート容量などのわずかな寄生容量があり、第一の実施形態では補正信号ＣＡＬがアクティブ（ハイレベル）な期間と、補正信号ＣＡＬが非アクティブ（ローレベル）な期間とで、ＮＭＯＳトランジスター１４１のゲート電圧が若干変動する。これは、補正信号ＣＡＬがアクティブ（ハイレベル）から補正信号ＣＡＬが非アクティブ（ローレベル）となるとき、ＮＭＯＳトランジスター１４１の寄生容量Ｃｐのとの間で電荷が移動する為である。ここで、画像信号Ｖｏの補正成分をΔＶ、容量１５１の容量をＣｃａｌ、ＮＭＯＳトランジスター１４１の寄生容量をＣｐとすると、ＮＭＯＳトランジスター１４１のゲート端子の補正電圧は、ΔＶ−Ｃｐ／（Ｃｐ＋Ｃｃａｌ）×ΔＶとなり、Ｃｐ／（Ｃｐ＋Ｃｃａｌ）×ΔＶだけばらつきが発生し、画質の劣化の要因となる。特に暗状態においては、信号成分が非常に小さく、わずかな雑音成分においても、画質の劣化への影響は顕著となる。

しかし、第二の実施形態によれば、演算増幅器１５８は負帰還をかけており、演算増幅器１５８の第一の入力端子と第二の入力端子の電圧は等しくなる（バーチャルショート）。また、前述のとおり、第一の基準電圧Ｖｒｅｆ１、及び第二の基準電圧Ｖｒｅｆ２が、暗時の画素信号Ｖｔと同様のレベルであれば、補正信号ＣＡＬがアクティブ（ハイレベル）な期間においても、補正信号ＣＡＬが非アクティブ（ローレベル）な期間においても暗時の演算増幅器１５８の第二の入力端子の電圧は等しくなる。よってＮＭＯＳトランジスター１４１の寄生容量の影響を最小限に抑えることができる。

以上に説明した第二の実施形態によれば、第一の実施形態と同様の効果を奏し、さらに、演算増幅器１５８が設けられているため、出力回路１４０に設けられたＮＭＯＳトランジスター１４１の寄生容量による影響を低減でき、読取画像の画質をさらに向上させることができる。

以上、第一の実施形態あるいは第二の実施形態について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の各々の実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機（複合装置）、２…プリンターユニット（画像記録装置）、３…スキャナーユニット（画像読取装置）、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０２…水平走査回路、１１０…画素回路、１１１…受光素子、１１２…反転増幅部、１１３…スイッチ、１１４…容量、１２０…読出回路、１２１…ノイズ低減回路、１２２，１２５…容量、１２３…反転増幅部、１２４，１２６，１２７…スイッチ、１２８…論理反転素子、１３１…メモリー回路、１３２，１３４…スイッチ
、１３３…容量、１３５…ＮＭＯＳトランジスター、１３６…定電流源、１４０…出力回路、１４１…ＮＭＯＳトランジスター、１４２…スイッチ、１４３…定電流源、１５０…補正回路、１５１…容量、１５２，１５３，１５４，１５５，１５６…スイッチ、１５７…論理反転素子、１５８…演算増幅器、１６０…補正制御回路、１７０…定電圧出力回路、１７１…容量、１７２…ＮＭＯＳトランジスター、１７３…スイッチ、１７４…定電流源、１８０…転送配線、２００…制御部、２０２…アナログフロンエンド（ＡＦＥ）、４１１…ケース、４１２…光源、４１２Ｂ…青色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｒ…赤色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ（半導体装置）、４１６…基準電圧生成部、４１６−１…第一の基準電圧生成部、４１６−２…第二の基準電圧生成部、ＣＡＬ…補正信号、ＣＥ＿Ｉ…チップイネーブル信号、ＣＥ＿Ｏ…チップイネーブル信号、ＣＥ…チップイネーブル信号、ＣＬＫ…クロック信号、ＤｒｖＢ…駆動信号、ＤｒｖＧ…駆動信号、ＤｒｖＲ…駆動信号、ＥＮ…出力イネーブル信号、ＲＥＡＤ…読出信号、ＲＥＳ…解像度設定信号、ＲＳＴ１…第一のリセット信号、ＲＳＴ２…第二のリセット信号、ＳＥＬ…選択信号ＳＥＬ、Ｖｃｄｓ…画素信号、Ｖｄ…ダミー電圧、Ｖｏ…画像信号、Ｖｏ＿０…補正出力電圧、Ｖｒｅｆ…基準電圧、Ｖｒｅｆ１…第一の基準電圧、Ｖｒｅｆ２…第二の基準電圧、Ｖｓ…画素信号、Ｖｔ…画素信号

Claims (14)

1. 画像を読み取るための複数の画像読取チップを含む画像読取装置であって、
   前記複数の前記画像読取チップの各々は、
   前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
   前記画素部から出力された前記画素信号を読み出す読出回路部と、
   前記読出回路部により読み出された前記画素信号を転送する転送配線と、
   前記画素信号を出力する出力回路と、
   第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
   一定の電圧信号を出力する定電圧出力部と、
   を備え、
   前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
   ことを特徴とする画像読取装置。
2. 前記転送配線に前記画素信号が転送される際に、
   前記キャパシターの前記第一の端子は前記転送配線と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続される、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 画像を読み取るための複数の画像読取チップを含む画像読取装置であって、
   前記複数の前記画像読取チップの各々は、
   前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
   前記画素部から出力された前記画素信号を読み出す読出回路部と、
   前記読出回路部により読み出された前記画素信号を転送する転送配線と、
   前記画素信号を出力する出力回路と、
   第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算
   増幅器と、
   第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
   一定の電圧信号を出力する定電圧出力部と、
   を備え、
   前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
   ことを特徴とする画像読取装置。
4. 前記転送配線に前記画素信号が転送される際に、
   前記キャパシターの前記第一の端子は前記演算増幅器の第二の入力端子と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続される、
   ことを特徴とする請求項３に記載の画像読取装置。
5. 前記定電圧出力部は、前記転送配線に前記画素信号が転送される前に、前記出力回路を介して前記キャパシターの前記第一の端子と接続される、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の画像読取装置。
6. 前記定電圧出力部が出力する前記電圧信号は、第一の基準電圧に基づいて生成され、
   前記第一の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧である、
   ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の画像読取装置。
7. 前記キャパシターの前記第二の端子は、前記転送配線に前記画素信号が転送される前に、第二の基準電圧と選択的に接続される、
   ことを特徴とする請求項６に記載の画像読取装置。
8. 前記第二の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧である、
   ことを特徴とする請求項７に記載の画像読取装置。
9. 前記第一の基準電圧と前記第二の基準電圧とは、同じ電圧である、
   ことを特徴とする請求項７または請求項８に記載の画像読取装置。
10. 前記出力回路は、ソースフォロワー回路である、
    ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の画像読取装置。
11. 前記読出回路部、及び前記定電圧出力部は、各々がソースフォロワー回路である、
    ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の画像読取装置。
12. 前記ソースフォロワー回路は、デプレッション型の電界効果トランジスターを含む、
    ことを特徴とする請求項１０または請求項１１に記載の画像読取装置。
13. 光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
    前記画素部から出力された前記画素信号を読み出す読出回路部と、
    前記読出回路部により読み出された前記画素信号を転送する転送配線と、
    前記画素信号を出力する出力回路と、
    第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
    一定の電圧信号を出力する定電圧出力部と、
    を備え、
    前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択
    的に接続される、
    ことを特徴とする半導体装置。
14. 光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
    前記画素部から出力された前記画素信号を読み出す読出回路部と、
    前記読出回路部により読み出された前記画素信号を転送する転送配線と、
    前記画素信号を出力する出力回路と、
    第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、
    第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
    一定の電圧信号を出力する定電圧出力部と、
    を備え、
    前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
    ことを特徴とする半導体装置。

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