JP2018056833A - 画像読取装置及び半導体装置 - Google Patents
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Abstract
【解決手段】複数の画像読取チップの各々は、画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、画素部から出力された画素信号を読み出す読出回路部と、読出回路部により読み出された画素信号を転送する転送配線180と、画素信号を出力する出力回路140と、第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシター151と、一定の電圧信号を出力する定電圧出力部170と、を備える。定電圧出力部170は、出力回路140を介してキャパシター151の第一の端子と選択的に接続される。
【選択図】図10
Description
本適用例に係る画像読取装置は、画像を読み取るための複数の画像読取チップを含む画像読取装置であって、前記複数の前記画像読取チップの各々は、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。
上記適用例に係る画像読取装置において、前記転送配線に前記画素信号が転送される際に、前記キャパシターの前記第一の端子は前記転送配線と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続されても良い。
本適用例に係る画像読取装置は、画像を読み取るための複数の画像読取チップを含む画像読取装置であって、前記複数の前記画像読取チップの各々は、前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。
上記適用例に係る画像読取装置において、前記転送配線に前記画素信号が転送される際に、前記キャパシターの前記第一の端子は前記演算増幅器の第二の入力端子と接続され、
前記キャパシターの前記第二の端子は前記出力回路に接続されてもよい。
上記適用例に係る画像読取装置において、前記定電圧出力部は、前記転送配線に前記画素信号が転送される前に、前記出力回路を介して前記キャパシターの前記第一の端子と接続されてもよい。
上記適用例に係る画像読取装置において、前記定電圧出力部が出力する前記電圧信号は、第一の基準電圧に基づいて生成され、前記第一の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧であってもよい。
上記適用例に係る画像読取装置において、前記キャパシターの前記第二の端子は、前記転送配線に前記画素信号が転送される前に、第二の基準電圧と選択的に接続されてもよい。
上記適用例に係る画像読取装置において、前記第二の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧であってもよい。
る補正のばらつきをさらに抑制でき、複数の画像読取チップの境界における読取画像の欠陥を防止することができる。
上記適用例に係る画像読取装置において、前記第一の基準電圧と前記第二の基準電圧とは、同じ電圧であってもよい。
上記適用例に係る画像読取装置において、前記出力回路は、ソースフォロワー回路であってもよい。
上記適用例に係る画像読取装置において、前記読出回路部、及び前記定電圧出力部は、各々がソースフォロワー回路であってもよい。
上記適用例に係る画像読取装置において、前記ソースフォロワー回路は、デプレッション型の電界効果トランジスターを含む構成でもよい。
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、前記画素部から出力された前記画素信号を読み出す読出回路部と、前記読出回路部により読み出された前記画素信号を転送する転送配線と、前記画素信号を出力する出力回路と、第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、一定の電圧信号を出力する定電圧出力部と、を備え、前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される。
1.1 複合機(複合装置)の構造
図1は、第一の実施形態にかかる複合機1を示した外観斜視図である。図1に示すように、複合機1は、装置本体であるプリンターユニット2(画像記録装置)と、プリンターユニット2の上部に配設されたアッパーユニットであるスキャナーユニット3(画像読取装置)と、を一体に備えている。なお、以下、図1においての前後方向をX軸方向とし、左右方向をY軸方向として説明する。
図5は、スキャナーユニット3の機能構成図である。図5に示される例では、スキャナーユニット3は、制御部200、アナログフロンエンド(AFE)202、光源412、複数の画像読取チップ415、基準電圧生成部416を含んで構成されている。前述したように、光源412は赤色LED412R、緑色LED412G、及び青色LED412Bを備えており、複数の画像読取チップ415は、モジュール基板414上に並べて配置されている。基準電圧生成部416は、第一の基準電圧生成部416−1、第二の基準電圧生成部416−2を含み、複数の画像読取チップ415で共通に供給する電圧を生成し出力する。また、赤色LED412R、緑色LED412G、及び青色LED412Bは、それぞれ複数個存在してもよい。さらに、制御部200、アナログフロンエンド(AFE)202、及び基準電圧生成部416は、モジュール基板414あるいはモジュール基板414とは異なる不図示の基板に備えられてもよく。制御部200、アナログフロンエンド(AFE)202、及び基準電圧生成部416は、それぞれ、集積回路(IC:Integrated Circuit)で実現されてもよい。
図6は、画像読取チップ415の機能構成図である。また、図7は、スキャナーユニット3による画像の読み取りの解像度が1200dpiに設定された場合の、複数の画像読取チップ415の動作と関係する信号のタイミングチャート図である。尚、本実施形態において、解像度は1200dpiで説明を行うが、600dpi、300dpiの解像度でもよく、また他の解像度を用いてもよい。
周期Tにおいて、赤色LED412R、緑色LED412G又は青色LED412Bが発光する前の所定のタイミングで一定時間アクティブ(本実施形態ではハイレベル)となるクロック信号CLKに同期した第一のリセット信号RST1、及び第二のリセット信号RST2を発生させる(図7参照)。この第一のリセット信号RST1は、複数の画素回路110−j(j=1〜n)の全てに、第二のリセット信号RST2は、複数の読出回路120−j(j=1〜n)の全てに各々が共通に供給される。
出力する。尚、出力イネーブル信号ENは、クロック信号CLKに同期し、後述する補正信号CALが少なくとも非アクティブ(本実施形態ではローレベル)のときに、アクティブ(ハイレベル)となり、最後の選択信号SEL−nがアクティブ(ハイレベル)から非アクティブ(ローレベル)になるとき、非アクティブ(ローレベル)となる。(図7参照)
補正回路150は、補正信号CALがアクティブ(本実施形態ではハイレベル)の期間に、補正出力電圧Vo_0、第二の基準電圧Vref2を基に補正成分を蓄え、補正信号CALが非アクティブ(ローレベル)の期間に、補正成分を加味した信号を出力回路140に出力する。
定電圧出力回路170は、第一の基準電圧Vref1を基にダミー電圧Vdを生成し転送配線180に出力する。ここで、定電圧出力回路170は少なくとも補正信号CALがアクティブ(ハイレベル)の期間に、ダミー電圧Vdを転送配線180に供給する。
図6に示した複数の画素回路110−j(j=1〜n)はすべて同じ回路構成であり、以下では、複数の画素回路110−j(j=1〜n)をすべて画素回路110と表記し、複数の画素回路110−j(j=1〜n)の各複数の画素信号Vs−j(j=1〜n)をすべて画素信号Vsと表記し、その構成及び動作について説明する。
127の両端は非導通となる。また、スイッチ126の制御端子には、第二のリセット信号RST2が、論理反転素子128を介し入力される。即ち第二のリセット信号RST2がアクティブ(ハイレベル)の時、スイッチ126の制御端子には非アクティブ(ローレベル)が入力され、スイッチ126の両端は非導通となり、第二のリセット信号RST2が非アクティブ(ローレベル)の時、スイッチ126の制御端子にはアクティブ(ハイレベル)が入力され、スイッチ126の両端は導通となる。
第一の実施形態に係る画像読取チップ415の補正のメカニズムについて、補正信号CALがアクティブ(ハイレベル)な期間と、非アクティブ(ローレベル)な期間に分け、図6、図9、及び図10を用いて説明する。
給される補正出力電圧Vo_0と、スイッチ156を介し容量151の第二の端子に供給される第二の基準電圧Vref2との差分の電荷が蓄えられる。
以上に説明したように、第一の実施形態によるスキャナーユニット3では、複数の画像読取チップ415の各々が、補正信号CALにより選択的に接続される容量151を含み、補正信号CALがアクティブ(ハイレベル)な期間においては、複数の画像読取チップ415に共通に与えられる第一の基準電圧Vref1、及び第二の基準電圧Vref2に基づき、補正回路150の容量151にオフセット成分を含む電荷を蓄え、補正信号CALが非アクティブ(ローレベル)な期間においては、容量151に蓄えた電荷を基づき、補正された画像信号Voを出力する。これにより、複数の画像読取チップ415間の特性のばらつきを抑制でき、画質の劣化を抑制することができる。
以下、第二の実施形態の画像読取装置を適用した複合機1(複合装置)について、第一の実施形態と同様の構成要素には同じ符号を付し、第一の実施形態と重複する説明を省略し、主に第一の実施形態と異なる内容について説明する。
る。
、133…容量、135…NMOSトランジスター、136…定電流源、140…出力回路、141…NMOSトランジスター、142…スイッチ、143…定電流源、150…補正回路、151…容量、152,153,154,155,156…スイッチ、157…論理反転素子、158…演算増幅器、160…補正制御回路、170…定電圧出力回路、171…容量、172…NMOSトランジスター、173…スイッチ、174…定電流源、180…転送配線、200…制御部、202…アナログフロンエンド(AFE)、411…ケース、412…光源、412B…青色LED、412G…緑色LED、412R…赤色LED、413…レンズ、414…モジュール基板、415…画像読取チップ(半導体装置)、416…基準電圧生成部、416−1…第一の基準電圧生成部、416−2…第二の基準電圧生成部、CAL…補正信号、CE_I…チップイネーブル信号、CE_O…チップイネーブル信号、CE…チップイネーブル信号、CLK…クロック信号、DrvB…駆動信号、DrvG…駆動信号、DrvR…駆動信号、EN…出力イネーブル信号、READ…読出信号、RES…解像度設定信号、RST1…第一のリセット信号、RST2…第二のリセット信号、SEL…選択信号SEL、Vcds…画素信号、Vd…ダミー電圧、Vo…画像信号、Vo_0…補正出力電圧、Vref…基準電圧、Vref1…第一の基準電圧、Vref2…第二の基準電圧、Vs…画素信号、Vt…画素信号
Claims (14)
- 画像を読み取るための複数の画像読取チップを含む画像読取装置であって、
前記複数の前記画像読取チップの各々は、
前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
前記画素部から出力された前記画素信号を読み出す読出回路部と、
前記読出回路部により読み出された前記画素信号を転送する転送配線と、
前記画素信号を出力する出力回路と、
第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
一定の電圧信号を出力する定電圧出力部と、
を備え、
前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
ことを特徴とする画像読取装置。 - 前記転送配線に前記画素信号が転送される際に、
前記キャパシターの前記第一の端子は前記転送配線と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続される、
ことを特徴とする請求項1に記載の画像読取装置。 - 画像を読み取るための複数の画像読取チップを含む画像読取装置であって、
前記複数の前記画像読取チップの各々は、
前記画像からの光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
前記画素部から出力された前記画素信号を読み出す読出回路部と、
前記読出回路部により読み出された前記画素信号を転送する転送配線と、
前記画素信号を出力する出力回路と、
第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、
第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
一定の電圧信号を出力する定電圧出力部と、
を備え、
前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
ことを特徴とする画像読取装置。 - 前記転送配線に前記画素信号が転送される際に、
前記キャパシターの前記第一の端子は前記演算増幅器の第二の入力端子と接続され、前記キャパシターの前記第二の端子は前記出力回路に接続される、
ことを特徴とする請求項3に記載の画像読取装置。 - 前記定電圧出力部は、前記転送配線に前記画素信号が転送される前に、前記出力回路を介して前記キャパシターの前記第一の端子と接続される、
ことを特徴とする請求項1乃至請求項4のいずれか1項に記載の画像読取装置。 - 前記定電圧出力部が出力する前記電圧信号は、第一の基準電圧に基づいて生成され、
前記第一の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧である、
ことを特徴とする請求項1乃至請求項5のいずれか1項に記載の画像読取装置。 - 前記キャパシターの前記第二の端子は、前記転送配線に前記画素信号が転送される前に、第二の基準電圧と選択的に接続される、
ことを特徴とする請求項1乃至請求項6のいずれか1項に記載の画像読取装置。 - 前記第二の基準電圧は、前記複数の前記画像読取チップ間で共通の電圧である、
ことを特徴とする請求項7に記載の画像読取装置。 - 前記第一の基準電圧と前記第二の基準電圧とは、同じ電圧である、
ことを特徴とする請求項7または請求項8に記載の画像読取装置。 - 前記出力回路は、ソースフォロワー回路である、
ことを特徴とする請求項1乃至請求項9のいずれか1項に記載の画像読取装置。 - 前記読出回路部、及び前記定電圧出力部は、各々がソースフォロワー回路である、
ことを特徴とする請求項1乃至請求項10のいずれか1項に記載の画像読取装置。 - 前記ソースフォロワー回路は、デプレッション型の電界効果トランジスターを含む、
ことを特徴とする請求項10または請求項11に記載の画像読取装置。 - 光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
前記画素部から出力された前記画素信号を読み出す読出回路部と、
前記読出回路部により読み出された前記画素信号を転送する転送配線と、
前記画素信号を出力する出力回路と、
第一の端子が前記転送配線と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
一定の電圧信号を出力する定電圧出力部と、
を備え、
前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
ことを特徴とする半導体装置。 - 光を受けて光電変換する受光素子を含み、画素信号を出力する画素部と、
前記画素部から出力された前記画素信号を読み出す読出回路部と、
前記読出回路部により読み出された前記画素信号を転送する転送配線と、
前記画素信号を出力する出力回路と、
第一の入力端子と前記転送配線が接続され、出力端子が前記出力回路に接続される演算増幅器と、
第一の端子が前記演算増幅器の第二の入力端子と選択的に接続され、第二の端子が前記出力回路と選択的に接続されるキャパシターと、
一定の電圧信号を出力する定電圧出力部と、
を備え、
前記定電圧出力部は、前記出力回路を介して前記キャパシターの前記第一の端子と選択的に接続される、
ことを特徴とする半導体装置。
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