JP6610320B2 - 画像読取装置及び半導体装置 - Google Patents

Description

本発明は、画像読取装置及び半導体装置に関する。

コンタクトイメージセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるコンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。

スキャナー等の画像読取装置に用いられるコンタクトイメージセンサーでは、１又は複数のフォトダイオードを有する画素部が１方向に多数並んで配置されるため、チップ形状は極めて細長い長方形となる。そして、チップの長辺の長さは画素（フォトダイオード）のサイズや数で決まってしまうため、チップサイズを小さくするにはチップの短辺を短くするしかない。チップにおいて画素部の配置領域以外の領域には、入力パッド、出力パッド、電源パッド等の各種のパッド（端子）や、入出力回路、制御回路、画素駆動回路等の各種の回路が設けられる。また、チップと回路基板とのボンディング数が少ない方が望ましく、パッドの数は必要最小限であるため、チップの長辺近傍にパッドを配置し、パッドの間の空き領域に各種の回路を配置することでチップの短辺方向を短くすることが可能である。

特許文献１では、パッドの間に回路を配置するとともに、パッドの下部にも信号配線を通すことでチップ面積を縮小可能な固体撮像装置が開示されている。

特開２０１２−１３４２５７号公報

ところで、コンタクトイメージセンサーの特性を向上させるためには、アナログ回路の特性を向上させるのみならず、アナログ回路の動作タイミングの精度を向上させることも重要である。しかしながら、特許文献１の固体撮像装置では、アナログ回路の動作タイミングを制御するためのタイミング信号を生成する回路の位置やタイミング信号が伝搬する配線のレイアウトについては何ら考慮されていない。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像読取チップにおいてアナログ回路の動作タイミングの精度を向上させることで画像を読み取る性能を高めることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、アナログ回路の動作タイミングの精度を向上させることで画像を読み取る性能を高めることが可能な半導体装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取チップを含む画像読取
装置であって、前記画像読取チップは、前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、アナログ回路と、ロジック回路と、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、を備え、前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、前記ロジック回路は、前記アナログ回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路を含み、前記タイミング信号生成回路と前記第１辺の中点との距離は、前記アナログ回路と前記第１辺の前記中点との距離よりも短い。

画像読取チップは、チップの中心から片側のみ上記構成になっていてもよいし、両側とも上記構成になっていてもよい。

本適用例に係る画像読取装置では、画像読取チップは、複数の画素部が第１辺に沿う方向に列状に配置されているため、第１辺に沿う方向の配線が長くなりやすいが、画像読取チップにおいて、ロジック回路に含まれるタイミング信号生成回路はアナログ回路よりも内側（チップの中心寄り）に配置されているので、アナログ回路の動作タイミングを制御するタイミング信号が伝搬する配線は比較的短くなる。従って、本適用例に係る画像読取装置によれば、タイミング信号の伝搬遅延が比較的小さくなり、アナログ回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

［適用例２］
上記適用例に係る画像読取装置において、前記タイミング信号生成回路と、前記第１の電源パッドと、前記第２の電源パッドとは、前記第１辺に沿う方向に配置され、前記タイミング信号生成回路は、前記第１の電源パッドと前記第２の電源パッドとの間に配置されていてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、タイミング信号生成回路が第１の電源パッドと第２の電源パッドとの間に配置されているので、タイミング信号生成回路には、第１の電源パッドから安定した第１の電源電圧が供給され、第２の電源パッドから安定した第２の電源電圧が供給される。従って、本適用例に係る画像読取装置によれば、タイミング信号生成回路の動作が安定し、生成されるタイミング信号の精度が向上するため、画像を読み取る性能を高めることができる。

［適用例３］
上記適用例に係る画像読取装置において、前記画像読取チップは、前記画像読取チップへの入力信号を入力する入力パッドと、前記画像読取チップからの出力信号を出力する出力パッドと、を備え、前記第１の電源パッドと、前記第２の電源パッドと、前記入力パッドと、前記出力パッドとは、前記第１辺に沿う方向に配置され、前記第１の電源パッドと前記第１辺の前記中点との距離及び前記第２の電源パッドと前記第１辺の前記中点との距離は、前記入力パッドと前記第１辺の前記中点との距離よりも短く、かつ、前記出力パッドと前記第１辺の前記中点との距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、第１の電源パッドは、入力パッドや出力パッドよりも内側（チップの中心寄り）に配置されているので、第１の電源パッドがチップの端寄りに配置されている場合と比較して、第１の電源パッドと第１の電源パッドから最も遠い回路との距離を短くすることができる。同様に、画像読取チップにおいて、第２の電源パッドは、入力パッドや出力パッドよりも内側（チップの中心寄り）に配置されているので、第２の電源パッドがチップの端寄りに配置されている場合と比較して、第２の電源パッドと第２の電源パッドから最も遠い回路との距離を短くすること
ができる。従って、本適用例に係る画像読取装置によれば、各種の回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。

さらに、本適用例に係る画像読取装置では、画像読取チップにおいて、タイミング信号生成回路は、第１の電源パッドや第２の電源パッドよりも内側（チップの中心寄り）に配置されているので、タイミング信号が伝搬する配線が短くなる。従って、本適用例に係る画像読取装置によれば、タイミング信号の伝搬遅延が小さくなり、アナログ回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

［適用例４］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記画素部を駆動する駆動信号を生成する画素駆動回路を含み、前記ロジック回路は、前記タイミング信号に基づいて、前記画素駆動回路の動作を制御する画素駆動制御回路を含み、前記タイミング信号生成回路と、前記画素駆動回路と、前記画素駆動制御回路とは、前記第１辺に沿う方向に配置され、前記画素駆動制御回路は、前記タイミング信号生成回路と前記画素駆動回路との間に配置されていてもよい。

例えば、前記画素駆動回路と、前記画素駆動制御回路と、前記第１の電源パッドとは、前記第１辺に沿う方向に配置され、前記画素駆動回路は、前記画素駆動制御回路と前記第１の電源パッドとの間に配置されていてもよいし、前記第１の電源パッドは、前記画素駆動制御回路と前記画素駆動回路との間に配置されていてもよい。

本適用例に係る画像読取装置では、画素駆動制御回路がタイミング信号生成回路と画素駆動回路との間に配置されているので、タイミング信号生成回路から画素駆動制御回路へとタイミング信号が伝搬する配線が短くなるとともに、画素駆動制御回路から画素駆動回路へと制御信号が伝搬する配線も短くなる。従って、本適用例に係る画像読取装置によれば、画素駆動回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

［適用例５］
上記適用例に係る画像読取装置において、前記画素駆動回路は、前記第２の電源パッドよりも前記第１の電源パッドに近い位置に設けられていてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、タイミングが変動しやすい駆動信号を生成する画素駆動回路は、第１の電源パッドに近く、かつ、第２の電源パッドからも比較的近い。従って、本適用例に係る画像読取装置によれば、画素駆動回路に安定した電力供給を行うことができるので、画素部への駆動信号の供給タイミングの変動を抑止し、画像を読み取る性能を高めることができる。

［適用例６］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路を含み、前記ロジック回路は、前記タイミング信号に基づいて、前記ノイズ低減回路の動作を制御するノイズ低減制御回路を含み、前記タイミング信号生成回路と、前記ノイズ低減回路と、前記ノイズ低減制御回路とは、前記第１辺に沿う方向に配置され、前記ノイズ低減制御回路は、前記タイミング信号生成回路と前記ノイズ低減回路との間に配置されていてもよい。

例えば、前記ノイズ低減回路と、前記ノイズ低減制御回路と、前記第２の電源パッドとは、前記第１辺に沿う方向に配置され、前記ノイズ低減回路は、前記ノイズ低減制御回路
と前記第２の電源パッドとの間に配置されていてもよいし、前記第２の電源パッドは、前記ノイズ低減制御回路と前記ノイズ低減回路との間に配置されていてもよい。

本適用例に係る画像読取装置では、ノイズ低減制御回路がタイミング信号生成回路とノイズ低減回路との間に配置されているので、タイミング信号生成回路からノイズ低減制御回路へとタイミング信号が伝搬する配線が短くなるとともに、ノイズ低減制御回路からノイズ低減回路へと制御信号が伝搬する配線も短くなる。従って、本適用例に係る画像読取装置によれば、ノイズ低減回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

［適用例７］
上記適用例に係る画像読取装置において、前記ノイズ低減回路は、前記第１の電源パッドよりも前記第２の電源パッドに近い位置に設けられていてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、電源電圧によって特性が大きく変動するノイズ低減回路は、第２の電源パッドに近く、かつ、第１の電源パッドからも比較的近い。従って、本適用例に係る画像読取装置によれば、電源電圧によって特性が大きく変動するノイズ低減回路に安定した電力供給を行うことができるので、画像を読み取る性能を高めることができる。

［適用例８］
上記適用例に係る画像読取装置において、前記画像読取チップは、前記アナログ回路と前記第１の電源パッドとを電気的に接続する第１の電源配線と、前記ロジック回路と前記第１の電源パッドとを電気的に接続する第２の電源配線と、前記アナログ回路と前記第２の電源パッドとを電気的に接続する第３の電源配線と、前記ロジック回路と前記第２の電源パッドとを電気的に接続する第４の電源配線と、を備え、前記第１の電源配線と前記第２の電源配線とは、前記第１の電源パッドの位置から分岐し、前記第３の電源配線と前記第４の電源配線とは、前記第２の電源パッドの位置から分岐していてもよい。

本適用例に係る画像読取装置によれば、画像読取チップにおいて、電源電圧によって特性が変動しやすいアナログ回路は、第１の電源配線及び第３の電源配線を介して安定した電力が供給されて動作し、かつ、第１の電源配線及び第３の電源配線がそれぞれ第２の電源配線及び第４の電源配線と分離されているので、ロジック回路のスイッチング動作に起因する電源ノイズが伝搬しにくい。従って、画像を読み取る性能を高めることができる。

［適用例９］
上記適用例に係る画像読取装置において、前記画像読取チップの平面視で、前記第１の電源配線と前記第２の電源配線とは、前記第２の電源パッドと重ならないように設けられ、前記第３の電源配線と前記第４の電源配線とは、前記第１の電源パッドと重ならないように設けられていてもよい。

本適用例に係る画像読取装置によれば、画像読取チップにおいて、第１の電源配線と第２の電源配線とは第２の電源パッドと重ならず、かつ、第３の電源配線と第４の電源配線とは第１の電源パッドと重ならないので、第１の電源配線、第２の電源配線、第３の電源配線及び第４の電源配線は、すべて、第１の電源パッド及び第２の電源パッドと同じ配線層で実現可能である。そして、第１の電源電圧が伝搬する第１の電源配線や第２の電源配線と、第２の電源電圧が伝搬する第３の電源配線や第４の電源配線とが重なる部分でのみ互いの配線層が異なっていればよいので、第１の電源配線、第２の電源配線、第３の電源配線、第４の電源配線、第１の電源パッド及び第２の電源パッドはすべて２つの配線層のみで実現可能である。従って、製造工程を簡素化することが可能であり、画像読取チップ
の製造コストを低減させることができる。

［適用例１０］
本適用例に係る半導体装置は、第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、光を受けて光電変換する受光素子を含む複数の画素部と、アナログ回路と、ロジック回路と、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、を備え、前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、前記ロジック回路は、前記アナログ回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路を含み、前記タイミング信号生成回路と前記第１辺の中点との距離は、前記アナログ回路と前記第１辺の前記中点との距離よりも短い。

本適用例に係る半導体装置では、複数の画素部が第１辺に沿う方向に列状に配置されているため、第１辺に沿う方向の配線が長くなりやすいが、ロジック回路に含まれるタイミング信号生成回路はアナログ回路よりも内側（チップの中心寄り）に配置されているので、アナログ回路の動作タイミングを制御するタイミング信号が伝搬する配線は比較的短くなる。従って、本適用例に係る半導体装置によれば、タイミング信号の伝搬遅延が比較的小さくなり、アナログ回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 スキャナーユニットの機能構成を示す図である。 画像読取チップの機能ブロック図である。 ロジック回路の構成を示す図である。 画素部の構成を示す図である。 画像読取チップの各信号のタイミングチャート図である。 画像読取チップのレイアウト構成を示す図である。 図１０に破線で示した領域Ａの拡大図である。 画像読取チップの他のレイアウト構成を示す図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。

１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。

一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており（図６、図８、図１０参照）、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。

２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、アナログフロントエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。

制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つずつ順番に発光させる。

また、制御部２００は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。本実施形態では、解像度設定信号ＲＥＳがアクティブ（ハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６００ｄｐｉ，１２００ｄｐｉの各解像度が設定されるものとする。

各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＥＮｊがアクティブ（本実施形態ではハイレベル）の期間、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し、出力する。本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ１を生成し、画像読取チップ４１５−１に供給する。また、画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了した後に一定時間（画像読取
チップ４１５−ｊ＋１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮｊ＋１を生成し、画像読取チップ４１５−ｊ＋１に供給する。これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した後、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に画像信号ＳＯを出力することになる。画像読取チップ４１５の詳細な回路構成及び動作については後述する。

アナログフロントエンド（ＡＦＥ）２０２は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に出力する画像信号ＳＯを受け取り、各画像信号ＳＯに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロントエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。

３．画像読取チップの構成及び動作
図６は、画像読取チップ４１５の機能ブロック図である。図６に示される画像読取チップ４１５は、ロジック回路１００、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０及び出力回路１２０を備えている。画像読取チップ４１５は、２つの電源端子ＶＤＰ，ＶＳＰからそれぞれ電源電圧ＶＤＤ（例えば３．３Ｖ）及び電源電圧ＶＳＳ（例えば０Ｖ）が供給され、３つの入力端子ＩＰ１，ＩＰ２，ＩＰ３から入力されるチップイネーブル信号ＥＮ＿Ｉ（図５のチップイネーブル信号ＥＮ１〜ＥＮｍのいずれか）、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫと、基準電圧供給端子ＶＲＰから供給される基準電圧ＶＲＥＦとに基づいて動作する。

チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫは、それぞれ入力バッファー１１３，１１４，１１５を介してロジック回路１００に入力される。ロジック回路１００は、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫに基づいて、アナログ回路である、昇圧回路１１１、画素駆動回路１１２、ｎ個の画素部１１０及び出力回路１２０の動作や出力バッファー１１６の動作を制御する。具体的には、ロジック回路１００は、昇圧回路１１１を制御する制御信号ＣＰＣ、画素駆動回路１１２を制御する制御信号ＤＲＣ、出力回路１２０に含まれるＣＤＳ（Correlated Double Sampling）回路１２１を制御する制御信号ＣＤＳＣ、出力回路１２０に含まれる増幅回路１２２を制御するサンプリング信号ＳＭＰ、画素部１１０を制御する画素選択信号ＳＥＬ０、リセット信号ＲＳＴ及び第２転送制御信号Ｔｘ２（Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ）及び出力バッファー１１６を制御するチップイネーブル信号ＥＮ＿Ｏを生成する。ロジック回路１００の具体的な回路構成及び動作については後述する。

昇圧回路１１１は、ロジック回路１００からの制御信号ＣＰＣに基づいて、電源電圧ＶＤＤを昇圧し、昇圧された電源電圧をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露光時間Δｔの間に受光素子に蓄積された電荷を転送するための制御信号であり、ｎ個の画素部１１０に共通に供給される。

画素駆動回路１１２は、ロジック回路１００からの制御信号ＤＲＣに基づいて、ｎ個の画素部１１０を駆動する駆動信号Ｄｒｖを生成する。ｎ個の画素部１１０は１次元方向に並んで設けられており、駆動信号Ｄｒｖは、駆動信号線３１１によってｎ個の画素部１１０に転送される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄｒｖがアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハ
イレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力される。

ｎ個の画素部１１０は、被読取媒体に形成されている画像からの光を受けて光電変換する受光素子を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信号Ｄｒｖに基づき、受光素子が露光時間Δｔの間に受けた光に応じた電圧の画素信号を出力する。ｎ個の画素部１１０から出力される出力信号（画素信号）は、出力信号線３０１によって順番に出力回路１２０に転送される。ｎ個の画素部１１０はすべて同じ構成であり、具体的な回路構成及び動作については後述する。

出力回路１２０は、ｎ個の画素部１１０のそれぞれが出力する画素信号に対して所定の信号処理を行って画像信号ＳＯを生成し、出力する。本実施形態では、出力回路１２０は、ＣＤＳ回路１２１及び増幅回路１２２を備えている。

ＣＤＳ回路１２１には、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏが入力され、ロジック回路１００からの制御信号ＣＤＳＣに基づいて動作する。ＣＤＳ回路１２１は、ｎ個の画素部１１０が有する増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏに重畳されている雑音を、基準電圧ＶＲＥＦを基準とする相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２１は、ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノイズ低減回路である。

増幅回路１２２は、ＣＤＳ回路１２１によって雑音が除去された信号をサンプリング信号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生成する。すなわち、増幅回路１２２は、ｎ個の画素部１１０から出力された出力信号（画素信号）を増幅する増幅回路である。前述の通り、画像信号ＳＯは出力端子ＯＰ１を介して画像読取チップ４１５から出力され、アナログフロントエンド（ＡＦＥ）２０２に供給される（図５参照）。

ロジック回路１００は、チップイネーブル信号ＥＮ＿Ｉがハイレベルからローレベルに変化すると、出力回路１２０に画像信号ＳＯの出力を停止させて出力端子ＯＰ１をハイインピーダンスにするとともに、一定時間アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し、出力バッファー１１６を介して出力端子ＯＰ２から次段の画像読取チップ４１５に出力する。

図７は、ロジック回路１００の構成を示す図である。図７に示されるように、ロジック回路１００は、タイミング信号生成回路１０１、昇圧制御回路１０２、画素駆動制御回路１０３、ＣＤＳ制御回路１０４、増幅制御回路１０５及びイネーブル制御回路１０６を備えている。

タイミング信号生成回路１０１は、アナログ回路である画素部１１０を制御するタイミング信号としての画素選択信号ＳＥＬ０及びリセット信号ＲＳＴを生成する。また、タイミング信号生成回路１０１は、アナログ回路である昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１、増幅回路１２２の動作タイミングをそれぞれ制御するタイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰを生成する。また、タイミング信号生成回路１０１は、出力バッファー１１６の動作タイミングを制御するタイミング信号ＴＭＥＮを生成する。

昇圧制御回路１０２は、タイミング信号ＴＭＣＰに基づいて、昇圧回路１１１の動作を制御する。また、画素駆動制御回路１０３は、タイミング信号ＴＭＤＲに基づいて、画素駆動回路１１２の動作を制御する。また、ＣＤＳ制御回路１０４（ノイズ低減制御回路の一例）は、タイミング信号ＴＭＣＤＳに基づいて、ＣＤＳ回路１２１の動作を制御する。また、増幅制御回路１０５は、タイミング信号ＴＭＡＭＰに基づいて、増幅回路１２２の動作を制御する。また、イネーブル制御回路１０６は、タイミング信号ＴＭＥＮに基づいて、出力バッファー１１６の動作を制御する。

具体的には、タイミング信号生成回路１０１は、クロック信号ＣＬＫの立ち上がりのタイミングで解像度設定信号ＲＥＳをサンプリングし、サンプリングした解像度設定信号ＲＥＳがハイレベルである場合、連続してハイレベルの解像度設定信号ＲＥＳをサンプリングする回数をカウントする。そして、タイミング信号生成回路１０１は、カウント値が２であれば３００ｄｐｉ、カウント値が４であれば６００ｄｐｉ、カウント値が８であれば１２００ｄｐｉの各解像度を示すビットデータを解像度設定レジスター（不図示）に保持する。

また、タイミング信号生成回路１０１は、チップイネーブル信号ＥＮ＿Ｉがローレベルからハイレベルに変化すると、所定のタイミングで昇圧回路１１１を制御するタイミング信号ＴＭＣＰを生成し、昇圧制御回路１０２に出力する。昇圧制御回路１０２は、タイミング信号ＴＭＣＰを受けて昇圧回路１１１に制御信号ＣＰＣを出力する。

また、タイミング信号生成回路１０１は、昇圧制御回路１０２が昇圧回路１１１に制御信号ＣＰＣを出力した後、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる画素選択信号ＳＥＬ０を生成し、１番目の画素部１１０に出力する。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、解像度設定レジスターに保持されているビットデータに基づいて、タイミング信号ＴＭＤＲを生成し、画素駆動制御回路１０３に出力する。画素駆動制御回路１０３は、タイミング信号ＴＭＤＲを受けて第２転送制御信号Ｔｘ２を生成する。本実施形態では、第２転送制御信号Ｔｘ２は、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄで構成されており、解像度設定レジスターに保持されているビットデータに応じて、アクティブ（本実施形態ではハイレベル）となる信号が変わる。具体的には、当該ビットデータが１２００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において信号Ｔｘ２ａのみがアクティブ（ハイレベル）となり、次の１周期は信号Ｔｘ２ｂのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｃのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｄのみがアクティブ（ハイレベル）となる。また、当該ビットデータが６００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において２本の信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時にアクティブ（ハイレベル）となり、次の１周期は２本の信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時にアクティブ（ハイレベル）となる。また、当該ビットデータが３００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において４本の信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄが同時にアクティブ（ハイレベル）となる。

また、画素駆動制御回路１０３は、タイミング信号ＴＭＤＲを受けて、所定のタイミングで画素駆動回路１１２に制御信号ＤＲＣを出力する。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、ｎ個の画素部１１０に蓄積される電荷を初期化するリセット信号ＲＳＴを
生成する。本実施形態では、ｎ個の画素部１１０には、リセット信号ＲＳＴが共通して供給される。そのため、画像読取チップ４１５は、ｎ個の画素部１１０にリセット信号ＲＳＴを転送するための制御信号線３００を備えている。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、タイミング信号ＴＭＣＤＳを生成し、ＣＤＳ制御回路１０４に出力する。ＣＤＳ制御回路１０４は、タイミング信号ＴＭＣＤＳを受けて制御信号ＣＤＳＣを生成する。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、タイミング信号ＴＭＡＭＰを生成し、増幅制御回路１０５に出力する。増幅制御回路１０５は、タイミング信号ＴＭＡＭＰを受けてサンプリング信号ＳＭＰを生成する。

また、タイミング信号生成回路１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、タイミング信号ＴＭＥＮを生成し、イネーブル制御回路１０６に出力する。イネーブル制御回路１０６は、タイミング信号ＴＭＥＮを受けてチップイネーブル信号ＥＮ＿Ｏを生成する。

図８は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図８に示されるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えている。すなわち、画素部１１０は、４画素を含んでいる。

受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続され、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されている。

ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２のソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスターＭ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトランジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。

４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスターＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲートには信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃが供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。

ＮＭＯＳトランジスターＭ３のドレインには電源電圧が供給され、ＮＭＯＳトランジスターＭ３のゲートにはリセット信号ＲＳＴが供給される。

ＮＭＯＳトランジスターＭ４のドレインには電源電圧が供給され、ＮＭＯＳトランジス
ターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続されている。

ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１に接続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力信号（画素選択信号ＳＥＬｉ）が供給される。

フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖが入力され、駆動信号Ｄｒｖの立ち上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延させた画素選択信号ＳＥＬｉ出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロップ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクティブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻る。

このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖはすべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、受けた光に応じた電荷（負の電荷）を蓄積する。

次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光素子ＰＤ１に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１１のドレインとＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中間蓄積容量Ｃ１（不図示）に転送されて蓄積される。受光素子ＰＤ２に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。受光素子ＰＤ３に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１３のドレインとＮＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不図示）に転送されて蓄積される。受光素子ＰＤ４に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。

次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に供給される駆動信号Ｄｒｖは、クロック信号ＣＬＫの半周期毎に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。

また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となる。

具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。

また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期において、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負の電荷）の分だけ減少する。

また、画素信号の読み出し対象の画素部１１０では、画素選択信号ＳＥＬｉ−１が一定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。

これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じて、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトランジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４のソース電位に応じた電圧の画素信号が出力信号線３０１に出力される。

一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出力されない。

なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号には、電荷転送を短時間で効率よく行うため、昇圧回路１１１の出力が用いられているが、転送効率、精度に問題が無い場合は、電源電圧での駆動でもよい。この場合、昇圧回路１１１は不要である。

図９は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図９は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度が３００ｄｐｉに設定された場合のタイミングチャート図である。

図９に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、チップイネーブル信号ＥＮ＿Ｉが一定時間アクティブ（ハイレベル）となり、以降、各画素部１１０には３００ｄｐｉでの各種の信号が供給される。

チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）になった後、まず、クロック信号ＣＬＫの数周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる。

次に、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレベル）になる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイレベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、３番目〜ｎ番目までの画素信号に応じた電圧となる。

その後、チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）から非アクティブ（ローレベル）に変化し、出力端子ＯＰ１がハイインピーダンスになる。また、チップイネーブル信号ＥＮ＿Ｏが一定時間アクティブ（ハイレベル）となる。

４．画像読取チップのレイアウト構成
図１０は、画像読取チップ４１５のレイアウト構成を示す図である。図１０は、画像読取チップ４１５の半導体基板４００を平面視したときのレイアウト構成を示しており、図１０では、画像読取チップ４１５を構成する回路ブロックとパッドのみが示されている。また図１１は、図１０に破線で示した領域Ａの拡大図であり、図１１では電源配線も示されている。

図１０に示されるように、画像読取チップ４１５は、第１辺Ｘ１と、第１辺Ｘ１よりも短い第２辺Ｙ１と、を含む形状である。例えば、画像読取チップ４１５は、第１辺Ｘ１と対向する第３辺Ｘ２とが同じ長さであり、第２辺Ｙ１と対向する第４辺Ｙ２とが同じ長さであり、第１辺Ｘ１と第２辺Ｙ１とが直交する形状、すなわち、長方形であってもよい。

また、本実施形態では、イメージセンサーモジュール４１はラインセンサーであるため
、図１０に示されるように、画像読取チップ４１５において、複数（ｍ個）の画素部１１０は、第１辺Ｘ１に沿う方向に列状に配置されている。従って、画像読取チップ４１５は、第２辺Ｙ１に対して第１辺Ｘ１が極端に長く、細長い形状である。

画像読取チップ４１５は、２つの電源パッド１５１，１５２と、３つの入力パッド１６１，１６２，１６３と、２つの出力パッド１７１，１７２と、基準電圧供給パッド１８１とを含む。

２つの電源パッド１５１，１５２は、それぞれ、ボンディングワイヤー等によって図６の電源端子ＶＤＰ，ＶＳＰと電気的に接続される。すなわち、電源パッド１５１は、第１の電源電圧である電源電圧ＶＤＤが供給される第１の電源パッドであり、電源パッド１５２は、第１の電圧よりも低い第２の電源電圧である電源電圧ＶＳＳが供給される第２の電源パッドである。

３つの入力パッド１６１，１６２，１６３は、それぞれ、ボンディングワイヤー等によって図６の入力端子ＩＰ１，ＩＰ２，ＩＰ３と電気的に接続される。すなわち、３つの入力パッド１６１，１６２，１６３は、それぞれ、画像読取チップ４１５への入力信号である、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫを入力するパッドである。

２つの出力パッド１７１，１７２は、それぞれ、ボンディングワイヤー等によって図６の出力端子ＯＰ１，ＯＰ２と電気的に接続される。すなわち、２つの出力パッド１７１，１７２は、それぞれ、画像読取チップ４１５からの出力信号である、画像信号ＳＯ及びチップイネーブル信号ＥＮ＿Ｏを出力するパッドである。

基準電圧供給パッド１８１は、ボンディングワイヤー等によって図６の基準電圧供給端子ＶＲＰと電気的に接続される。すなわち、基準電圧供給パッド１８１は、基準電圧ＶＲＥＦが供給されるパッドである。

図１０に示されるように、第２辺Ｙ１を短くしてチップ面積を縮小するために、アナログ回路（昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２）と、ロジック回路１００（タイミング信号生成回路１０１、昇圧制御回路１０２、画素駆動制御回路１０３、ＣＤＳ制御回路１０４、増幅制御回路１０５及びイネーブル制御回路１０６）と、入力バッファー１１３，１１４，１１５と、出力バッファー１１６と、電源パッド１５１，１５２と、入力パッド１６１，１６２，１６３と、出力パッド１７１，１７２と、基準電圧供給パッド１８１とは、第１辺Ｘ１に沿う方向に配置されている。具体的には、入力バッファー１１３は、入力パッド１６１の外側に配置されている。また、入力バッファー１１４は、入力パッド１６１と入力パッド１６２との間に配置されている。また、入力バッファー１１５は、入力パッド１６２と入力パッド１６３との間に配置されている。また、昇圧回路１１１は、入力パッド１６３と電源パッド１５１との間の入力パッド１６３側に配置されている。また、昇圧制御回路１０２は、入力パッド１６３と電源パッド１５１との間の電源パッド１５１側に配置されている。

また、画素駆動回路１１２、ＣＤＳ回路１２１、タイミング信号生成回路１０１、画素駆動制御回路１０３及びＣＤＳ制御回路１０４は、電源パッド１５１と電源パッド１５２との間に配置されている。より詳細には、画素駆動回路１１２は、電源パッド１５１と電源パッド１５２との間の電源パッド１５１側に配置されている。ＣＤＳ回路１２１は、電源パッド１５１と電源パッド１５２との間の電源パッド１５２側に配置されている。画素駆動制御回路１０３は、画素駆動回路１１２とＣＤＳ回路１２１との間の画素駆動回路１１２側に配置されている。ＣＤＳ制御回路１０４は、画素駆動回路１１２とＣＤＳ回路１
２１との間のＣＤＳ回路１２１側に配置されている。すなわち、画素駆動回路１１２は、画素駆動制御回路１０３と電源パッド１５１との間に配置され、ＣＤＳ回路１２１は、ＣＤＳ制御回路１０４と電源パッド１５２との間に配置されている。タイミング信号生成回路１０１は、画素駆動制御回路１０３とＣＤＳ制御回路１０４との間に配置されている。

また、増幅制御回路１０５は、電源パッド１５２と基準電圧供給パッド１８１との間に配置されている。また、増幅回路１２２は、基準電圧供給パッド１８１と出力パッド１７１との間に配置されている。また、イネーブル制御回路１０６は、出力パッド１７１と出力パッド１７２との間に配置されている。また、出力バッファー１１６は、出力パッド１７２の外側に配置されている。

そして、特に、本実施形態では、タイミング信号生成回路１０１と第１辺Ｘ１の中点Ｏとの距離は、アナログ回路（昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２）と第１辺Ｘ１の中点Ｏとの距離よりも短い。換言すれば、タイミング信号生成回路１０１は、第１辺Ｘ１の中点Ｏに近い位置に設けられている。従って、タイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰ，ＴＭＥＮが昇圧制御回路１０２、画素駆動制御回路１０３、ＣＤＳ制御回路１０４、増幅制御回路１０５及びイネーブル制御回路１０６にそれぞれ伝搬する配線の長さが短くなり、配線遅延による昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１、増幅回路１２２及び出力バッファー１１６の動作タイミングのずれを小さくすることができる。その結果、画像読取チップ４１５の画像を読み取る性能を高めることができる。

ただし、画素駆動回路１１２の動作タイミングのずれは特に性能を劣化させる原因となる。そこで、本実施形態では、図１０に示されるように、画素駆動制御回路１０３は、タイミング信号生成回路１０１と画素駆動回路１１２との間に配置されている。すなわち、タイミング信号生成回路１０１と画素駆動制御回路１０３との距離が非常に短く、かつ、画素駆動制御回路１０３と画素駆動回路１１２との距離も非常に短いので、タイミング信号ＴＭＤＲや制御信号ＤＲＣの伝搬遅延が非常に小さい。従って、画素駆動回路１１２の動作タイミングのずれが極めて小さいので、画像読取チップ４１５の画像を読み取る性能を効果的に高めることができる。

同様に、ＣＤＳ回路１２１の動作タイミングのずれも特に性能を劣化させる原因となる。そこで、本実施形態では、図１０に示されるように、ＣＤＳ制御回路１０４は、タイミング信号生成回路１０１とＣＤＳ回路１２１との間に配置されている。換言すれば、タイミング信号生成回路１０１とＣＤＳ制御回路１０４との距離が非常に短く、かつ、ＣＤＳ制御回路１０４とＣＤＳ回路１２１との距離も非常に短いので、タイミング信号ＴＭＣＤＳや制御信号ＣＤＳＣの伝搬遅延が非常に小さい。従って、ＣＤＳ回路１２１の動作タイミングのずれが極めて小さいので、画像読取チップ４１５の画像を読み取る性能を効果的に高めることができる。

さらに、本実施形態では、図１０に示されるように、電源パッド１５１と第１辺Ｘ１の中点Ｏとの距離は、入力パッド１６１，１６２，１６３と第１辺Ｘ１の中点Ｏとの距離よりも短く、かつ、出力パッド１７１，１７２と第１辺Ｘ１の中点Ｏとの距離よりも短い。同様に、電源パッド１５２と第１辺Ｘ１の中点Ｏとの距離は、入力パッド１６１，１６２，１６３と第１辺Ｘ１の中点Ｏとの距離よりも短く、かつ、出力パッド１７１，１７２と第１辺Ｘ１の中点Ｏとの距離よりも短い。換言すれば、画像読取チップ４１５において、電源パッド１５１，１５２は、入力パッド１６１，１６２，１６３や出力パッド１７１，１７２よりも内側（チップの中心寄り）に配置されている。そのため、電源パッド１５１，１５２と、電源パッド１５１，１５２から最も遠い回路との距離を比較的短くすることが可能である。特に、電源パッド１５１，１５２を第１辺Ｘ１の中点Ｏの近傍に配置すれ
ば最も遠い回路までの距離を最も短くすることができる。

ただし、本実施形態では、電源パッド１５１と電源パッド１５２との間に画素駆動回路１１２、ＣＤＳ回路１２１、タイミング信号生成回路１０１、画素駆動制御回路１０３及びＣＤＳ制御回路１０４を配置可能な領域を確保するために、図１０に示されるように、電源パッド１５１，１５２は、第１辺Ｘ１の中点Ｏの近傍ではなく、第２辺Ｙ１あるいは第２辺Ｙ１と対向する第４辺Ｙ２から、第１辺Ｘ１の長さＬの３０％以上４０％以下の領域に配置されている。従って、図１０において画像読取チップ４１５の幅に合わせて図示されている電源電圧の電源降下を示す図に実線で示されるように、電源パッド１５１が第１辺Ｘ１の中点Ｏに配置された場合（一点鎖線）と比較して、ＣＤＳ回路１２１、増幅回路１２２及びロジック回路１００（出力パッド１７１，１７２近傍のロジック回路１００）に供給される電源電圧ＶＤＤの電圧降下が少しだけ大きくなる。しかしながら、アナログ回路であるＣＤＳ回路１２１や増幅回路１２２の特性に影響を与えるほどの電圧降下は生じず、さらに、電圧降下が大きい入力バッファー１１３，１１４，１１５、出力バッファー１１６及びイネーブル制御回路１０６は、デジタル信号が入出力され、２値論理で動作するため誤動作することもない。電源電圧ＶＳＳの電圧上昇についても同じことが言える。

また、本実施形態では、図１０に示されるように、画素駆動回路１１２は、電源パッド１５２よりも電源パッド１５１に近い位置に設けられ、ＣＤＳ回路１２１は、電源パッド１５１よりも電源パッド１５２に近い位置に設けられている。同様に、昇圧回路１１１は、電源パッド１５２よりも電源パッド１５１に近い位置に設けられ、増幅回路１２２は、電源パッド１５１よりも電源パッド１５２に近い位置に設けられている。従って、画像読取チップ４１５は、細長い形状であるため、第１辺Ｘ１に沿う方向の電源配線が非常に長くなるが、電源パッド１５１や電源パッド１５２から昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２に至る電源配線は比較的短く、配線抵抗に起因する電源電圧ＶＤＤの降下や電源電圧ＶＳＳの上昇が小さい。そのため、アナログ回路であるため電源電圧によって特性が変動しやすい昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２は、安定した電源電圧ＶＤＤ，ＶＳＳが供給されて動作するので、画像を読み取る性能を高めることができる。

さらに、本実施形態では、図１１に示されるように、アナログ回路である昇圧回路１１１、ＣＤＳ回路１２１及び画素駆動回路１１２と電源パッド１５１とをそれぞれ電気的に接続する電源配線１３１，１３２，１３３（第１の電源配線の一例）と、ロジック回路１００と電源パッド１５１とを電気的に接続する電源配線１３４，１３５（第２の電源配線の一例）とは、電源パッド１５１の位置から分岐している。また、アナログ回路である画素駆動回路１１２及びＣＤＳ回路１２１と電源パッド１５２とをそれぞれ電気的に接続する電源配線１４１，１４２（第１の電源配線の一例）と、ロジック回路１００と電源パッド１５２とを電気的に接続する電源配線１４３，１４４（第２の電源配線の一例）とは、電源パッド１５２の位置から分岐している。従って、画像読取チップ４１５は、大きな電力を必要とする昇圧回路１１１、電源電圧によって駆動信号の生成タイミングが変動しやすい画素駆動回路１１２や、電源電圧によって特性が変動しやすいＣＤＳ回路１２１が、安定した電源電圧ＶＤＤ，ＶＳＳが供給されて動作し、かつ、ロジック回路１００のスイッチング動作に起因する電源ノイズの影響を受けにくいので、画像を読み取る性能を高めることができる。

また、図１１に示されるように、画像読取チップ４１５の平面視で、電源配線１３１，１３２，１３３（第１の電源配線の一例）と、電源配線１３４，１３５（第２の電源配線の一例）とは、電源パッド１５２と重ならないように設けられ、電源配線１４１，１４２（第３の電源配線の一例）と、電源配線１４３，１４４（第４の電源配線の一例）とは、
電源パッド１５１と重ならないように設けられている。換言すれば、電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４は、すべて、電源パッド１５１，１５２と同じ配線層に設けられている。そして、電源電圧ＶＤＤが伝搬する電源配線１３１，１３２，１３３，１３４，１３５の１つと、電源電圧ＶＳＳが伝搬する電源配線１４１，１４２，１４３，１４４の１つとが重なる部分でのみ互いの配線層が異なっていればよいので、これらの電源配線や電源パッド１５１，１５２はすべて２つの配線層のみで実現される。従って、製造工程を簡素化することが可能であり、画像読取チップ４１５の製造コストを低減させることができる。

さらに、本実施形態では、図１０に示されるように、第２辺Ｙ１に近い位置に入力パッド１６１，１６２，１６３が設けられ、第２辺Ｙ１から遠い位置に出力パッド１７１，１７２が設けられている。さらに、入力パッド１６１，１６２，１６３からそれぞれ入力される信号が供給されるロジック回路１００の一部が、入力パッド１６１，１６２，１６３の近傍に配置され、出力パッド１７１，１７２から出力される信号を生成する増幅回路１２２の一部やロジック回路１００の一部が出力パッド１７１，１７２の近傍に配されている。換言すれば、画像読取チップ４１５において、入力信号、内部信号及び出力信号が伝搬する各信号配線が短くなっている。従って、画像読取チップ４１５は、昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２の特性を向上させ、画像を読み取る性能を高めることができる。

５．作用効果
以上に説明したように、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５は、多数の画素部１１０が第１辺Ｘ１に沿う方向に列状に配置されているため、第１辺Ｘ１に沿う方向の配線が長くなりやすいが、画像読取チップ（半導体装置）４１５において、ロジック回路１００に含まれるタイミング信号生成回路１０１はアナログ回路（昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２）よりも内側（チップの中心寄り）に配置されているので、アナログ回路の動作タイミングを制御するタイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰ，ＴＭＥＮがそれぞれ伝搬する配線は比較的短くなる。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、タイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰ，ＴＭＥＮの伝搬遅延が比較的小さくなり、アナログ回路の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５において、タイミング信号生成回路１０１が電源パッド１５１と電源パッド１５２との間に配置されているので、タイミング信号生成回路１０１には、電源パッド１５１から安定した電源電圧ＶＤＤが供給され、電源パッド１５２から安定した電源電圧ＶＳＳが供給される。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、タイミング信号生成回路１０１の動作が安定し、生成されるタイミング信号ＴＭＣＰ，ＴＭＤＲ，ＴＭＣＤＳ，ＴＭＡＭＰ，ＴＭＥＮの精度が向上するため、画像を読み取る性能を高めることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５において、画素駆動制御回路１０３がタイミング信号生成回路１０１と画素駆動回路１１２との間に配置されているので、タイミング信号生成回路１０１から画素駆動制御回路１０３へとタイミング信号ＴＭＤＲが伝搬する配線が短くなるとともに、画素駆動制御回路１０３から画素駆動回路１１２へと制御信号ＤＲＣが伝搬する配線も短くなる。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、画素駆動回路１１２の動作タイミングの精度を向上さ
せることができるので、画像を読み取る性能を高めることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５において、ＣＤＳ制御回路１０４がタイミング信号生成回路１０１とＣＤＳ回路１２１との間に配置されているので、タイミング信号生成回路１０１からＣＤＳ制御回路１０４へとタイミング信号ＴＭＣＤＳが伝搬する配線が短くなるとともに、ＣＤＳ制御回路１０４からＣＤＳ回路１２１へと制御信号ＣＤＳＣが伝搬する配線も短くなる。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、ＣＤＳ回路１２１の動作タイミングの精度を向上させることができるので、画像を読み取る性能を高めることができる。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５において、昇圧回路１１１、画素駆動回路１１２及びＣＤＳ回路１２１に電力を供給するための電源配線１３１，１３２，１３３，１４１，１４２と、ロジック回路１００に電力を供給するための電源配線１３４，１３５，１４３，１４４とは、電源パッド１５１，１５２の位置から分岐しているため、昇圧回路１１１、画素駆動回路１１２及びＣＤＳ回路１２１が、ロジック回路１００の動作に起因して発生する電源ノイズの影響を受けにくい。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、画像読み取り精度を高めることができる。なお、電源配線１３４，１３５は長くなり、かつ、第２辺Ｙ１の長さを短くするためにはパッドを迂回する部分が細くなるため、電源電圧ＶＤＤの降下が大きくなるが、入力バッファー１１３，１１４，１１５や出力バッファー１１６の論理閾値電圧を下回るほどの電圧降下は生じないので、入力バッファー１１３，１１４，１１５や出力バッファー１１６が誤動作することもない。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ（半導体装置）４１５において、アナログ回路（昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２）、ロジック回路１００、入力バッファー１１３，１１４，１１５、出力バッファー１１６及びパッド（電源パッド１５１，１５２、入力パッド１６１，１６２，１６３、出力パッド１７１，１７２及び基準電圧供給パッド１８１）が第１辺Ｘ１に沿う方向に並べて配置されているので、第２辺Ｙ１が短くなり、チップ面積を縮小することができる。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ（半導体装置）４１５の平面視で、電源電圧ＶＤＤが伝搬する電源配線１３１，１３２，１３３，１３４，１３５と電源電圧ＶＳＳが供給される電源パッド１５２とが重ならず、かつ、電源電圧ＶＳＳが伝搬する電源配線１４１，１４２，１４３，１４４と電源電圧ＶＤＤが供給される電源パッド１５１とが重ならないように配置されているため、電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４や電源パッド１５１，１５２が２つの配線層のみで実現可能であり、製造コストを低減させることも可能である。

６．変形例
図１２に示されるように、上記実施形態における図１０に示される画像読取チップ４１５を、画素駆動制御回路１０３と画素駆動回路１１２との間に電源パッド１５１が配置されるように変形してもよい。同様に、図１２に示されるように、図１０に示される画像読取チップ４１５を、ＣＤＳ制御回路１０４とＣＤＳ回路１２１との間に電源パッド１５２が配置されるように変形してもよい。このような変形例においても、上記実施形態と同様の作用効果を奏することができる。

また、画像読取チップ４１５において、電源パッド１５１，１５２の一方と、ロジック回路１００、昇圧回路１１１、画素駆動回路１１２、ＣＤＳ回路１２１及び増幅回路１２２や電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４との位置関係は、上記実施形態と異なっていてもよい。すなわち、画像読取チップ４１５の中心から片側のみ上記位置関係になっていてもよい。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…ロジック回路、１０１…タイミング信号生成回路、１０２…昇圧制御回路、１０３…画素駆動制御回路、１０４…ＣＤＳ制御回路、１０５…増幅制御回路、１０６…イネーブル制御回路、１１０…画素部、１１１…昇圧回路、１１２…画素駆動回路、１１３，１１４，１１５…入力バッファー、１１６…出力バッファー、１２０…出力回路、１２１…ＣＤＳ回路、１２２…増幅回路、１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４…電源配線、１５１，１５２…電源パッド、１６１，１６２，１６３…入力パッド、１７１，１７２…出力パッド、１８１…基準電圧供給パッド、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、３００…制御信号線、３０１…出力信号線、３１１…駆動信号線、４００…半導体基板、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、ＩＰ１，ＩＰ２，ＩＰ３…入力端子、ＯＰ１，ＯＰ２…出力端子、ＶＤＰ，ＶＳＰ…電源端子、ＶＲＰ…基準電圧供給端子、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＣＬＫ…クロック信号、ＣＤＳＣ…制御信号、ＣＰＣ…制御信号、ＤＲＣ…制御信号、Ｄｒｖ…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，ＥＮ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＲＥＳ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭＰ…サンプリング信号、ＴＭＡＭＰ…タイミング信号、ＴＭＣＤＳ…タイミング信号、ＴＭＣＰ…タイミング信号、ＴＭＤＲ…タイミング信号、ＴＭＥＮ…タイミング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ…画像信号、ＳＯ…画像信号、ＶＤＤ，ＶＳＳ…電源電圧、ＶＲＥＦ…基準電圧、Ｘ１…第１辺、Ｘ２…第３辺、Ｙ１…第２辺、Ｙ２…第４辺

Claims (10)

1. 画像を読み取るための画像読取チップを含む画像読取装置であって、
   前記画像読取チップは、
   前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、
   アナログ回路と、
   ロジック回路と、
   第１の電源電圧が供給される第１の電源パッドと、
   前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
   を備え、
   前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
   前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
   前記ロジック回路は、前記アナログ回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路を含み、
   前記タイミング信号生成回路と前記第１辺の中点との距離は、前記アナログ回路と前記第１辺の前記中点との距離よりも短い、
   ことを特徴とする画像読取装置。
2. 前記タイミング信号生成回路と、前記第１の電源パッドと、前記第２の電源パッドとは、前記第１辺に沿う方向に配置され、
   前記タイミング信号生成回路は、前記第１の電源パッドと前記第２の電源パッドとの間に配置されている、請求項１に記載の画像読取装置。
3. 前記画像読取チップは、
   前記画像読取チップへの入力信号を入力する入力パッドと、
   前記画像読取チップからの出力信号を出力する出力パッドと、
   を備え、
   前記第１の電源パッドと、前記第２の電源パッドと、前記入力パッドと、前記出力パッドとは、前記第１辺に沿う方向に配置され、
   前記第１の電源パッドと前記第１辺の前記中点との距離及び前記第２の電源パッドと前記第１辺の前記中点との距離は、前記入力パッドと前記第１辺の前記中点との距離よりも短く、かつ、前記出力パッドと前記第１辺の前記中点との距離よりも短い、
   ことを特徴とする請求項２に記載の画像読取装置。
4. 前記アナログ回路は、
   前記画素部を駆動する駆動信号を生成する画素駆動回路を含み、
   前記ロジック回路は、
   前記タイミング信号に基づいて、前記画素駆動回路の動作を制御する画素駆動制御回路を含み、
   前記タイミング信号生成回路と、前記画素駆動回路と、前記画素駆動制御回路とは、前記第１辺に沿う方向に配置され、
   前記画素駆動制御回路は、前記タイミング信号生成回路と前記画素駆動回路との間に配置されている、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記画素駆動回路は、前記第２の電源パッドよりも前記第１の電源パッドに近い位置に設けられている、
   ことを特徴とする請求項４に記載の画像読取装置。
6. 前記アナログ回路は、
   前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路を含み、
   前記ロジック回路は、
   前記タイミング信号に基づいて、前記ノイズ低減回路の動作を制御するノイズ低減制御回路を含み、
   前記タイミング信号生成回路と、前記ノイズ低減回路と、前記ノイズ低減制御回路とは、前記第１辺に沿う方向に配置され、
   前記ノイズ低減制御回路は、前記タイミング信号生成回路と前記ノイズ低減回路との間に配置されている、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 前記ノイズ低減回路は、前記第１の電源パッドよりも前記第２の電源パッドに近い位置に設けられている、
   ことを特徴とする請求項６に記載の画像読取装置。
8. 前記画像読取チップは、
   前記アナログ回路と前記第１の電源パッドとを電気的に接続する第１の電源配線と、
   前記ロジック回路と前記第１の電源パッドとを電気的に接続する第２の電源配線と、
   前記アナログ回路と前記第２の電源パッドとを電気的に接続する第３の電源配線と、
   前記ロジック回路と前記第２の電源パッドとを電気的に接続する第４の電源配線と、
   を備え、
   前記第１の電源配線と前記第２の電源配線とは、前記第１の電源パッドの位置から分岐し、
   前記第３の電源配線と前記第４の電源配線とは、前記第２の電源パッドの位置から分岐している、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の画像読取装置。
9. 前記画像読取チップの平面視で、
   前記第１の電源配線と前記第２の電源配線とは、前記第２の電源パッドと重ならないように設けられ、
   前記第３の電源配線と前記第４の電源配線とは、前記第１の電源パッドと重ならないように設けられている、
   ことを特徴とする請求項８に記載の画像読取装置。
10. 第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、
    光を受けて光電変換する受光素子を含む複数の画素部と、
    アナログ回路と、
    ロジック回路と、
    第１の電源電圧が供給される第１の電源パッドと、
    前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
    を備え、
    前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
    前記ロジック回路は、前記アナログ回路の動作タイミングを制御するタイミング信号を生成するタイミング信号生成回路を含み、
    前記タイミング信号生成回路と前記第１辺の中点との距離は、前記アナログ回路と前記第１辺の前記中点との距離よりも短い、
    ことを特徴とする半導体装置。

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