JP2018160766A - 画像読取装置及び半導体装置 - Google Patents

Abstract

【課題】半導体チップの製造ばらつきを低減させることで、精度よく画像を読み取ることが可能な画像読取装置を提供する。【解決手段】イメージセンサモジュール４１は、ケース４１１、光源４１２、光学部４１３、モジュール基板４１４及び画像を読み取るための画像読取チップ４１５を有する。画像読取チップは、ケースとモジュール基板４１４との間に収容されている。ケースにはスリットが設けられている。光源は、被読取媒体に対し光を照射する。光源が発する光はスリットを介して被読取媒体へ照射され、被読取媒体で反射した光はスリットを介して光学部に入力される。光学部は入力された光を縮小しつつ結像するように画像読取チップへと導く。【選択図】図３

Description

本発明は、画像読取装置及び半導体装置に関する。

ラインセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるラインセンサーとしては、半導体基板に設けられたフォトダイオードを用いた構成がある。

スキャナー等の画像読取装置に用いられるラインセンサーは、１又は複数のフォトダイオードを有する画素が一方向に多数並んで配置された半導体チップを、複数連結することで構成される。しかしながら、複数の半導体チップを連結した場合、連結部分において、画素の欠落、画像の乱れが生じる可能性がある。

特許文献１には、複数の半導体チップを用いたコンタクトイメージセンサーにおいて、半導体チップに設けられた画素の連結部分に対応する画素の補間方法が開示されている。

特開２０１５‐２２２８９５号公報

半導体チップにおける画素の欠陥及び画像の乱れの要因には、半導体チップの製造ばらつきにより画素などの特性のばらつきに起因するものも含まれる。このような、半導体チップの製造ばらつきは、半導体チップに並んで配置された画素の中央部に対し端部で、大きくなる可能性がある。

一方で、ラインセンサーを構成する半導体チップ内の回路や配線などのレイアウトは、スキャナー等の画像読取装置に用いられる光学系の構成により、自由度が制限される場合がある。そのため、半導体チップの製造ばらつきを低減する対策が取りにくいといった課題がある。

本発明は、以上のような問題に鑑みてなされた物であり、本発明のいくつかの態様によれば、画像を縮小して半導体チップに結像させる光学系を有するラインセンサーにおいて、半導体チップの製造ばらつきを低減させることで、精度よく画像を読み取ることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、精度よく画像を読み取ることが可能な半導体装置を提供することができる。

本発明は、前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取る第１画像読取チップと、前記画像が縮小された像を前記第１画像読取チップに結像させる光学ユニットと、を備え、前記第１画像読取チップは、前記画像が縮小された像の光を受けて光電変換する第１受光素子を含み、光電変換された信号を増幅して第１画素信号を生成する第１画素と、前記画像が縮小さ
れた像の光を受けて光電変換する第２受光素子を含み、光電変換された信号を増幅して第２画素信号を生成する第２画素と、前記第１画素と電気的に接続され、前記第１画素信号に基づく第１読出信号を出力する第１読出回路と、前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、前記画像の読み取りに関与しない疑似画素と、を含み、前記第１画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、前記第１画素と、前記第２画素と、前記疑似画素と、は前記第１辺が伸びる方向に沿って並んで配置され、前記疑似画素と前記第２辺との距離は、前記第１画素と前記第２辺との距離よりも短く、前記疑似画素と前記第２辺との距離は、前記第２画素と前記第２辺との距離よりも短い。

本適用例に係る画像読取装置では、画像が縮小した像の一部の光が、第１の画素又は第２の画素に結像される。すなわち、画像読取チップには、縮小された像の光が結像される。このため、第１画素及び第２画素は、画像読取チップの端部まで配置する必要がない。よって、画像読取チップの内部のレイアウトの自由度が増す。

また、本適用例に係る画像読取装置では、画像読取チップにおいて、画像の読み取りに関与する第１画素と、第２画素と、画像の読み取りに関与しない疑似画素とを含み、第１画素と、第２画素と、疑似画素と、は第１辺が伸びる方向に沿って並設されている。このとき、疑似画素は、第１画素及び第２画素の双方より第２辺側に近く設けられる。すなわち、疑似画素は、並設された第１画素及び第２画素に対し、第２辺側の端部に設けられる。画像の読み取りに関与しない疑似画素を、特性のばらつきが大きな端部に配することで、画像の読み取りに関与する第１画素及び第２画素のばらつきが低減される。よって、第１画素及び第２画素は、精度よく画像を読み取ることが可能となり、画像読取装置の画像の読み取り精度が向上する。

［適用例２］
上記適用例に係る画像読取装置において、前記第１画素と、前記第２画素と、前記疑似画素と、は同一のウェルで囲まれた領域に配置されてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、前記第１画素と、前記第２画素と、前記疑似画素と、が形成される領域の周囲は、ウェルで囲まれる。すなわち、前記第１画素と前記第２画素と前記疑似画素とが形成された領域と、その周囲の領域と、はウェルで分離される。画像読取チップにおいて、前記第１画素と、前記第２画素と、前記疑似画素が形成された領域と、他の領域とを分離することで、前記第１画素と、前記第２画素と、に画像の読み取りに関与しない電子が流れ込むことを低減することが可能となる。よって、第１画素及び第２画素は、精度よく画像を読み取ることが可能となり、画像読取装置の画像の読み取り精度が向上する。

［適用例３］
上記適用例に係る画像読取装置において、前記第１画像読取チップは、前記第１読出回路に含まれ、前記第１画素信号を増幅して出力する第１増幅回路と、前記第２読出回路に含まれ、前記第２画素信号を増幅して出力する第２増幅回路と、前記画像の読み取りに関与しない疑似増幅回路と、を含み、前記第１増幅回路と、前記第２増幅回路と、前記疑似増幅回路と、は前記第１辺が伸びる方向に沿って並んで配置され、前記疑似増幅回路と前記第２辺との距離は、前記第１増幅回路と前記第２辺との距離よりも短く、前記疑似増幅回路と前記第２辺との距離は、前記第２増幅回路と前記第２辺との距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、画像の読み取りに関与する第１増幅回路と、第２増幅回路と、画像の読み取りに関与しない疑似増幅回路と、は第
１辺が伸びる方向に沿って並設されている。このとき、疑似増幅回路は、第１増幅回路及び第２増幅回路の双方より第２辺側に近く設けられる。すなわち、疑似増幅回路は、並設された第１増幅回路及び第２増幅回路に対し、第２辺側の端部に設けられる。画像の読み取りに関与しない疑似増幅回路を、特性のばらつきの大きな端部に配することで、画像の読み取りに関与する第１増幅回路及び第２増幅回路のばらつきが低減される。よって、第１増幅回路及び第２増幅回路は、精度よく第１画素信号及び第２画素信号を増幅することが可能となり、画像読取装置の画像の読み取り精度が向上する。

［適用例４］
上記適用例に係る画像読取装置において、前記第１画像読取チップは、前記第１読出回路に含まれ、増幅された前記第１画素信号の読み出しのタイミングを制御する第１走査回路と、前記第２読出回路に含まれ、増幅された前記第２画素信号の読み出しのタイミングを制御する第２走査回路と、前記画像の読み取りに関与しない疑似走査回路と、を含み、前記第１走査回路と、前記第２走査回路と、前記疑似走査回路と、は前記第１辺が伸びる方向に沿って並んで配置され、前記疑似走査回路と前記第２辺との距離は、前記第１走査回路と前記第２辺との距離よりも短く、前記疑似走査回路と前記第２辺との距離は、前記第２走査回路と前記第２辺との距離よりも短くてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、画像の読み取りに関与する第１走査回路と、第２走査回路と、画像の読み取りに関与しない疑似走査回路と、は第１辺が伸びる方向に沿って並設されている。このとき、疑似走査回路は、第１走査回路及び第２走査回路の双方より第２辺側に近く設けられる。すなわち、疑似走査回路は、並設された第１走査回路及び第２走査回路に対し、第２辺側の端部に設けられる。画像の読み取りに関与しない疑似走査回路を、特性のばらつきの大きな端部に配することで、画像の読み取りに関与する第１走査回路及び第２走査回路のばらつきが低減される。よって、第１走査回路及び第２走査回路は、精度よく第１画素信号及び第２画素信号を読み出すことが可能となり、画像読取装置の画像の読み取り精度が向上する。

［適用例５］
上記適用例に係る画像読取装置において、第２画像読取チップを含み、前記画像は、第１部分画像と第２部分画像とを含み、前記光学ユニットは、前記第１部分画像が縮小された像を前記第１画像読取チップに結像させ、前記第２部分画像が縮小された像を前記第２画像読取チップに結像させてもよい。

本適用例に係る画像読取装置では、第１画像読取チップと、第２画像読取チップと、を含み、それぞれの画像読取チップにおいて、画像の一部が縮小された第１部分画像と、第２部分画像と、を読み取る。即ち、第１画像読取チップと、第２画像読取チップと、のそれぞれは、縮小光学系の画像読取装置を構成し、被写界深度の深い画像を読み取ることが可能となる。さらに、本適用例に係る画像読取装置では、画像読取装置は、一つの画像を分割し、複数の画像読取チップによって分割された画像の縮小された像を読み取るため、従来の縮小光学系の画像読取装置に対し、小さな縮小率で実現することが可能となり、画像を縮小するための光路長を短くすることが可能となる。よって、被写界深度の深さと液体吐出装置の小型化の双方を実現することが可能となる。

［適用例６］
本適用例に係る半導体装置は、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であって、画像の一部が縮小された像の光を受けて光電変換する第１受光素子を含み、光電変換された信号を増幅して第１画素信号を生成する第１画素と、前記画像の一部が縮小された像の光を受けて光電変換する第２受光素子を含み、光電変換された信号を増幅して第２画素信号を生成する第２画素と、前記第１画素と電気的に接続され、前記第１画素信
号に基づく第１読出信号を出力する第１読出回路と、前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、前記画像の読み取りに関与しない疑似画素と、を含み、前記第１画素と、前記第２画素と、前記疑似画素と、は前記第１辺が伸びる方向に沿って並んで配置され、前記疑似画素と前記第２辺との距離は、前記第１画素と前記第２辺との距離よりも短く、前記疑似画素と前記第２辺との距離は、前記第２画素と前記第２辺との距離よりも短い。

また、本適用例に係る半導体装置では、画像の読み取りに関与する第１画素と、第２画素と、画像の読み取りに関与しない疑似画素とを含み、第１画素と、第２画素と、疑似画素と、は第１辺が伸びる方向に沿って並設されている。このとき、疑似画素は、第１画素及び第２画素の双方より第２辺側に近く設けられる。すなわち、疑似画素は、並設された第１画素及び第２画素に対し、第２辺側の端部に設けられる。画像の読み取りに関与しない疑似画素を、特性のばらつきの大きな端部に配することで、画像の読み取りに関与する第１画素及び第２画素のばらつきが低減される。よって、第１画素及び第２画素は、精度よく画像を読み取ることが可能となり、画像読取装置の画像世の読み取り精度が向上する。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 イメージセンサーモジュールの光学部の構成を示す模式図である。 分割縮小光学系の説明をするための模式図である。 スキャナーユニットの機能構成を示すブロック図である。 画像読取チップの回路構成を示すブロック図である。 画素回路及び列処理回路の構成を示す回路構成図である。 信号処理回路の動作のタイミングを示すタイミングチャート図である。 画像読取チップの内部レイアウトを示す図である。 画像読取チップにおける画素回路のレイアウトを示す平面図である。 画像読取チップにおける画素回路の構成を示す断面図である。 画像読取チップにおける列処理回路及びダミー列処理回路のレイアウトを示す平面図である。 ダミー画素回路の構成を示す回路構成図である。 ダミー列処理回路の構成を示す回路構成図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。

１．複合機の概要
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向を主走査方向Ｘとし、左右方向を副走査方
向Ｙとして説明する。また、主走査方向Ｘと副走査方向Ｙとは互いに直交するＸ，Ｙとして図面に記載する。

図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部及び操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポート及び電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出される。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１及び図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台Ｔ：図５参照）が広く配設されており、被読取面を下にした被読取媒体（原稿Ｐ：図５参照）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、副走査方向Ｙに延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、主走査方向Ｘに延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿って副走査方向Ｙに往復動する。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、光学部４１３、モジュール基板４１４及び画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、光学部４１３及び画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、被読取媒体に対し光を照射する。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体で反射した光は当該スリットを介して光学部４１３に入力される。光学部４１３は、入力された光を縮小しつつ結像するように画像読取チップ４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においては主走査方向Ｘ）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。

本実施形態におけるイメージセンサーモジュール４１及び光学部４１３の詳細の説明を、図５及び図６を用いて行う。

図５は、本実施形態におけるイメージセンサーモジュール４１の内部の光路の一例を示す図であり、視線を主走査方向Ｘと平行にした状態（副走査方向Ｙ断面図）で示している。なお、図５における破線は、光源４１２から照射された光の光路の一例を示す。

光学部４１３は、複数の反射鏡４１６とレンズ４１７含む。

光源４１２は、原稿Ｐに光を照射する。レンズ４１７は、原稿Ｐからの反射光を画像読取チップ４１５へ結像させる。反射鏡４１６は、原稿Ｐからの反射光をレンズ４１７が画像読取チップ４１５で結像させるために、反射光の光路を長くするためのものである。光路を長くできない場合、画角が広くなることになる。画像読取チップ４１５は、受けた光に応じた信号を出力する。なお、図５に記載の光学部４１３における反射鏡４１６及びレンズ４１７の配置及び数は一例であり、光路、縮小率に応じ最適化されてもよい。

また、図６は、本実施形態におけるイメージセンサーモジュール４１の内部の光路の一例を示す図であり、視線を副走査方向Ｙと平行にした状態（主走査方向Ｘ断面図）で示している。なお、図６において、破線及び一点鎖線は、一つの画像読取チップ４１５（４１５‐１〜４１５‐ｎ）のそれぞれが、原稿Ｐからの受け取る反射光の光路の範囲を模式的に示したものである。

図６において、原稿Ｐにより反射した光は、光学部４１３を経て、画像読取チップ４１５に導かれる。前述のとおり、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、主走査方向Ｘに並んで配置される。そして、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）には、原稿Ｐの主走査方向Ｘにおいて、一部重複しながら隣接する部分毎の像が、光学部４１３により縮小されて結像される。

即ち、画像読取チップ４１５‐１（「第１画像読取チップ」の一例）には、原稿Ｐ（「画像」の一例）の一部（「第１部分画像」の一例）が光学部４１３（「光学ユニット」の一例）により縮小された像が結像される。また、画像読取チップ４１５‐２（「第２画像読取チップ」の一例）には、原稿Ｐの別の一部（「第２部分画像」の一例）が光学部４１３により縮小された像が結像される。

本実施形態における画像読取チップ４１５には、光学部４１３を介して、原稿Ｐが縮小された像が結像される。このため、画像読取チップ４１５に設けられる受光素子は、画像読取チップ４１５の端部にまで配する必要がない。よって、本実施形態における画像読取チップ４１５は、解像度、画素数による回路配置の制限が少なく、スペースを有効に活用することができる。

本実施形態におけるイメージセンサーモジュール４１は、光源４１２から出力された光
を原稿Ｐに照射し、原稿Ｐにより反射した反射光を、光学部４１３に設けられた反射鏡４１６及びレンズ４１７より光路長の確保及び縮小を行い、画像読取チップ４１５に結像する、いわゆる縮小光学系の画像読取方式を複数含み構成されている。即ち、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）方式の画像読取装置と比較して、深い被写界深度を実現することができる。また、複数の画像読取チップ４１５を用いて構成されているため、従来の縮小光学系の画像読取装置に対し、画像読取チップ４１５毎において、画像の縮小率を小さくすることができる。そのため、原稿Ｐから得られる反射光の光路を短くすることが可能となり、イメージセンサーモジュール４１の小型化が可能となる。なお、本実施形態に係るスキャナーユニット３は、一つの画像（原稿Ｐ）が分割・縮小された複数の分割画像データを複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）で取得し、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）が取得したデータに基づき、画像処理を行うことで一つの画像（原稿Ｐ）を復元する画像読取方式であり、分割縮小光学系と称する。

２．画像読取装置の機能構成
図７は、スキャナーユニット３の機能構成図である。図７に示される例では、スキャナーユニット３は、読取制御回路２００、アナログフロンエンド（ＡＦＥ）２０２、光源４１２、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）、第１電圧生成回路４２１及び第２電圧生成回路４２２を含んで構成されている。また、読取制御回路２００、アナログフロンエンド２０２、第１電圧生成回路４２１及び第２電圧生成回路４２２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられてもよく、また、読取制御回路２００、アナログフロンエンド２０２、第１電圧生成回路４２１及び第２電圧生成回路４２２のそれぞれが、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ）で実現されてもよい。

読取制御回路２００は、画像の読取周期ｔ毎に一定の露光時間Δｔだけ駆動信号Ｄｒｖを供給し、光源４１２を発光させる。

また、読取制御回路２００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット３による画像の読取解像度を設定するための信号である。解像度設定信号ＲＥＳは、例えば、２ビットの信号であり、”００”のときは１２００ｄｐｉ、”０１”のときは６００ｄｐｉ、”１０”のときは３００ｄｐｉの各解像度に設定する方式であってもよい。

光源４１２は、読取制御回路２００から出力される駆動信号Ｄｒｖに従い発光する。光源４１２は、白色の光源を用い、不図示のフィルター等により分光されても良く、また赤色、緑色及び青色の３色の光源を含み構成されてもよい。

画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、モジュール基板４１４上にｎ個並べて配置されている。画像読取チップ４１５は、チップイネーブル信号ＣＥｉ（ｉ＝１〜ｎ）がアクティブ（本実施形態ではハイパルス）になると、クロック信号ＣＬＫに同期して動作する。画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、光源４１２が照射し原稿Ｐで反射した光を、受光素子１１１（図１０参照）で検出し、電気信号に変換する。そして、画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は、解像度設定信号ＲＥＳによって設定された解像度に基づき、画像情報を有する画像信号ＯＳｉ（ｉ＝１〜ｎ）を生成し出力する。

第１電圧生成回路４２１、第２電圧生成回路４２２は、画像読取チップ４１５（４１５‐１〜４１５‐ｎ）を動作させるための電源を供給する。

アナログフロンエンド２０２は、複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）が出力する画像信号ＯＳｉ（ｉ＝１〜ｎ）を受信し、受信した画像信号ＯＳｉ（ｉ＝１〜ｎ）に対して、増幅処理やＡ／Ｄ変換処理を行って、受光素子１１１の受光量に応じたデジタル値を含むデジタル信号に変換する。そして、アナログフロンエンド２０２は、各デジタル信号を順番に読取制御回路２００に送信する。

読取制御回路２００は、アナログフロンエンド２０２から順次送信される各デジタル信号を受け取り、イメージセンサーモジュール４１の読取画像情報を生成する。

３．画像読取チップの電気的構成及び動作
本実施形態おける画像読取チップ４１５の電気的構成及び動作を図８、図９、図１０を用いて行う。なお、イメージセンサーモジュール４１に構成される複数の画像読取チップ４１５（４１５‐１〜４１５‐ｎ）は全て同じ構成であるため、画像読取チップ４１５（「第１画像読取チップ」の一例）として説明を行う。また、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）に入力されるチップイネーブル信号ＣＥｉ（ｉ＝１〜ｎ）をチップイネーブル信号ＣＥ＿ｉｎとして説明を行い、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）から出力されるチップイネーブル信号ＣＥｉ＋１（ｉ＝１〜ｎ）をチップイネーブル信号ＣＥ＿ｏｕｔとして説明を行う。また、画像読取チップ４１５‐ｉ（ｉ＝１〜ｎ）から出力される画像信号ＯＳｉ（ｉ＝１〜ｎ）を画像信号ＯＳとして説明を行う。

図８は、画像読取チップ４１５の回路構成を示す図である。図８に示される画像読取チップ４１５は、駆動制御回路３１０、２つの信号処理回路１０３‐１，１０３‐２、演算増幅器１０４及び出力走査回路１８０を備えており、これらの各回路は、画像読取チップ４１５の不図示の端子から入力される電圧Ｖｉｎ１及び電圧Ｖｉｎ２とそれぞれのグラウンド電位が供給されることで動作する。

駆動制御回路３１０は、タイミング制御回路１００、駆動回路１０１含む。

タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、当該カウンターの出力値（カウント値）に基づいて、駆動回路１０１の動作を制御する制御信号、出力走査回路１８０を制御する制御信号、及び後述する走査回路１７０の動作を制御する走査信号ＳＣＡを生成する。

また、タイミング制御回路１００は、チップイネーブル信号ＣＥ＿ｉｎが入力されたとき、画像読取チップ４１５の動作をアクティブとする。そして、タイミング制御回路１００は、画像読取チップ４１５の処理が完了し、次段の画像読取チップ４１５又は読取制御回路２００（図７参照）に対しチップイネーブル信号ＣＥ＿ｏｕｔを出力した後、画像読取チップ４１５の動作を非アクティブとする。

駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期したバイアス電流オン信号Ｉｂ＿ＯＮを発生させる。このバイアス電流オン信号Ｉｂ＿ＯＮは、２つの信号処理回路１０３‐１，１０３‐２の各々が有するｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬを発生させる。この画素リセット信号ＲＳＴ＿ＰＩＸは、２つの信号処理回路１０３‐１，
１０３‐２の各々が有するｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）に共通に供給される。また、列リセット信号ＲＳＴ＿ＣＯＬは、２つの信号処理回路１０３‐１，１０３‐２の各々が有するｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）に共通に供給される。

また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した転送信号ＴＸ及び読み出し信号ＲＥＡＤを発生させる。転送信号ＴＸは、２つの信号処理回路１０３‐１，１０３‐２の各々が有するｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）に共通に供給される。また、読み出し信号ＲＥＡＤは、２つの信号処理回路１０３‐１，１０３‐２の各々が有するｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）に共通に供給される。

２つの信号処理回路１０３‐１，１０３‐２は、同じ構成であり、それぞれ、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）と、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）と、増幅回路１３０と、スイッチ１４０と、を含んで構成されている。

ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）は、それぞれ、光源４１２の発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号ＰＩＸＯ１〜ＰＩＸＯｍを出力する。

例えば、画素回路１１０‐１（「第１画素」の一例）は、光学部４１３により縮小された像の一部の光を受けて光電変換する受光素子１１１（図９参照）（「第１受光素子」の一例）を含み、光電変換された信号を増幅し、画素信号ＰＩＸＯ１（「第１画素信号」の一例）を生成する。また、画素回路１１０‐２（「第２画素」の一例）は、光学部４１３により縮小された像の異なる一部の光を受けて光電変換する受光素子１１１（図９参照）（「第２受光素子」の一例）を含み、光電変換された信号を増幅し、画素信号ＰＩＸＯ２（「第２画素信号」の一例）を生成する。

ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）は、増幅回路１５０と、保持回路１６０と、走査回路１７０と、含む。

ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）は、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）のそれぞれから出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｍを、増幅回路１５０で増幅し、増幅した電圧を、読み出し信号ＲＥＡＤに従い保持回路１６０に記憶する。そして、走査回路１７０に入力される走査信号ＳＣＡに基づき保持回路１６０に記憶された電圧に応じた画像信号ＶＤＯ１〜ＶＤＯｍを増幅回路１３０に順次出力する。

即ち、列処理回路１２０‐１（「第１読出回路」の一例）は、画素回路１１０‐１と電気的に接続され、画素回路１１０‐１から画素信号ＰＩＸＯ１を読み出す。そして、列処理回路１２０‐１に含まれる増幅回路１５０（「第１増幅回路」の一例）により画素信号ＰＩＸＯ１を増幅する。列処理回路１２０‐１に含まれる走査回路１７０（「第１走査回路」の一例）は、画素信号ＰＩＸＯ１が増幅回路１５０により増幅された画像信号ＶＤＯ１（「第１読出信号」の一例）の、読み出しのタイミングを制御する。

また、列処理回路１２０‐２（「第２読出回路」の一例）は、画素回路１１０‐２と電気的に接続され、画素回路１１０‐２から画素信号ＰＩＸＯ２を読み出す。そして、列処理回路１２０‐２に含まれる増幅回路１５０（「第２増幅回路」の一例）により画素信号ＰＩＸＯ２を増幅する。列処理回路１２０‐２に含まれる走査回路１７０（「第２走査回
路」の一例）は、画素信号ＰＩＸＯ２が増幅回路１５０により増幅された画像信号ＶＤＯ２（「第２読出信号」の一例）の、読み出しのタイミングを制御する。

ここで、本実施形態では、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）のそれぞれに含まれる走査回路１７０は、タイミング制御回路１００から入力される走査信号ＳＣＡにより順次動作する。具体的には、走査回路１７０は例えばシフトレジスター含む。そして、例えば、列処理回路１２０‐ｊ（ｊ＝１〜ｍ−１）に含まれる走査回路１７０に、走査信号ＳＣＡが入力されたとき、画像信号ＶＤＯｊ（ｊ＝１〜ｍ−１）を増幅回路１３０に出力し、走査信号ＳＣＡを、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）に対して出力する。そして、走査信号ＳＣＡは、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）に含まれる走査回路１７０に入力され、列処理回路１２０‐ｊ＋１（ｊ＝１〜ｍ−１）は、画像信号ＶＤＯｊ＋１（ｉ＝１〜ｍ−１）を増幅回路１３０に出力する。

本実施形態では、列処理回路１２０‐１に含まれる走査回路１７０により画像信号ＶＤＯ１が出力されるタイミングは、列処理回路１２０‐２に含まれる走査回路１７０により画像信号ＶＤＯ２が出力されるタイミングよりも早くなるように走査信号ＳＣＡが入力される。

増幅回路１３０は、演算増幅器１３１、コンデンサー１３２、スイッチ１３３、スイッチ１３４及びスイッチ１３５を含んで構成されている。

演算増幅器１３１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー１３２は、演算増幅器１３１の帰還用コンデンサーである。スイッチ１３３は、演算増幅器１３１の帰還用スイッチである。スイッチ１３４は、演算増幅器１３１の帰還信号制御スイッチである。スイッチ１３５は、演算増幅器１３１の外部入力信号制御スイッチである。

演算増幅器１３１の入力端子には、スイッチ１３３の一端及びコンデンサー１３２の一端が接続されている。コンデンサー１３２の他端は、スイッチ１３４の一端と、スイッチ１３５の一端とに接続されている。

スイッチ１３３の他端及びスイッチ１３４の他端は、演算増幅器１３１の出力端子に接続されている。スイッチ１３５の他端には、基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、例えば、図８では不図示の電圧発生部において生成されてもよく、また、画像読取チップ４１５の外部端子から供給されてもよい。

スイッチ１３３の制御端子及びスイッチ１３５の制御端子には、出力走査回路１８０からスイッチ制御信号ＳＷ１が共通に入力され、スイッチ１３３及びスイッチ１３５は、スイッチ制御信号ＳＷ１がアクティブ（本実施形態ではハイレベル）のときに導通する。また、スイッチ１３４の制御端子には、出力走査回路１８０からスイッチ制御信号ＳＷ２が共通に入力され、スイッチ１３４は、スイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）のときに導通する。スイッチ制御信号ＳＷ１とスイッチ制御信号ＳＷ２は、排他的にアクティブ（本実施形態ではハイレベル）となる。

２つの信号処理回路１０３‐１，１０３‐２の各々が有するスイッチ１４０の制御端子には、それぞれ、出力走査回路１８０から出力イネーブル信号ＯＥ１，ＯＥ２が入力される。そして、２つの信号処理回路１０３‐１，１０３‐２の各々が有するスイッチ１４０は、それぞれ、出力イネーブル信号ＯＥ１，ＯＥ２がアクティブ（本実施形態ではハイレベル）のときに導通する。

出力イネーブル信号ＯＥ１，ＯＥ２は、いずれか１つのみが順番にアクティブ（ハイレベル）となる信号であり、２つの信号処理回路１０３‐１，１０３‐２は、増幅回路１３０からスイッチ１４０を介して画像信号ＳＯ１，ＳＯ２を順番に出力する。

演算増幅器１０４は、画像読取チップ４１５‐１の外部に出力される画像信号ＯＳを生成する。

演算増幅器１０４は、非反転入力端子に２つの信号処理回路１０３‐１，１０３‐２の各出力端子（各スイッチ１４０の他端）が共通に接続され、反転入力端子と出力端子が接続されている。この演算増幅器１０４は、ボルテージフォロワーであり、出力電圧は非反転入力端子の電圧と一致する。従って、演算増幅器１０４の出力信号は、画像信号ＳＯ１，ＳＯ２を順番に含む信号であり、画像信号ＯＳとして画像読取チップ４１５から出力される。

図８に示したｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）はすべて同じ構成である。同様に、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｎ）はすべて同じ構成である。そのため、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）を画素回路１１０として、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｎ）を列処理回路１２０として、図９を用いて、その詳細の説明を行う。

図９は、画素回路１１０及び列処理回路１２０の回路構成を示す図である。図９に示すように、画素回路１１０は、受光素子１１１、トランスファーゲート１１２、ＮＭＯＳトランジスター１１３、ＮＭＯＳトランジスター１１４、スイッチ１１５及び定電流源１１６を備えている。

受光素子１１１は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードにはグラウンド電位ＶＳＳが供給され、カソードはトランスファーゲート１１２の一端と接続されている。

トランスファーゲート１１２の制御端子には転送信号ＴＸが入力され、トランスファーゲート１１２の他端はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１３は、ドレイン端子に電源電位ＶＤＤが供給され、ゲート端子に画素リセット信号ＲＳＴ＿ＰＩＸが入力され、ソース端子はＮＭＯＳトランジスター１１４のゲート端子と接続されている。

ＮＭＯＳトランジスター１１４のドレイン端子には電源電位ＶＤＤが供給され、ＮＭＯＳトランジスター１１４のソース端子はスイッチ１１５の一端と接続されている。

スイッチ１１５の他端は定電流源１１６の一端と接続され、定電流源１１６の他端にはグラウンド電位ＶＳＳが供給される。また、スイッチ１１５の制御端子には、バイアス電流オン信号Ｉｂ＿ＯＮが入力される。このスイッチ１１５は、ＮＭＯＳトランジスター１１４を駆動するための負荷電流を制御する役割を果たすスイッチであり、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（本実施形態ではハイレベル）のときに導通し、ＮＭＯＳトランジスター１１４のソース端子が定電流源１１６の一端と電気的に接続される。ＮＭＯＳトランジスター１１４のソース端子から出力される信号は、画素信号ＰＩＸＯ（図８のＰＩＸＯ１〜ＰＩＸＯｎのいずれか）として列処理回路１２０に入力される。

列処理回路１２０は、増幅回路１５０と、保持回路１６０と、走査回路１７０と含む。

増幅回路１５０は、反転増幅器１２１、コンデンサー１２２、スイッチ１２３、コンデンサー１２４含む。

コンデンサー１２４は、一端が画素回路１１０のＮＭＯＳトランジスター１１４のソース端子（画素回路１１０の出力端子）と接続され、他端が反転増幅器１２１の入力端子と接続されている。

反転増幅器１２１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー１２２は、反転増幅器１２１の帰還用コンデンサーである。スイッチ１２３は、反転増幅器１２１の帰還用スイッチである。コンデンサー１２２の一端及びスイッチ１２３の一端は反転増幅器１２１の入力端子と接続され、コンデンサー１２２の他端及びスイッチ１２３の他端は、反転増幅器１２１の出力端子と接続されている。

スイッチ１２３の制御端子には列リセット信号ＲＳＴ＿ＣＯＬが入力され、スイッチ１２３は、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（本実施形態ではハイレベル）のときに導通する。

即ち、増幅回路１５０には、反転増幅器１２１、コンデンサー１２２、スイッチ１２３及びコンデンサー１２４により、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路が構成されている。増幅回路１５０は、画素回路１１０からの出力電圧Ｖｐｉｘ（図１０参照）をコンデンサー１２４によってノイズキャンセルし、さらに増幅する機能を果たしている。反転増幅器１２１の出力端子の電圧は、増幅回路１５０の出力信号ＣＤＳＯとなる。

保持回路１６０は、スイッチ１２５、コンデンサー１２６を含み構成されている。

スイッチ１２５の一端は、増幅回路１５０に含まれる反転増幅器１２１の出力端子（増幅回路１５０の出力端子）と接続されている。スイッチ１２５の他端は、コンデンサー１２６の一端と接続されている。コンデンサー１２６の他端にはグラウンド電位ＶＳＳが供給される。スイッチ１２５の制御端子には読み出し信号ＲＥＡＤが入力され、スイッチ１２５は、読み出し信号ＲＥＡＤがアクティブ（本実施形態ではハイレベル）のときに導通し、反転増幅器１２１の出力端子がコンデンサー１２６の一端と電気的に接続される。これにより、増幅回路１５０の出力信号ＣＤＳＯとグラウンド電位ＶＳＳとの電位差に応じた電荷がコンデンサー１２６に蓄積（保持）される。

走査回路１７０は、スイッチ１２７、シフトレジスター（ＳＦＲ）１７１含む。

スイッチ１２７の一端は、保持回路１６０に含まれるコンデンサー１２６の一端に接続され、スイッチ１２７の他端は増幅回路１３０に含まれる演算増幅器１３１（増幅回路１３０の入力端子）と接続されている（図８参照）。また、スイッチ１２７の制御端子には、選択信号ＳＥＬが入力される。スイッチ１２７は、列選択スイッチであり、選択信号ＳＥＬがアクティブ（本実施形態ではハイレベル）のときに導通し、コンデンサー１２６の一端が演算増幅器１３１の入力端子（増幅回路１３０の入力端子）と電気的に接続される。コンデンサー１２６の一端の信号（コンデンサー１２６に蓄積された電荷に応じた電圧の信号）は、画像信号ＶＤＯ（図８のＶＤＯ１〜ＶＤＯｍのいずれか）として増幅回路１３０に入力される。

シフトレジスター１７１は、入力された走査信号ＳＣＡに基づきスイッチ１２７を制御
する選択信号ＳＥＬを出力する。そして、列処理回路１２０‐ｉ＋１（ｉ＝１〜ｍ−１）に含まれる走査回路１７０に走査信号ＳＣＡを転送する。

即ち、走査回路１７０は、走査信号ＳＣＡに基づき、列処理回路１２０‐１〜１２０‐ｎのそれぞれの保持回路１６０に保持された信号（コンデンサー１２６に蓄積された電荷に応じた電圧の信号）を順次、増幅回路１３０に出力する。

図１０は、図８に示した信号処理回路１０３‐１の動作のタイミングを示すタイミングチャート図である。なお、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｎ）の各々が有する受光素子１１１には受光量に応じた電荷（負の電荷）が蓄積されているものとする。

図１０に示されるように、まず、バイアス電流オン信号Ｉｂ＿ＯＮがアクティブ（本実施形態ではハイレベル）になり、ｍ個の画素回路１１０において、スイッチ１１５が導通する。この状態で、画素リセット信号ＲＳＴ＿ＰＩＸがアクティブ（本実施形態ではハイレベル）になると、ｍ個の画素回路１１０において、ＮＭＯＳトランジスター１１３のソース端子とドレイン端子とが導通し、ＮＭＯＳトランジスター１１４のゲート端子に電源電位ＶＤＤが供給される。これにより、ＮＭＯＳトランジスター１１４のゲート電位がリセットされ、ｍ個の画素回路１１０からそれぞれ出力される画素信号ＰＩＸＯ１〜ＰＩＸＯｎが画素リセット時の電圧となる。このとき、列リセット信号ＲＳＴ＿ＣＯＬがアクティブ（ハイレベル）であるため、ｍ個の列処理回路１２０において、スイッチ１２３は導通しており、コンデンサー１２２に蓄積されていた電荷がリセットされ、ｍ個の増幅回路１５０の各出力信号ＣＤＳＯ１〜ＣＤＳＯｎが所定の電圧まで低下する。

次に、画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬが非アクティブ（ローレベル）になった後、転送信号ＴＸがアクティブ（ハイレベル）になると、ｍ個の画素回路１１０において、ＮＭＯＳトランジスター１１４のゲート端子は、受光素子１１１に蓄積されている電荷に応じた電圧となる。受光素子１１１の受光量が多いほど、受光素子１１１に蓄積されている電荷（負の電荷）が多いため、ＮＭＯＳトランジスター１１４のゲート端子の電圧は低下し、これに応じて画素信号ＰＩＸＯ１〜ＰＩＸＯｍの電圧がそれぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎだけ低下する。このとき、スイッチ１２３は非導通であるため、ｍ個の増幅回路１５０が動作し、各出力信号ＣＤＳＯ１〜ＣＤＳＯｎは、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに比例して上昇する。

次に、ｍ個の増幅回路１５０の出力信号ＣＤＳＯ１〜ＣＤＳＯｍの電圧が安定した後、読み出し信号ＲＥＡＤがアクティブ（本実施形態ではハイレベル）になると、スイッチ１２５が導通し、ｍ個のコンデンサー１２６に蓄積される電荷は、それぞれΔＶｐｉｘ１〜ΔＶｐｉｘｎに応じて変化する。

次に、バイアス電流オン信号Ｉｂ＿ＯＮ、転送信号ＴＸ及び読み出し信号ＲＥＡＤが非アクティブ（本実施形態ではローレベル）になった後、出力イネーブル信号ＯＥ（図８のＯＥ１〜ＯＥ２のいずれか）が一定時間アクティブ（本実施形態ではハイレベル）となる。また、出力イネーブル信号ＯＥがアクティブ（本実施形態ではハイレベル）のときに、スイッチ制御信号ＳＷ１がアクティブ（本実施形態ではハイレベル）かつスイッチ制御信号ＳＷ２が非アクティブ（本実施形態ではローレベル）の状態とスイッチ制御信号ＳＷ１が非アクティブ（ローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）の状態が交互に繰り返される。また、スイッチ制御信号ＳＷ１が非アクティブ（本実施形態ではローレベル）かつスイッチ制御信号ＳＷ２がアクティブ（本実施形態ではハイレベル）となる毎に、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）のそれぞれに設けられた走査回路１７０で制御されるｍ個の選択信号ＳＥＬ（ＳＥＬ１〜ＳＥＬｍ）が順番にアクティブ（本実施形態ではハイレベル）となる。

そして、ｍ個の選択信号ＳＥＬ（ＳＥＬ１〜ＳＥＬｍ）が順番にアクティブ（本実施形態ではハイレベル）となる毎に、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）から、コンデンサー１２６に蓄積されている電荷に応じた電圧の画像信号ＶＤＯ１〜ＶＤＯｍが順番に出力される。この画像信号ＶＤＯ１〜ＶＤＯｍは、増幅回路１３０によって順番に増幅され、これにより画像信号ＳＯ１が生成される。

図８に示した信号処理回路１０３‐２の動作のタイミングを示すタイミングチャート図も、図１０と同様であるため、その図示及び説明を省略する。

信号処理回路１０３‐１（又は１０３‐２）で生成された画像信号ＳＯ１（又はＳＯ２）が、演算増幅器１０４の出力信号である画像信号ＯＳとして画像読取チップ４１５から出力される。

４．画像読取チップの回路レイアウト
図１１は、本実施形態における画像読取チップ４１５の回路レイアウトを模式的に示す図である。

画像読取チップ４１５は、長辺３０１（「第１辺」の一例）、長辺３０２と、長辺３０１より短い短辺３０３（「第２辺」の一例）、短辺３０４とを含み構成された略矩形の形状のシリコン基板３００に形成される。なお、短辺３０３から短辺３０４へ向かう方向、すなわち、長辺３０１が伸びる方向を、長辺方向ｘ、長辺３０１から長辺３０２へ向かう方向、すなわち、短辺３０３が伸びる方向を、短辺方向ｙとして説明を行う。

画像読取チップ４１５は、２つの信号処理回路１０３‐１，１０３‐２と、駆動制御回路３１０と、電圧生成回路３２０と、入出力部３３０と、含む。なお、画像読取チップ４１５に含まれる上述の構成は、不図示の配線により電気的に接続されている。本実施形態では、画像読取チップ４１５を構成する回路は、シリコン基板３００上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、画像読取チップ４１５は、１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして構成されている。

２つの信号処理回路１０３‐１，１０３‐２は、長辺方向ｘに沿って隣接して設けられ、短辺３０３側に信号処理回路１０３‐１が、短辺３０４側に信号処理回路１０３‐２が形成されている。

２つの信号処理回路１０３‐１，１０３‐２のそれぞれは、ｍ個の画素回路１１０‐１〜１１０‐ｍと、ｍ個の列処理回路１２０‐１〜１２０‐ｍと、ダミー画素回路２１０（「疑似画素」の一例）と、複数のダミー列処理回路２２０と、増幅回路１３０と、含む。なお、詳細は後述するが、ダミー画素回路２１０及びダミー列処理回路２２０とは、スキャナーユニット３において、原稿Ｐ（画像）の読み取りに関与しない構成であって、例えば、他の回路と電気的に接続されない構成であってもよく、また、例えば、種々の制御信号（本実施形態においては、バイアス電流オン信号Ｉｂ＿ＯＮ，転送信号ＴＸ，読み出し信号ＲＥＡＤ，走査信号ＳＣＡ，画素リセット信号ＲＳＴ＿ＰＩＸ及び列リセット信号ＲＳＴ＿ＣＯＬ）の一つまたは複数が入力されない構成であってもよい。

信号処理回路１０３‐１に含まれる、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）は、長辺３０１に沿って長辺方向ｘに並んで設けられ、さらに、並設されたｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の短辺３０３側に、ダミー画素回路２１０が設けられている。

すなわち、信号処理回路１０３‐１に含まれる、画素回路１１０‐１と、画素回路１１０‐２と、ダミー画素回路２１０と、は長辺３０１が伸びる方向に沿って並んで配置され、ダミー画素回路２１０と短辺３０３との距離は、信号処理回路１０３‐１に含まれる、画素回路１１０‐１と短辺３０３との距離よりも短く、さらに、信号処理回路１０３‐１に含まれる、画素回路１１０‐２と短辺３０３との距離よりも短い。

信号処理回路１０３‐２に含まれる、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）は、信号処理回路１０３‐１の画素回路１１０（１１０‐１〜１１０‐ｍ）と連続して、長辺方向ｘに並んで設けられ、さらに、並設されたｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の短辺３０４側に、ダミー画素回路２１０が設けられている。

すなわち、２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の画素回路１１０は、シリコン基板３００の長辺３０１に沿って、短辺３０３側から短辺３０４側に向かい並設されている。そして、併設された２ｍ個の画素回路１１０の短辺３０３側端部及び短辺３０４側端部のそれぞれにダミー画素回路２１０が設けられる。換言すれば、ダミー画素回路２１０は、併設された２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の画素回路１１０の短辺３０３側及び短辺３０４側の端部に並設される。

なお、２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の画素回路１１０及び、２つのダミー画素回路２１０は、長辺方向ｘに並設されていればよく、例えば長辺３０２に沿って設けられてもよく、また、長辺３０１と長辺３０２との中間で、長辺方向ｘに並んで設けられてもよい。

このように、並列して設けられた２ｍ個の画素回路１１０の端部に、画像の読み取りに関与しないダミー画素回路２１０を設けることで、製造工程における画素回路１１０の特性のばらつきを低減することが可能となる。ここで、製造工程における特性のばらつきとは、例えば酸化膜のエッチング工程における加工精度や、不純物として注入するイオンの濃度などが挙げられる。

本実施形態では、画像読取チップ４１５は、シリコン基板３００に形成されている。そして、本実施形態において用いる受光素子１１１と同様に、シリコン基板３００でも光電変換が生じる。そして、シリコン基板３００で生じた光電変換に基づく電子は、受光素子１１１で検出される。すなわち、受光素子１１１は、被読取媒体に形成されている画像からの光だけでなく、シリコン基板３００の光電変換により生じた電子も電気信号に変換する可能性がある。

本実施形態では、２ｍ個の画素回路１１０の両端部に、画像の読み取りに関与しないダミー画素回路２１０を設けることで、シリコン基板３００で生じた電子は、ダミー画素回路２１０に導くことが可能となる。よって、画像の読み取りに関与する受光素子１１１は、被読取媒体に形成されている画像からの光のみに基づき、電気信号に変換することが可能となる。このため、ダミー画素回路２１０は、受光素子を含み構成さることが好ましく、製造ばらつきの抑制のためには、画素回路１１０と同様の構成であればさらに好ましい。

さらに、本実施形態では、２ｍ個の画素回路１１０及びダミー画素回路２１０は、同一のＮウェル２８３で囲まれた領域に形成されている。

図１２は、本実施形態における２ｍ個の画素回路１１０及びダミー画素回路２１０の構成の詳細を示す図であり、図１１のＡ部を示す図である。また、図１３は、図１２に示すａ部の断面を示す図である。ここで、図１２及び図１３におけるｘ及びｙは、図１１と同
じ方向を示す。また、図１２及び図１３において、Ｐウェル２８１，２８２は、不図示のグラウンド電位と接続され、また、Ｎウェル２８３は不図示の電源電位と接続されている。

２ｍ個の画素回路１１０及びダミー画素回路２１０は、共通のＰウェル２８２に形成されている。そして、共通のＰウェル２８２は、Ｎウェル２８３（「同一のウェル」の一例）により囲まれている。すなわち、シリコン基板３００に設けられたＰウェル２８１と、２ｍ個の画素回路１１０及びダミー画素回路２１０が形成されるＰウェル２８２とは、Ｎウェル２８３により分離される。

これにより、Ｎウェル２８３で囲まれた領域の外側（本実施形態におけるＰウェル２８１側）で光電変換された電子は、Ｎウェル２８３に接続された電源電位に吸い寄せられ、２ｍ個の画素回路１１０及びダミー画素回路２１０が形成されたＰウェル２８２の領域に入り込み難い。これにより、画像の読み取りに関与する受光素子１１１は、被読取媒体に形成されている画像からの光を感度よく電気信号に変化することが可能となり、画像の読み取り精度を、さらに向上させることが可能となる。

図１１に戻り、信号処理回路１０３‐１に含まれる、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）は、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の長辺３０２側に並んで設けられ、さらに、並設されたｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）の短辺３０３側に、ダミー列処理回路２２０が設けられている。

信号処理回路１０３‐２に含まれる、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）は、ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の長辺３０２側に並んで設けられ、さらに、並設されたｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）の短辺３０４側に、ダミー列処理回路２２０が設けられている。

すなわち、２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の列処理回路１２０は、長辺方向ｘにそって、短辺３０３側から短辺３０４側に向かい並設されている。そして、並設された２ｍ個の列処理回路１２０の短辺３０３側及び短辺３０４側のそれぞれの端部にダミー列処理回路２２０が設けられる。換言すれば、ダミー列処理回路２２０は、併設された２つの信号処理回路１０３‐１，１０３‐２に含まれる２ｍ個の列処理回路１２０の短辺３０３側及び短辺３０４側の端部に並設される。

このように、並列して設けられた２ｍ個の列処理回路１２０の端部に、画像の読み取りに関与しないダミー列処理回路２２０を設けることで、製造工程における列処理回路１２０の特性のばらつきを低減することが可能となる。ここで、製造工程における特性のばらつきとは、例えば酸化膜のエッチング工程における加工精度や、不純物として注入するイオンの濃度などが挙げられる。

増幅回路１３０は、短辺３０３から短辺３０４方向に並び設けられたｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）の一部に並び設けられている。具体的には、増幅回路１３０は、列処理回路１２０‐ｉ（ｉ＝１〜ｍ−１）と列処理回路１２０‐ｉ＋１（ｉ＝１〜ｍ−１）との間に設けられている。このように増幅回路１３０とｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）とを並べて設けることで、画像読取チップ４１５におけるシリコン基板３００の面積を有効に活用することが可能となり、画像読取チップ４１５のチップサイズを小型化することが可能となる。

ここで、ダミー列処理回路２２０は、２ｍ個の列処理回路１２０の端部に設けられることで、並設された列処理回路１２０の特性のばらつきを抑制することができる。すなわち
、並設するｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）の一部に並び設けられ増幅回路１３０の両端にもダミー列処理回路２２０が設けられることが好ましい。

具体的には、本実施形態では、列処理回路１２０‐ｉ（ｉ＝１〜ｍ−１）と、増幅回路１３０との間に、ダミー列処理回路２２０が設けられ、さらに、列処理回路１２０‐ｉ＋１（ｉ＝１〜ｍ−１）と増幅回路１３０との間にも、ダミー列処理回路２２０が設けられている。すなわち、ダミー列処理回路２２０は、異なる回路構成が並設される際に、介在し設けられることが好ましい。

図１４は、列処理回路１２０と、ダミー列処理回路２２０との詳細の構成を説明するための図であり、図１１のＢ部を示す図である。

前述のとおり、ｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）は、それぞれが、増幅回路１５０、保持回路１６０、走査回路１７０含む。また、ダミー列処理回路２２０は、図１４に示すようにダミー増幅回路２５０、ダミー保持回路２６０、ダミー走査回路２７０含む。なお、ダミー列処理回路２２０が、原稿Ｐの読み取りに関与しないため、ダミー増幅回路２５０、ダミー保持回路２６０、ダミー走査回路２７０も原稿Ｐの読み取りに関与しない。

増幅回路１５０は、列処理回路１２０の、画素回路１１０側に設けられている。また、保持回路１６０は、増幅回路１５０の長辺３０２側に設けられ、走査回路１７０は、保持回路１６０の長辺３０２側に設けられている。即ち、列処理回路１２０には、増幅回路１５０と、保持回路１６０と、走査回路１７０とが、短辺方向ｙにそって順に設けられている。

ダミー増幅回路２５０（「疑似増幅回路」の一例）は、ダミー列処理回路２２０において、ダミー画素回路２１０側に設けられている。また、ダミー保持回路２６０は、ダミー増幅回路２５０の長辺３０２側に設けられ、ダミー走査回路２７０（「疑似走査回路」の一例）は、ダミー保持回路２６０の長辺３０２側に設けられている。即ち、ダミー列処理回路２２０には、ダミー増幅回路２５０と、ダミー保持回路２６０と、ダミー走査回路２７０とが、短辺方向ｙに沿って順に設けられている。

また、前述のとおり、ダミー列処理回路２２０は、長辺方向ｘにおいて列処理回路１２０の端部に設けられている。

これより、並設された２ｍ個の画素回路１１０（１１０‐１〜１１０‐ｍ）の長辺３０２側に、２ｍ個の増幅回路１５０が長辺方向ｘに沿って並設されている。そして、並設する２ｍ個の増幅回路１５０の短辺３０３側の端部にダミー増幅回路２５０が設けられている。すなわち、列処理回路１２０‐１に含まれる増幅回路１５０と、列処理回路１２０‐２に含まれる増幅回路１５０と、ダミー増幅回路２５０と、は長辺方向ｘに沿って並んで配置され、ダミー増幅回路２５０と短辺３０３との距離は、列処理回路１２０‐１に含まれる増幅回路１５０と短辺３０３との距離よりも短く、列処理回路１２０‐２に含まれる増幅回路１５０と、短辺３０３との距離よりも短く配置される。

また、並設された２ｍ個の増幅回路１５０の長辺３０２側に２ｍ個の保持回路１６０が短辺３０３から短辺３０４方向に向かい、並設されている。そして、並設する２ｍ個の保持回路１６０の短辺３０３側の端部にダミー保持回路２６０が設けられている。すなわち、列処理回路１２０‐１に含まれる保持回路１６０と、列処理回路１２０‐２に含まれる保持回路１６０と、ダミー保持回路２６０と、は長辺方向ｘに沿って並んで配置され、ダミー保持回路２６０と短辺３０３との距離は、列処理回路１２０‐１に含まれる保持回路
１６０と短辺３０３との距離よりも短く、列処理回路１２０‐２に含まれる保持回路１６０と、短辺３０３との距離よりも短く配置される。

また、並設された２ｍ個の保持回路１６０の長辺３０２側に２ｍ個の走査回路１７０が短辺３０３から短辺３０４方向に向かい、並設されている。そして、並設する２ｍ個の走査回路１７０の短辺３０３側の端部にダミー走査回路２７０が設けられている。すなわち、列処理回路１２０‐１に含まれる走査回路１７０と、列処理回路１２０‐２に含まれる走査回路１７０と、ダミー走査回路２７００と、は長辺方向ｘに沿って並んで配置され、ダミー走査回路２７０と短辺３０３との距離は、列処理回路１２０‐１に含まれる走査回路１７０と短辺３０３との距離よりも短く、列処理回路１２０‐２に含まれる走査回路１７０と、短辺３０３との距離よりも短く配置される。

すなわち、列処理回路１２０に含まれる構成毎に、原稿Ｐの読み取りに関与しない構成（ダミー）を有する。これにより、増幅回路１５０、保持回路１６０、走査回路１７０のいずれにおいても、製造工程における特性のばらつきをさらに低減することが可能となる。なお、ダミー列処理回路２２０は、これらのいずれか一つのみを含んで構成されてもよく、また、複数を含んで構成されていてもよい。例えば、ダミー列処理回路２２０は、ダミー増幅回路２５０と、ダミー走査回路２７０と、を含み、ダミー保持回路２６０を含まない構成であってもよい。ただし、製造工程における列処理回路１２０の特性のばらつきは、アナログ信号に大きく寄与する。そのため、アナログ信号を増幅し出力する増幅回路１５０に対応するダミー増幅回路２５０は含まれていることが好ましい。

図１４では、ダミー列処理回路２２０が、列処理回路１２０の短辺３０３側に並設されたものを例に説明を行ったが、例えば、ダミー列処理回路２２０が、列処理回路１２０の短辺３０４側に並設された場合であっても同様に、増幅回路１５０とダミー増幅回路２５０とは、長辺３０１に沿って並設され、保持回路１６０とダミー保持回路２６０とは、長辺３０１に沿って並設され、走査回路１７０とダミー走査回路２７０とは、長辺３０１に沿って並設されている。

また、ダミー列処理回路２２０が、列処理回路１２０と増幅回路１３０との間に並設された場合であっても同様に、増幅回路１５０とダミー増幅回路２５０とは、長辺３０１に沿って並設され、保持回路１６０とダミー保持回路２６０とは、長辺３０１に沿って並設され、走査回路１７０とダミー走査回路２７０とは、長辺３０１に沿って並設されている。

駆動制御回路３１０は、信号処理回路１０３‐１の短辺３０３側に信号処理回路１０３‐１に含まれるｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）と、長辺方向ｘに沿って並んで設けられている。

電圧生成回路３２０は、信号処理回路１０３‐２の短辺３０４側に、信号処理回路１０３‐１に含まれるｍ個の列処理回路１２０（１２０‐１〜１２０‐ｍ）と、長辺方向ｘに沿って並んで設けられている。電圧生成回路３２０は、例えば、第２電圧生成回路４２２より入力された電圧Ｖｉｎ２に基づき、画像読取チップ４１５の内部の基準電圧等を生成する。なお、電圧生成回路３２０は、例えばレギュレータ等で構成されて、複数種類の電位の基準電圧を生成する構成であってもよい。

入出力部３３０は、２つの信号処理回路１０３‐１，１０３‐２の長辺３０２側に設けられ、長辺３０２に沿って、複数の電極及び演算増幅器１０４（図１１では不図示）を含み構成されている。すなわち、入出力部３３０には、読取制御回路２００から画像読取チップ４１５に信号等（クロック信号ＣＬＫ、解像度設定信号ＲＥＳ、電圧Ｖｉｎ１，Ｖｉ
ｎ２等）を入力するための電極や、チップイネーブル信号ＣＥ＿ｉｎ，ＣＥ＿ｏｕｔを送受信するための電極、また、画像信号ＯＳを出力するための電極などが含まれる。

５．ダミー画素及びダミー列処理回路の構成
図１５は、ダミー画素回路２１０の回路構成を示す図である。ダミー画素回路２１０は、受光素子２１１、トランスファーゲート２１２、ＮＭＯＳトランジスター２１３、ＮＭＯＳトランジスター２１４、スイッチ２１５及び定電流源２１６を備えている。なお、図中に示す「ＮＣ」は、未接続（Ｎｏｎ‐Ｃｏｎｎｅｃｔｉｏｎ）を意味する。

受光素子２１１は、光を受けて電気信号に変換する。本実施形態では、受光素子２１１は、フォトダイオードで構成されており、アノードにはグラウンド電位ＶＳＳが供給され、カソードはトランスファーゲート２１２の一端と接続されている。

トランスファーゲート２１２の制御端子にはグラウンド電位ＶＳＳが入力されている。このため、トランスファーゲート２１２の一端と他端とは導通しない。また、トランスファーゲート２１２の他端はＮＭＯＳトランジスター２１４のゲート端子と接続されている。

ＮＭＯＳトランジスター２１３は、ドレイン端子に電源電位ＶＤＤが供給され、ソース端子はＮＭＯＳトランジスター２１４のゲート端子と接続されている。また、ゲート端子には、グラウンド電位ＶＳＳが接続されている。このため、ＮＭＯＳトランジスター２１３のドレイン端子とソース端子とは導通しない。

ＮＭＯＳトランジスター２１４のドレイン端子には電源電位ＶＤＤが供給され、ＮＭＯＳトランジスター２１４のソース端子はスイッチ２１５の一端と接続されている。

スイッチ２１５の他端は定電流源２１６の一端と接続され、定電流源２１６の他端にはグラウンド電位ＶＳＳが供給される。また、スイッチ２１５の制御端子には、グラウンド電位ＶＳＳが入力される。スイッチ２１５は、制御端子にハイレベルが入力されたとき、アクティブ（導通）となる。よって、スイッチ２１５は導通しない。

以上より、本実施形態におけるダミー画素回路２１０は、受光素子２１１に入力された光にかかわらず信号の出力を行わない。よって、ダミー画素回路２１０は、画像の読み取りに関与しない。

本実施形態では、ダミー画素回路２１０と、画素回路１１０（図９参照）と、は同様の回路構成であるが、ダミー画素回路２１０では入力される信号が無効（グラウンド電位と接続）とされるため、原稿Ｐの読み取りに関与しない。ダミー画素回路２１０と、画素回路１１０とを、同様の構成とすることで、製造工程における端部の画素回路１１０の特性のばらつきをさらに低減することが可能となる。

図１６は、ダミー列処理回路２２０の回路構成を示す図である。ダミー列処理回路２２０は、ダミー増幅回路２５０と、ダミー保持回路２６０と、ダミー走査回路２７０と含む。

ダミー増幅回路２５０は、反転増幅器２２１、コンデンサー２２２、スイッチ２２３、コンデンサー２２４含む。

コンデンサー２２４は、一端は開放（未接続）され、他端が反転増幅器２２１の入力端子と接続されている。

反転増幅器２２１は、例えば、複数のＭＯＳトランジスターから構成されるソース接地型の増幅器である。コンデンサー２２２は、反転増幅器２２１の帰還用コンデンサーである。スイッチ２２３は、反転増幅器２２１の帰還用スイッチである。コンデンサー２２２の一端及びスイッチ２２３の一端は反転増幅器２２１の入力端子と接続され、コンデンサー２２２の他端及びスイッチ２２３の他端は、反転増幅器２２１の出力端子と接続されている。

スイッチ２２３の制御端子にはグラウンド電位ＶＳＳが入力される。スイッチ２２３は、制御端子にハイレベルが入力されたとき、アクティブ（導通）となる。よって、スイッチ２２３は導通しない。

即ち、ダミー増幅回路２５０には、信号が入力される経路（配線）も信号が出力される経路（配線）も含まない。よって、ダミー増幅回路２５０は、画像の読み取りに関与しない。

ダミー保持回路２６０は、スイッチ２２５、コンデンサー２２６を含み構成されている。

スイッチ２２５の一端は開放（未接続）され、他端は、コンデンサー２２６の一端と接続されている。コンデンサー２２６の他端にはグラウンド電位ＶＳＳが供給される。スイッチ２２５の制御端子には、グラウンド電位ＶＳＳが入力される。スイッチ２２５は、制御端子にハイレベルが入力されたとき、アクティブ（導通）となる。よって、スイッチ２２５は導通しない。そのため、コンデンサー２２６に電荷は蓄積されない。よって、ダミー保持回路２６０は、画像の読み取りに関与しない。

ダミー走査回路２７０は、スイッチ２２７、シフトレジスター（ＳＦＲ）２２８含む。

スイッチ２２７の一端は開放（未接続）され、他端も開放（未接続）されている。また、スイッチ２２７の制御端子には、選択信号ＳＥＬが入力される。スイッチ２２７は、列選択スイッチであり、選択信号ＳＥＬがアクティブ（本実施形態ではハイレベル）のときに導通する。

シフトレジスター２２８は、グラウンド電位ＶＳＳ入力される。よって、スイッチ２２７を制御する選択信号ＳＥＬとしてローレベルを出力する。すなわち、スイッチ２２７は、は導通しない。よって、ダミー走査回路２７０は、画像の読み取りに関与しない。

以上より、ダミー列処理回路２２０に含まれるダミー増幅回路２５０と、ダミー保持回路２６０と、ダミー走査回路２７０と、はいずれも画像の読み取りに関与しない。

ここで、ダミー列処理回路２２０は、図９に示す列処理回路１２０と同様の構成であることが好ましい。ダミー列処理回路２２０と、列処理回路１２０とを、同様の構成とすることで、製造工程における端部の列処理回路１２０の特性のばらつきをさらに低減することが可能となる。

また、本実施形態では、ダミー画素回路２１０と、ダミー列処理回路２２０と、はグラウンド電位ＶＳＳ以外に電気的に接続されていない。さらに、ダミー列処理回路２２０に含まれるダミー増幅回路２５０と、ダミー保持回路２６０と、ダミー走査回路２７０と、もグラウンド電位ＶＳＳ以外に電気的に接続されていない。

本実施形態では、ダミー画素回路２１０と、ダミー列処理回路２２０と、に含まれるスイッチの全てを非導通とすることで、画像の読み取りに関与しない構成を実現している。さらに、ダミー画素回路２１０と、ダミー増幅回路２５０と、ダミー保持回路２６０と、ダミー走査回路２７０と、のそれぞれをグラウンド電位ＶＳＳ以外は電気的に接続しない構成としている。これにより、例えば外来ノイズ等による誤動作が生じた場合に誤って信号を出力することがない。よって、ダミー画素回路２１０及びダミー列処理回路２２０の信号が画像に影響を及ぼすことを低減できる。

なお、本実施形態では、ダミー画素回路２１０のスイッチ２１５、及びダミー列処理回路２２０のスイッチ２２３，２２５，２２７は、いずれもハイレベルが入力されたとき、アクティブ（導通）となるとしたが、例えば、ローレベルが入力されたとき、アクティブ（導通）となるスイッチであってもよく、このとき、ダミー画素回路２１０と、ダミー列処理回路２２０と、に含まれるスイッチの制御端子には、例えば電源電位ＶＤＤが接続されても良い。

６．作用・効果
以上説明したように、本実施形態のスキャナーユニット（画像読取装置）３は、分割縮小光学系のスキャナーユニット３であって、原稿Ｐが縮小した像の一部の光が、画素回路１１０に結像される。すなわち、画像読取チップ４１５には、縮小された像の光が結像されている。よって、複数の画素回路１１０は、画像読取チップ４１５の端部まで配置する必要がない。これにより、画像読取チップ４１５の内部のレイアウトの自由度が増す。

また、本実施形態のスキャナーユニット３は、画像読取チップ４１５において、原稿Ｐの読み取りに関与する複数の画素回路１１０と、原稿Ｐの読み取りに関与しないダミー画素回路２１０とを含み、複数の画素回路１１０と、ダミー画素回路２１０と、は長辺３０１が伸びる方向に沿って並設されている。このとき、ダミー画素回路２１０は、複数の画素回路１１０より短辺３０３側の近くに設けられる。すなわち、ダミー画素回路２１０は、並設された複数の画素回路１１０に対し、短辺３０３側の端部に設けられている。原稿Ｐの読み取りに関与しないダミー画素回路２１０を、製造ばらつきに起因する特性のばらつきが大きな端部に配することで、画像の読み取りに関与する複数の画素回路１１０のばらつきを低減することが可能となる。よって、複数の画素回路１１０の原稿Ｐの読み取り精度を向上させることが可能となり、スキャナーユニット３の原稿Ｐの読み取り精度が向上する。

また、本実施形態のスキャナーユニット３は、画像読取チップ４１５において、複数の画素回路１１０と、ダミー画素回路２１０が形成された領域は、周囲をＮウェル２８３で囲まれた領域に形成される。複数の画素回路１１０と、ダミー画素回路２１０が形成されたＰウェル２８２の領域と、その周囲の領域とをＮウェル２８３で分離することができる。画像読取チップ４１５において、複数の画素回路１１０と、ダミー画素回路２１０が形成された領域と、他の領域とを分離することで、複数の画素回路１１０に原稿Ｐの読み取りに関与しない電子が流れ込むことを低減することが可能となる。よって、複数の画素回路１１０は、精度よく原稿Ｐを読み取ることが可能となり、スキャナーユニット３の原稿Ｐの読み取り精度が向上する。

また、本実施形態のスキャナーユニット３は、画像読取チップ４１５において、原稿Ｐの読み取りに関与する複数の増幅回路１５０と、原稿Ｐの読み取りに関与しないダミー増幅回路２５０と、は長辺３０１が伸びる方向に沿って並設されている。このとき、ダミー増幅回路２５０は、複数の増幅回路１５０より短辺３０３側の近く設けられている。すなわち、ダミー増幅回路２５０は、並設された複数の増幅回路１５０に対し、短辺３０３側の端部に設けられる。原稿Ｐの読み取りに関与しないダミー増幅回路２５０を、特性のば
らつきの大きな端部に配することで、原稿Ｐの読み取りに関与する複数の増幅回路１５０のばらつきが低減される。よって、複数の増幅回路１５０は、精度よく画素信号ＰＩＸＯを増幅することが可能となり、スキャナーユニット３の画像の読み取り精度が向上する。

また、本実施形態のスキャナーユニット３は、画像読取チップ４１５において、原稿Ｐの読み取りに関与する複数の走査回路１７０と、原稿Ｐの読み取りに関与しないダミー走査回路２７０と、は長辺３０１が伸びる方向に沿って並設されている。このとき、ダミー走査回路２７０は、複数の走査回路１７０より短辺３０３側の近く設けられている。すなわち、ダミー走査回路２７０は、並設された複数の走査回路１７０に対し、短辺３０３側の端部に設けられる。原稿Ｐの読み取りに関与しないダミー走査回路２７０を、特性のばらつきの大きな端部に配することで、原稿Ｐの読み取りに関与する複数の走査回路１７０のばらつきが低減される。よって、複数の走査回路１７０は、精度よく画素信号ＰＩＸＯを読み出すことが可能となり、画像読取装置の画像の読み取り精度が向上する。

６．変形例
図１、図２に示されるように、本実施形態におけるスキャナーユニット３は、原稿台Ｔに載置された原稿Ｐを読み込む構成であったが、ＡＤＦ（オートドキュメントフィーダー）等を備えた搬送型のスキャナーユニットであってもよい。さらに、原稿Ｐの表面と裏面の双方にイメージセンサーモジュール４１を備えた構成であって、原稿Ｐの表面と裏面の双方を同時に読み込む両面読取のスキャナーユニット３であっても良い。

また、本実施形態におけるダミー画素回路２１０、ダミー増幅回路２５０、ダミー保持回路２６０、ダミー走査回路２７０は、それぞれの構成に入力される制御信号を無効（本実施形態では、グラウンド電位ＶＳＳに接続）とし、且つ各構成間における信号の転送経路の配線を未接続（ＮＣ：Ｎｏｎ‐Ｃｏｎｎｅｃｔｉｏｎ）としたが、各構成に含まれる部品の接続を全て未接続としてもよい。

例えば、ダミー画素回路２１０に含まれる、受光素子２１１、トランスファーゲート２１２、ＮＭＯＳトランジスター２１３、ＮＭＯＳトランジスター２１４、スイッチ２１５及び定電流源２１６の全てがグラウンド電位ＶＳＳを除き回路的に未接続であってもよい。また、例えば、ダミー増幅回路２５０に含まれる、反転増幅器２２１、コンデンサー２２２、スイッチ２２３及びコンデンサー２２４の全てがグラウンド電位ＶＳＳを除き回路的に未接続であってもよい。また、例えば、ダミー保持回路２６０に含まれる、スイッチ２２５、コンデンサー２２６の全てがグラウンド電位ＶＳＳを除き回路的に未接続であってもよい。また、例えば、ダミー走査回路２７０に含まれる、スイッチ２２７、シフトレジスター（ＳＦＲ）２２８の全てがグラウンド電位ＶＳＳを除き回路的に未接続であってもよい。

さらに、ダミー画素回路２１０と画素回路１１０、ダミー増幅回路２５０と増幅回路１５０、ダミー保持回路２６０と保持回路１６０、ダミー走査回路２７０と走査回路１７０のそれぞれは、異なる大きさ、形状、構成であってもよい。このような変形例においても、上記実施形態と同様の作用効果を奏することができる。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態及び各変形例を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形
態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０３…信号処理回路、１０４，１３１…演算増幅器、１１０…画素回路、１１１，２１１…受光素子、１１２，２１２…トランスファーゲート、１１３，１１４，２１３，２１４…ＮＭＯＳトランジスター、１１５，１２３，１２５，１２７，１３３，１３４，１３５，１４０，２１５，２２３，２２５，２２７…スイッチ、１１６，２１６…定電流源、１２０…列処理回路、１２１，２２１…反転増幅器、１２２，１２４，１２６，１３２，２２２，２２４，２２６…コンデンサー、１３０，１５０…増幅回路、１６０…保持回路、１７０…走査回路、１７１，２２８…シフトレジスター、１８０…出力走査回路、２００…読取制御回路、２０２…アナログフロンエンド、２１０…ダミー画素回路、２２０…ダミー列処理回路、２５０…ダミー増幅回路、２６０…ダミー保持回路、２７０…ダミー走査回路、２８１，２８２…Ｐウェル、２８３…Ｎウェル、３００…シリコン基板、３０１，３０２…長辺、３０３，３０４…短辺、３１０…駆動制御回路、３２０…電圧生成回路、３３０…入出力部、４１１…ケース、４１２…光源、４１３…光学部、４１４…モジュール基板、４１５…画像読取チップ、４１６…反射鏡、４１７…レンズ、４２１…第１電圧生成回路、４２２…第２電圧生成回路

Claims (6)

1. 画像を読み取る第１画像読取チップと、
   前記画像が縮小された像を前記第１画像読取チップに結像させる光学ユニットと、
   を備え、
   前記第１画像読取チップは、
   前記画像が縮小された像の光を受けて光電変換する第１受光素子を含み、光電変換された信号を増幅して第１画素信号を生成する第１画素と、
   前記画像が縮小された像の光を受けて光電変換する第２受光素子を含み、光電変換された信号を増幅して第２画素信号を生成する第２画素と、
   前記第１画素と電気的に接続され、前記第１画素信号に基づく第１読出信号を出力する第１読出回路と、
   前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、
   前記画像の読み取りに関与しない疑似画素と、
   を含み、
   前記第１画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
   前記第１画素と、前記第２画素と、前記疑似画素と、は前記第１辺が伸びる方向に沿って並んで配置され、
   前記疑似画素と前記第２辺との距離は、前記第１画素と前記第２辺との距離よりも短く、
   前記疑似画素と前記第２辺との距離は、前記第２画素と前記第２辺との距離よりも短い、
   ことを特徴とする画像読取装置。
2. 前記第１画素と、前記第２画素と、前記疑似画素と、は同一のウェルで囲まれた領域に配置されている、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記第１画像読取チップは、
   前記第１読出回路に含まれ、前記第１画素信号を増幅して出力する第１増幅回路と、
   前記第２読出回路に含まれ、前記第２画素信号を増幅して出力する第２増幅回路と、
   前記画像の読み取りに関与しない疑似増幅回路と、
   を含み、
   前記第１増幅回路と、前記第２増幅回路と、前記疑似増幅回路と、は前記第１辺が伸びる方向に沿って並んで配置され、
   前記疑似増幅回路と前記第２辺との距離は、前記第１増幅回路と前記第２辺との距離よりも短く、
   前記疑似増幅回路と前記第２辺との距離は、前記第２増幅回路と前記第２辺との距離よりも短い、
   ことを特徴とする請求項１または請求項２に記載の画像読取装置。
4. 前記第１画像読取チップは、
   前記第１読出回路に含まれ、増幅された前記第１画素信号の読み出しのタイミングを制御する第１走査回路と、
   前記第２読出回路に含まれ、増幅された前記第２画素信号の読み出しのタイミングを制御する第２走査回路と、
   前記画像の読み取りに関与しない疑似走査回路と、
   を含み、
   前記第１走査回路と、前記第２走査回路と、前記疑似走査回路と、は前記第１辺が伸びる方向に沿って並んで配置され、
   前記疑似走査回路と前記第２辺との距離は、前記第１走査回路と前記第２辺との距離よりも短く、
   前記疑似走査回路と前記第２辺との距離は、前記第２走査回路と前記第２辺との距離よりも短い、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 第２画像読取チップを含み、
   前記画像は、第１部分画像と第２部分画像とを含み、
   前記光学ユニットは、
   前記第１部分画像が縮小された像を前記第１画像読取チップに結像させ、
   前記第２部分画像が縮小された像を前記第２画像読取チップに結像させる、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 第１辺と、前記第１辺よりも短い第２辺と、を含む形状であって、
   画像の一部が縮小された像の光を受けて光電変換する第１受光素子を含み、光電変換された信号を増幅して第１画素信号を生成する第１画素と、
   前記画像の一部が縮小された像の光を受けて光電変換する第２受光素子を含み、光電変換された信号を増幅して第２画素信号を生成する第２画素と、
   前記第１画素と電気的に接続され、前記第１画素信号に基づく第１読出信号を出力する第１読出回路と、
   前記第２画素と電気的に接続され、前記第２画素信号に基づく第２読出信号を出力する第２読出回路と、
   前記画像の読み取りに関与しない疑似画素と、
   を含み、
   前記第１画素と、前記第２画素と、前記疑似画素と、は前記第１辺が伸びる方向に沿って並んで配置され、
   前記疑似画素と前記第２辺との距離は、前記第１画素と前記第２辺との距離よりも短く、
   前記疑似画素と前記第２辺との距離は、前記第２画素と前記第２辺との距離よりも短い、
   ことを特徴とする半導体装置。

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