JP2007150751A - 固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置 - Google Patents
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Abstract
【課題】変換効率や周波数特性を低下させることなく電源電圧を下げる。
【解決手段】固体撮像素子のフローティングディフュージョンから得られる出力電圧を電流信号に変換し、該電流信号を用いて直流レベルシフトして電源電圧を下げて駆動回路から出力することにより、変換効率や周波数特性を低下させることなく、出力バッファ回路の電源電圧を下げて消費電力を削減する。
【選択図】図１
【解決手段】固体撮像素子のフローティングディフュージョンから得られる出力電圧を電流信号に変換し、該電流信号を用いて直流レベルシフトして電源電圧を下げて駆動回路から出力することにより、変換効率や周波数特性を低下させることなく、出力バッファ回路の電源電圧を下げて消費電力を削減する。
【選択図】図１
Description
本発明は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの固体撮像素子の垂直または水平レジスタから転送された信号電荷を検出し電圧に変換した後、一旦信号電流に変換し、直流レベルシフトして、低電圧出力バッファ回路により出力する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置に関する。
従来、ＣＣＤなどの固体撮像素子において、出力段（回路）の出力バッファを複数段のソースフォロア回路を縦属接続した回路構成とし、水平転送回路などから検出した信号電荷を信号電圧に変換して出力していた。
この各ソースフォロア回路に夫々異なる電源電圧を供給し、従属接続された各ソースフォロア回路に流れる直流電流が大きい回路に対して電源電圧を低く設定し、消費電力を削減している（特許文献１）。
この各ソースフォロア回路に夫々異なる電源電圧を供給し、従属接続された各ソースフォロア回路に流れる直流電流が大きい回路に対して電源電圧を低く設定し、消費電力を削減している（特許文献１）。
また、ソースフォロア回路を複数段縦続接続した回路で構成された固体撮像素子の出力バッファ回路において、最終段のソースフォロア回路の代わりにプッシュプル回路を用いて構成することにより、低消費電力化を図った出力バッファ回路が開示されている（特許文献２）。
図１０と図１１に関連技術の他の具体回路例を示す。
図１０と図１１に示す電荷／電圧変換回路５００と出力バッファ回路５５０において、Ｈ（水平）レジスタ５０４から転送された信号電荷を信号電圧に変換し、ソースフォロア回路（ＮＭＯＳトランジスタ５５４，ＮＭＯＳトランジスタ５６１）を介して、動作電圧を低下して低電圧電源のバッファ回路に出力する出力バッファ回路５５０の回路構成を示す。出力段が低電圧動作する出力バッファ回路５５０において、高電圧動作回路側の初段で信号電圧をレベルシフトした後、さらに低電圧動作回路側でレベルシフトし、動作点の電圧を下げてプッシュプル回路を用いて信号電圧を出力している。
図１０に示す電荷／電圧変換回路５００において、Ｈ（水平）レジスタ５０４から出力された信号電荷はフローティングディフュージョン５０３に蓄積される。このフローティングディフュージョン５０３に蓄積される電荷の変化量が信号電圧として検出され、信号電圧Ｖｉｎとして次段に出力される。
リセットドレイン５０１は基準電圧を発生し、リセット時にリセットゲートのＮＭＯＳトランジスタ５０２を介して、フローティングディフュージョン５０３にリセット電圧を供給し、信号電圧に対する基準電圧を設定している。
図１０と図１１に示す電荷／電圧変換回路５００と出力バッファ回路５５０において、Ｈ（水平）レジスタ５０４から転送された信号電荷を信号電圧に変換し、ソースフォロア回路（ＮＭＯＳトランジスタ５５４，ＮＭＯＳトランジスタ５６１）を介して、動作電圧を低下して低電圧電源のバッファ回路に出力する出力バッファ回路５５０の回路構成を示す。出力段が低電圧動作する出力バッファ回路５５０において、高電圧動作回路側の初段で信号電圧をレベルシフトした後、さらに低電圧動作回路側でレベルシフトし、動作点の電圧を下げてプッシュプル回路を用いて信号電圧を出力している。
図１０に示す電荷／電圧変換回路５００において、Ｈ（水平）レジスタ５０４から出力された信号電荷はフローティングディフュージョン５０３に蓄積される。このフローティングディフュージョン５０３に蓄積される電荷の変化量が信号電圧として検出され、信号電圧Ｖｉｎとして次段に出力される。
リセットドレイン５０１は基準電圧を発生し、リセット時にリセットゲートのＮＭＯＳトランジスタ５０２を介して、フローティングディフュージョン５０３にリセット電圧を供給し、信号電圧に対する基準電圧を設定している。
信号電圧Ｖｉｎは、図１１に示すように、１２．０Ｖで動作する出力バッファ回路５５０のソースフォロア回路のＮＭＯＳトランジスタ５５４のゲートに供給され、レベルシフトされて次段へ出力される。
ソースフォロア回路のＮＭＯＳトランジスタ５５４のソースから出力された信号電圧は、低電圧たとえば５．０Ｖ動作の出力段のＮＭＯＳトランジスタ５６１のゲートに供給され、さらにここで電圧レベルシフトされ、プッシュプル回路を構成するＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたゲートに出力される。
ＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたソースから出力された信号電圧は、最終段を構成するプッシュプル回路のＮＭＯＳトランジスタ５６５とＰＭＯＳトランジスタ５６６の共通接続されたゲートに供給され、共通接続されたソースから出力される。
出力バッファ回路５５０のソースフォロア回路を構成するＮＭＯＳトランジスタ５５４，５６１はエンハンスメント型のＮＭＯＳトランジスタで構成されている。このしきい値電圧Ｖｔｈを大きく設定し、動作時のゲート−ソース間電圧Ｖｇｓをたとえば３．５Ｖ，５．２Ｖと設定して直流電圧のレベルシフトを行っている。これらの回路において、しきい値Ｖｔｈが大きいＮＭＯＳトランジスタを用いているため、周波数特性や電圧利得が劣化する不具合がある。
特開平１０−１１７３０６号公報
特開平１１−２３４５６７号公報
ソースフォロア回路のＮＭＯＳトランジスタ５５４のソースから出力された信号電圧は、低電圧たとえば５．０Ｖ動作の出力段のＮＭＯＳトランジスタ５６１のゲートに供給され、さらにここで電圧レベルシフトされ、プッシュプル回路を構成するＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたゲートに出力される。
ＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたソースから出力された信号電圧は、最終段を構成するプッシュプル回路のＮＭＯＳトランジスタ５６５とＰＭＯＳトランジスタ５６６の共通接続されたゲートに供給され、共通接続されたソースから出力される。
出力バッファ回路５５０のソースフォロア回路を構成するＮＭＯＳトランジスタ５５４，５６１はエンハンスメント型のＮＭＯＳトランジスタで構成されている。このしきい値電圧Ｖｔｈを大きく設定し、動作時のゲート−ソース間電圧Ｖｇｓをたとえば３．５Ｖ，５．２Ｖと設定して直流電圧のレベルシフトを行っている。これらの回路において、しきい値Ｖｔｈが大きいＮＭＯＳトランジスタを用いているため、周波数特性や電圧利得が劣化する不具合がある。
特許文献１において出力回路を低電圧化するには、ソースフォロア回路を複数段用いて出力の電圧値を順次下げていく必要があり、そのためにはソースフォロア回路を構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈを大きくする必要がある。
たとえば、出力の電源電圧を１５Ｖ程度から３Ｖ程度まで下げる例において、ソースフォロア回路を３段縦続接続とした出力バッファの場合、各段のソースフォロア回路のゲート−ソース間電圧Ｖｇｓを４Ｖ程度と大きく設定する必要がある。これにより、基板バイアス効果の影響でソースフォロア回路のゲインが低下してしまい、ひいては感度が低下する。
たとえば、出力の電源電圧を１５Ｖ程度から３Ｖ程度まで下げる例において、ソースフォロア回路を３段縦続接続とした出力バッファの場合、各段のソースフォロア回路のゲート−ソース間電圧Ｖｇｓを４Ｖ程度と大きく設定する必要がある。これにより、基板バイアス効果の影響でソースフォロア回路のゲインが低下してしまい、ひいては感度が低下する。
一方、特許文献２において、上記と同様にソースフォロア回路が２段縦続接続され、最終段がプッシュプル回路で構成された出力バッファが開示されている。最終段のプッシュプル回路を用いて出力の電圧を４Ｖ下げるためには、ゲート−ソース間電圧Ｖｇｓが４Ｖ程度のデプレッション型のＰＭＯＳトランジスタを作る必要がある。しかし、ゲート−ソース間電圧Ｖｇｓが４Ｖ程度のデプレッション型のＰＭＯＳトランジスタを作ることは困難であるので、１段目、２段目のソースフォロア回路で出力の電圧値を１５Ｖ程度から３Ｖ程度まで下げる必要がある。そのためには、１段目、２段目のソースフォロアのゲート−ソース間電圧Ｖｇｓを６Ｖ程度に設定しなければならず、上述したように、基板バイアス効果の影響によるソースフォロア回路のゲインがさらに低下する。
また図１１に示したレベルシフト回路とプッシュプル回路で構成された出力バッファ回路においても、レベルシフトするためソースフォロア回路を２段用いているが、この例でも、しきい値Ｖｔｈを大きくする必要があり、上述したようにゲインが低下する。
また図１１に示したレベルシフト回路とプッシュプル回路で構成された出力バッファ回路においても、レベルシフトするためソースフォロア回路を２段用いているが、この例でも、しきい値Ｖｔｈを大きくする必要があり、上述したようにゲインが低下する。
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、変換効率や周波数特性を低下させることなく、出力バッファ回路の電源電圧を下げて消費電力を削減する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置を提供することにある。
本発明の固体撮像素子の出力バッファ回路は、固体撮像素子のフローティングディフュージョンから得られる出力信号を電流信号に変換し、該電流信号を直流レベルシフトして電源電圧を下げて駆動回路から出力することを特徴とする。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、所定のタイミングで水平転送し、出力バッファ回路で電荷を検出して信号電圧として出力する固体撮像装置であって、前記出力バッファ回路は、前記信号電荷が転送されるフローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、垂直転送された信号電荷を電荷−電圧変換部で電圧に変換して水平スキャナ部に供給し、所定のタイミングで転送する固体撮像装置であって、前記電荷−電圧変換部は、前記信号電荷が転送されるフローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、所定のタイミングで水平転送し、出力バッファ回路で電荷を検出して信号電圧として出力する固体撮像装置であって、前記出力バッファ回路は、前記信号電荷が転送されるフローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、垂直転送された信号電荷を電荷−電圧変換部で電圧に変換して水平スキャナ部に供給し、所定のタイミングで転送する固体撮像装置であって、前記電荷−電圧変換部は、前記信号電荷が転送されるフローティングディフュ−ジョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有する。
高電圧動作の電圧−電流変換回路で信号電圧を信号電流に変換した後、直流レベルシフトし、低動作電圧の出力バッファ回路から信号を出力する際、直流（Ｄ．Ｃ．）レベルシフトを電流モードで行っているので、しきい値（Ｖｔｈ）の大きなハイエンハンスメント型ＭＯＳトランジスタを使用する必要が無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下する事で変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。
その結果、変換効率や周波数特性を低下する事無しに電源電圧を低電圧化することができ、低消費電力化が実現できる。
その結果、変換効率や周波数特性を低下する事無しに電源電圧を低電圧化することができ、低消費電力化が実現できる。
以下、本発明の実施形態例について図面を用いて説明する。本実施形態例では、例えばインターライン転送方式を用いた固体撮像素子に適用する場合について説明するが、これに限定されるものではなく、フレームインターライン転送方式等、他の転送方式の固体撮像装置にも適用できる。
図１に、本発明の実施形態の固体撮像装置１０、例えばＣＣＤ(Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ)型固体撮像装置の全体ブロック構成を示す。
図１に示した固体撮像装置１０は、撮像部１１、垂直転送ＣＣＤ（垂直転送部）１３、水平転送ＣＣＤ（水平転送部）１４と共にこの水平転送ＣＣＤ１４から転送された電荷を検出する電荷検出部１５および出力（バッファ）回路１６が、同一導電型半導体基板、例えばＮ型の半導体基板（図示せず）上に一体的に形成されている。
ここで、電荷検出部１５と出力バッファ回路１６をまとめて出力回路１７と記載する。
図１に示した固体撮像装置１０は、撮像部１１、垂直転送ＣＣＤ（垂直転送部）１３、水平転送ＣＣＤ（水平転送部）１４と共にこの水平転送ＣＣＤ１４から転送された電荷を検出する電荷検出部１５および出力（バッファ）回路１６が、同一導電型半導体基板、例えばＮ型の半導体基板（図示せず）上に一体的に形成されている。
ここで、電荷検出部１５と出力バッファ回路１６をまとめて出力回路１７と記載する。
撮像部１１は受光部（受光素子）１２と垂直転送ＣＣＤ１３で構成されている。受光素子１２はフォトダイオードなどで構成され、かつマトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する。
これらの受光部１２の画素配列に対して、垂直転送ＣＣＤ（垂直転送部）１３は垂直画素列ごとに垂直方向に配列され、受光部１２から読み出される信号電荷を垂直方向に転送する。
これらの受光部１２の画素配列に対して、垂直転送ＣＣＤ（垂直転送部）１３は垂直画素列ごとに垂直方向に配列され、受光部１２から読み出される信号電荷を垂直方向に転送する。
各垂直転送ＣＣＤ１３によって転送された信号電荷は、撮像部１１から水平転送ＣＣＤ１４に行単位（ライン単位）で転送される。水平転送ＣＣＤ１４は、撮像部１１から転送される１行分の信号電荷を水平方向に転送し、転送出力側の端部に設けられた電荷検出部１５に順次出力する。
電荷検出部１５と出力バッファ回路１６に関し、具体的な構成および動作の詳細については後述する。出力バッファ回路１６は、電荷検出部１５で信号電荷（電流）から電圧に変換された信号電圧をレベルシフトして、低電圧動作でかつインピーダンス変換して出力する。
また、垂直転送ＣＣＤ１３からの信号電圧を電流変換した後、電流モードでレベルシフト（ここではこの回路を垂直電荷の転送に関して出力バッファ回路と定義する）し、電圧に変換して、水平転送ライン（線）を介して所定のタイミングで水平転送する水平スキャン方式の構成例もあり、具体回路構成とその動作については後述する。
電荷検出部１５と出力バッファ回路１６に関し、具体的な構成および動作の詳細については後述する。出力バッファ回路１６は、電荷検出部１５で信号電荷（電流）から電圧に変換された信号電圧をレベルシフトして、低電圧動作でかつインピーダンス変換して出力する。
また、垂直転送ＣＣＤ１３からの信号電圧を電流変換した後、電流モードでレベルシフト（ここではこの回路を垂直電荷の転送に関して出力バッファ回路と定義する）し、電圧に変換して、水平転送ライン（線）を介して所定のタイミングで水平転送する水平スキャン方式の構成例もあり、具体回路構成とその動作については後述する。
図２に、図１に示した水平転送ＣＣＤ１４から出力された信号電荷を電荷検出部１５で検出した後の信号処理回路の具体例である、固体撮像素子の出力バッファ回路１６（５０）の回路構成を示す。
出力バッファ回路５０において、信号電荷がフローティングディフュージョンで信号電圧Ｖｉｎに変換され、Ｖ（電圧）−Ｉ（電流）変換回路に供給される。そして、電流モードで動作するカレントミラー回路でレベルシフトし、その負荷回路で信号電圧へ変換してプッシュプル回路を介して出力される。
出力バッファ回路５０において、信号電荷がフローティングディフュージョンで信号電圧Ｖｉｎに変換され、Ｖ（電圧）−Ｉ（電流）変換回路に供給される。そして、電流モードで動作するカレントミラー回路でレベルシフトし、その負荷回路で信号電圧へ変換してプッシュプル回路を介して出力される。
出力バッファ回路５０において、たとえば１２．０Ｖの電源５１にＰＭＯＳトランジスタ５２のソースが接続され、このＰＭＯＳトランジスタ５２のドレインはＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３のドレインとゲートに接続され、ゲートには信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ５３のソースは、基準電圧たとえばグランド（ＧＮＤ）に接続される。
ダイオード構成されたＮＭＯＳトランジスタ５３のゲート（とドレイン）とカレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲートは共通接続される。このＮＭＯＳトランジスタ６１のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ６２のゲートとドレインに共通接続され、ソースはグランドに接続される。
ＰＭＯＳトランジスタ６２のソースは、たとえば３．０Ｖの電源６０に接続される。
ＰＭＯＳトランジスタ６２のゲートとドレインは、ＮＭＯＳトランジスタ６１のドレインに共通接続され、この共通接続点はプッシュプル回路を構成するＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通ゲートに接続される。
ＮＭＯＳトランジスタ６３のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６４のソースに接続されている。そして、ＰＭＯＳトランジスタ６４のドレインはグランドに接続されている。
ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通接続されたソースは最終段プッシュプル回路を構成するＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６の共通ゲートに接続される。
ＮＭＯＳトランジスタ６５のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６６のソースに接続されている。そして、ＰＭＯＳトランジスタ６６のドレインはグランドに接続されている。
ここで、ＰＭＯＳトランジスタ５２，６２とＮＭＯＳトランジスタ５３，６１はエンハンスメント型ＭＯＳトランジスタで構成され、ＮＭＯＳトランジスタ６３，６５とＰＭＯＳトランジスタ６４，６６はデプレッション型ＭＯＳトランジスタで構成されている。
ＮＭＯＳトランジスタ５３，６１でカレントミラー回路を構成し、ＰＭＯＳトランジスタ６２でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ５２，６２、ＮＭＯＳトランジスタ５３，６１で電流モードのレベルシフト回路を構成する。
ＮＭＯＳトランジスタ５３のソースは、基準電圧たとえばグランド（ＧＮＤ）に接続される。
ダイオード構成されたＮＭＯＳトランジスタ５３のゲート（とドレイン）とカレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲートは共通接続される。このＮＭＯＳトランジスタ６１のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ６２のゲートとドレインに共通接続され、ソースはグランドに接続される。
ＰＭＯＳトランジスタ６２のソースは、たとえば３．０Ｖの電源６０に接続される。
ＰＭＯＳトランジスタ６２のゲートとドレインは、ＮＭＯＳトランジスタ６１のドレインに共通接続され、この共通接続点はプッシュプル回路を構成するＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通ゲートに接続される。
ＮＭＯＳトランジスタ６３のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６４のソースに接続されている。そして、ＰＭＯＳトランジスタ６４のドレインはグランドに接続されている。
ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通接続されたソースは最終段プッシュプル回路を構成するＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６の共通ゲートに接続される。
ＮＭＯＳトランジスタ６５のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６６のソースに接続されている。そして、ＰＭＯＳトランジスタ６６のドレインはグランドに接続されている。
ここで、ＰＭＯＳトランジスタ５２，６２とＮＭＯＳトランジスタ５３，６１はエンハンスメント型ＭＯＳトランジスタで構成され、ＮＭＯＳトランジスタ６３，６５とＰＭＯＳトランジスタ６４，６６はデプレッション型ＭＯＳトランジスタで構成されている。
ＮＭＯＳトランジスタ５３，６１でカレントミラー回路を構成し、ＰＭＯＳトランジスタ６２でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ５２，６２、ＮＭＯＳトランジスタ５３，６１で電流モードのレベルシフト回路を構成する。
次に、固体撮像素子の出力バッファ回路５０の動作について説明する。
電荷検出部１５で検出された信号電荷が信号電圧Ｖｉｎに変換され、この信号電圧Ｖｉｎが出力バッファ回路５０のＰＭＯＳトランジスタ５２のゲートに供給される。信号電圧Ｖｉｎの電圧の変化に伴いＰＭＯＳトランジスタ５２のゲート−ソース間の電圧Ｖｇｓが変化し、ドレイン電流が変化する。変化したドレイン電流はＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３のドレイン、ゲートに供給され、電圧に変換される。変換された電圧、すなわちゲート−ソース間電圧Ｖｇｓは、カレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲート−ソース間に供給される。
電荷検出部１５で検出された信号電荷が信号電圧Ｖｉｎに変換され、この信号電圧Ｖｉｎが出力バッファ回路５０のＰＭＯＳトランジスタ５２のゲートに供給される。信号電圧Ｖｉｎの電圧の変化に伴いＰＭＯＳトランジスタ５２のゲート−ソース間の電圧Ｖｇｓが変化し、ドレイン電流が変化する。変化したドレイン電流はＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３のドレイン、ゲートに供給され、電圧に変換される。変換された電圧、すなわちゲート−ソース間電圧Ｖｇｓは、カレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲート−ソース間に供給される。
ＮＭＯＳトランジスタ５３で発生した信号電圧はＮＭＯＳトランジスタ６１で信号電流に変換され、ＭＯＳダイオードを構成するＰＭＯＳトランジスタ６２で信号電圧に変換される。
ここで、Ｖｇｓが両ＮＭＯＳトランジスタ５３，６１において同じであるので、カレントミラー回路を構成するＮＭＯＳトランジスタ５３のＷ／Ｌ、すなわちチャンネル幅Ｗとチャンネル長Ｌの比と、ＮＭＯＳトランジスタ６１のＷ／Ｌにより、入力電流に対する出力電流、すなわち電流利得は決定される。
ＭＯＳダイオードのＰＭＯＳトランジスタ６２で電圧変換された信号電圧は、初段のプッシュプル回路（ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４）に入力され、インピーダンス変換され、低インピーダンス出力端子のソースから信号電圧が出力される。
この信号電圧は、最終段のプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）に供給され、駆動能力を高めて、低インピーダンス出力される。
最終段のプッシュプル回路において、動作電圧の中心はたとえば１．５Ｖで信号のピーク−ピーク電圧は１５００ｍＶである。
ここで、Ｖｇｓが両ＮＭＯＳトランジスタ５３，６１において同じであるので、カレントミラー回路を構成するＮＭＯＳトランジスタ５３のＷ／Ｌ、すなわちチャンネル幅Ｗとチャンネル長Ｌの比と、ＮＭＯＳトランジスタ６１のＷ／Ｌにより、入力電流に対する出力電流、すなわち電流利得は決定される。
ＭＯＳダイオードのＰＭＯＳトランジスタ６２で電圧変換された信号電圧は、初段のプッシュプル回路（ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４）に入力され、インピーダンス変換され、低インピーダンス出力端子のソースから信号電圧が出力される。
この信号電圧は、最終段のプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）に供給され、駆動能力を高めて、低インピーダンス出力される。
最終段のプッシュプル回路において、動作電圧の中心はたとえば１．５Ｖで信号のピーク−ピーク電圧は１５００ｍＶである。
このように、ＰＭＯＳトランジタ５２を同一基板上に形成して、電荷検出部で検出した信号電圧をＰＭＯＳトランジスタ５２を用いて電流に変換し、カレントミラー回路に電流を供給し、この電流を折り返すことにより、出力部（レベルシフト以降の回路）の電源電圧を下げることができる。
具体的には、固体撮像素子の出力バッファ回路５０のカレントミラー回路の入力部はたとえば電源電圧が１２．０Ｖであるが、カレントミラー回路の出力部とその後段に接続されたプッシュプル回路の電源電圧を３．０Ｖとすることにより、特にプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）の大電流駆動回路の電源電圧を下げられるので、消費電力を削減することができる。
また、信号電圧をまず電流に変換し、その後カレントミラー回路を用いて直流レベルシフトするので、電圧レベルシフト用にしきい値電圧Ｖｔｈの高いＭＯＳトランジスタを使用する必要がないので、レベル変換用ＭＯＳトランジスタによる周波数特性の劣化や利得の減少を無くすることができる。
具体的には、固体撮像素子の出力バッファ回路５０のカレントミラー回路の入力部はたとえば電源電圧が１２．０Ｖであるが、カレントミラー回路の出力部とその後段に接続されたプッシュプル回路の電源電圧を３．０Ｖとすることにより、特にプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）の大電流駆動回路の電源電圧を下げられるので、消費電力を削減することができる。
また、信号電圧をまず電流に変換し、その後カレントミラー回路を用いて直流レベルシフトするので、電圧レベルシフト用にしきい値電圧Ｖｔｈの高いＭＯＳトランジスタを使用する必要がないので、レベル変換用ＭＯＳトランジスタによる周波数特性の劣化や利得の減少を無くすることができる。
図３に、他の実施形態例である固体撮像素子の出力バッファ回路１００の回路構成を示す。この出力バッファ回路１００は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いたバランス回路構成とし、しきい値Ｖｔｈのばらつきをキャンセルするようにした回路である。
出力バッファ回路１００において、カレントミラー回路の入力側の電源電圧はたとえば１２．０Ｖであり、出力側は５．０Ｖである。
１２．０Ｖの電源１０１に抵抗１０２の一方の端子が接続され、他端はＮＭＯＳトランジスタ１０３のドレインとゲートに接続され、ＮＭＯＳトランジスタ１０３のソースは基準電圧たとえばグランドに接続される。
ＰＭＯＳトランジスタ１０４のソースは電源１０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに接続され、このＮＭＯＳトランジスタ１０５のソースはグランドに接続される。
ＭＯＳダイオードを構成するＮＭＯＳトランジスタ１０５のゲートとドレインはＮＭＯＳトランジスタ１１２のゲートに接続され、ＮＭＯＳトランジスタ１１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１のドレインとゲートに接続され、ソースはグランドに接続されている。
また、ＰＭＯＳトランジスタ１１１のソースはたとえば５．０Ｖの電源１１０に接続されている。
バイアス回路を構成するＭＯＳダイオードのＰＭＯＳトランジスタ１１３のソースは電源１１０に接続され、ドレインとゲートはＮＭＯＳトランジスタ１１４のドレインに接続されている。ＮＭＯＳトランジスタ１１４のゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＰＭＯＳトランジスタ１１５のソースは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１３のゲートに接続され、ドレインはＰＭＯＳトランジスタ１１６のソースに接続されている。
ＰＭＯＳトランジスタ１１６はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ドレインはグランドに接続されている。
ＮＭＯＳトランジスタ１１７はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースはＮＭＯＳトランジスタ１１８のドレインに接続されている。
ＮＭＯＳトランジスタ１１８はエンハンスメント型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１１９はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１６のソースに接続され、ソースはＰＭＯＳトランジスタ１２０のソースと出力端子に接続されている。
ＰＭＯＳトランジスタ１２０はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１７のソースに接続され、ドレインはグランドに接続されている。
ここで、出力最終段のＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０はプッシュプル回路を構成している。
また、ＮＭＯＳトランジスタ１０５，１１２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１１１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１０４，１１１、ＮＭＯＳトランジスタ１０５，１１２で電流モードのレベルシフト回路を構成する。
出力バッファ回路１００において、カレントミラー回路の入力側の電源電圧はたとえば１２．０Ｖであり、出力側は５．０Ｖである。
１２．０Ｖの電源１０１に抵抗１０２の一方の端子が接続され、他端はＮＭＯＳトランジスタ１０３のドレインとゲートに接続され、ＮＭＯＳトランジスタ１０３のソースは基準電圧たとえばグランドに接続される。
ＰＭＯＳトランジスタ１０４のソースは電源１０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに接続され、このＮＭＯＳトランジスタ１０５のソースはグランドに接続される。
ＭＯＳダイオードを構成するＮＭＯＳトランジスタ１０５のゲートとドレインはＮＭＯＳトランジスタ１１２のゲートに接続され、ＮＭＯＳトランジスタ１１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１のドレインとゲートに接続され、ソースはグランドに接続されている。
また、ＰＭＯＳトランジスタ１１１のソースはたとえば５．０Ｖの電源１１０に接続されている。
バイアス回路を構成するＭＯＳダイオードのＰＭＯＳトランジスタ１１３のソースは電源１１０に接続され、ドレインとゲートはＮＭＯＳトランジスタ１１４のドレインに接続されている。ＮＭＯＳトランジスタ１１４のゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＰＭＯＳトランジスタ１１５のソースは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１３のゲートに接続され、ドレインはＰＭＯＳトランジスタ１１６のソースに接続されている。
ＰＭＯＳトランジスタ１１６はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ドレインはグランドに接続されている。
ＮＭＯＳトランジスタ１１７はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースはＮＭＯＳトランジスタ１１８のドレインに接続されている。
ＮＭＯＳトランジスタ１１８はエンハンスメント型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１１９はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１６のソースに接続され、ソースはＰＭＯＳトランジスタ１２０のソースと出力端子に接続されている。
ＰＭＯＳトランジスタ１２０はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１７のソースに接続され、ドレインはグランドに接続されている。
ここで、出力最終段のＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０はプッシュプル回路を構成している。
また、ＮＭＯＳトランジスタ１０５，１１２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１１１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１０４，１１１、ＮＭＯＳトランジスタ１０５，１１２で電流モードのレベルシフト回路を構成する。
次に、図３の固体撮像素子の出力バッファ回路１００の動作について説明する。
信号電荷が電圧に変換された信号電圧Ｖｉｎがソース接地回路のＰＭＯＳトランジスタ１０４のゲートに供給され、電流に変換されてカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに供給される。
ＮＭＯＳトランジスタ１０５のゲートとドレインの電圧が、カレントミラー回路を構成するＮＭＯＳトランジスタ１１２のゲートに供給され、両ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比によりカレントミラー回路の出力電流が決定される。
ＮＭＯＳトランジスタ１１２のドレイン電流は、ＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１に供給され、信号電圧に変換される。
この変換された信号電圧はソースフォロア回路を構成するＰＭＯＳトランジスタ１１６のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに出力される。
一方、ＮＭＯＳトランジスタ１１２のドレインから出力された信号電圧は、ソースフォロア回路を構成するＮＭＯＳトランジスタ１１７のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに出力される。
このプッシュプル回路で駆動能力を高めて、ＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０の共通接続されたソースから出力電圧が導出される。プッシュプル回路は出力インピーダンスが小さいので、駆動能力を高くしている。
信号電荷が電圧に変換された信号電圧Ｖｉｎがソース接地回路のＰＭＯＳトランジスタ１０４のゲートに供給され、電流に変換されてカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに供給される。
ＮＭＯＳトランジスタ１０５のゲートとドレインの電圧が、カレントミラー回路を構成するＮＭＯＳトランジスタ１１２のゲートに供給され、両ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比によりカレントミラー回路の出力電流が決定される。
ＮＭＯＳトランジスタ１１２のドレイン電流は、ＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１に供給され、信号電圧に変換される。
この変換された信号電圧はソースフォロア回路を構成するＰＭＯＳトランジスタ１１６のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに出力される。
一方、ＮＭＯＳトランジスタ１１２のドレインから出力された信号電圧は、ソースフォロア回路を構成するＮＭＯＳトランジスタ１１７のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに出力される。
このプッシュプル回路で駆動能力を高めて、ＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０の共通接続されたソースから出力電圧が導出される。プッシュプル回路は出力インピーダンスが小さいので、駆動能力を高くしている。
次に、この固体撮像素子の出力バッファ回路１００のプッシュプル回路において、しきい値Ｖｔｈのばらつきによる直流バイアス電流のばらつきがキャンセルされることについて説明する。
まず、第１の信号経路のＮＭＯＳトランジスタ１１２−ＰＭＯＳトランジスタ１１６−ＮＭＯＳトランジスタ１１９−出力について述べる。
ＮＭＯＳトランジスタ１１２のドレインの電圧を基準にして説明する。いま仮に、そのドレイン電圧を３．５Ｖとすると、ソースフォロア回路のＰＭＯＳトランジスタ１１６のソース電圧はゲートよりＶｇｓｐ（１１６）だけ上がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）となる。ここで、Ｖｇｓｐ（１１６）はＰＭＯＳトランジスタ１１６の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ＋Ｖｇｓｐ（１１６）の電圧がプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに供給される。ＮＭＯＳトランジスタ１１９のソースすなわち出力端子（Ｖｏｕｔ）の電圧は、ゲートに対してＶｇｓｎ（１１９）だけ下がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）となる。
ここで、Ｖｇｓｎ（１１９）はＮＭＯＳトランジスタ１１９の動作時のゲート−ソース間電圧である。
まず、第１の信号経路のＮＭＯＳトランジスタ１１２−ＰＭＯＳトランジスタ１１６−ＮＭＯＳトランジスタ１１９−出力について述べる。
ＮＭＯＳトランジスタ１１２のドレインの電圧を基準にして説明する。いま仮に、そのドレイン電圧を３．５Ｖとすると、ソースフォロア回路のＰＭＯＳトランジスタ１１６のソース電圧はゲートよりＶｇｓｐ（１１６）だけ上がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）となる。ここで、Ｖｇｓｐ（１１６）はＰＭＯＳトランジスタ１１６の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ＋Ｖｇｓｐ（１１６）の電圧がプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに供給される。ＮＭＯＳトランジスタ１１９のソースすなわち出力端子（Ｖｏｕｔ）の電圧は、ゲートに対してＶｇｓｎ（１１９）だけ下がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）となる。
ここで、Ｖｇｓｎ（１１９）はＮＭＯＳトランジスタ１１９の動作時のゲート−ソース間電圧である。
同様に、第２の信号経路、ＮＭＯＳトランジスタ１１２−ＮＭＯＳトランジスタ１１７−ＰＭＯＳトランジスタ１２０−出力について述べる。
ソースフォロア回路のＮＭＯＳトランジスタ１１７のソース電圧はゲートに対してＶｇｓｎだけ下がるので、３．５Ｖ−Ｖｇｓｎ（１１７）となる。ここで、Ｖｇｓｎ（１１７）はＮＭＯＳトランジスタ１１７の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ−Ｖｇｓｎ（１１７）の電圧がプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに供給される。ＰＭＯＳトランジスタ１２０のソースすなわち出力端子（Ｖｏｕｔ）は、ゲートに対してＶｇｓｐ（１２０）だけ電圧が上がるので、３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
ここで、Ｖｇｓｐ（１２０）はＰＭＯＳトランジスタ１２０の動作時のゲート−ソース間電圧である。
ソースフォロア回路のＮＭＯＳトランジスタ１１７のソース電圧はゲートに対してＶｇｓｎだけ下がるので、３．５Ｖ−Ｖｇｓｎ（１１７）となる。ここで、Ｖｇｓｎ（１１７）はＮＭＯＳトランジスタ１１７の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ−Ｖｇｓｎ（１１７）の電圧がプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに供給される。ＰＭＯＳトランジスタ１２０のソースすなわち出力端子（Ｖｏｕｔ）は、ゲートに対してＶｇｓｐ（１２０）だけ電圧が上がるので、３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
ここで、Ｖｇｓｐ（１２０）はＰＭＯＳトランジスタ１２０の動作時のゲート−ソース間電圧である。
上述したように、第１の信号経路において、出力電圧は、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）となり、また第２の信号経路は３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
第１の信号経路の出力電圧と第２の信号経路の出力電圧は同じ値でなければならないので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）＝３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
プッシュプル回路に流れる電流は３．５Ｖ＋Ｖｇｓｐ（１１６）−｛３．５Ｖ−Ｖｇｓｎ（１１７）｝−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）であれば一定の値になる。
ここでＶｔｈｎ（１１９）はＮＭＯＳトランジスタ１１９のしきい値Ｖｔｈｎであり、Ｖｔｈｐ（１２０）はＰＭＯＳトランジスタ１２０のしきい値Ｖｔｈｐである。また、Ｖｔｈの符号はＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共にエンハンスメント側を正、デプレッション側を負としている。
また、ソースフォロア回路のＰＭＯＳトランジスタ１１６は定電流源を構成するＰＭＯＳトランジスタ１１５により定電流でバイアスされているので、Ｖｇｓｐ（１１６）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）と表現でき、ＶＩｐ（１１６）は定数となる。
ここでＶｔｈｐ（１１６）はＰＭＯＳトランジスタ１１６のしきい値Ｖｔｈｐである。
同様に、ソースフォロア回路のＮＭＯＳトランジスタ１１７も定電流源を構成するＮＭＯＳトランジスタ１１８により定電流でバイアスされているので、Ｖｇｓｎ（１１７）＝Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）と表現でき、ＶＩｎ（１１７）も定数となる。
ここでＶｔｈｎ（１１７）はＮＭＯＳトランジスタ１１７のしきい値Ｖｔｈｎである。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）と書ける。
一般にＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの固体撮像素子も含めて半導体集積回路では近接して形成された同じ種類のＭＯＳトランジスタのＶｔｈは殆ど等しくなるので、Ｖｔｈｐ（１１６）＝Ｖｔｈｐ（１２０）、Ｖｔｈｎ（１１７）＝Ｖｔｈｎ（１１９）と考えてよい。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝ＶＩｐ（１１６）＋ＶＩｎ（１１７）は一定値になるので、プッシュプル回路に流れる電流はしきい値Ｖｔｈに依存せず一定値になり、この固体撮像素子の出力バッファ回路１００のプッシュプル回路において、しきい値Ｖｔｈのばらつきによる直流バイアス電流のばらつきがキャンセルされる事になる。
このように、プッシュプル回路の直流バイアス電流のばらつきを小さくすることにより、プッシュプル回路の直流バイアス電流のばらつきによる出力バッファ回路１００の周波数特性の変動を小さくすることが出来るので、所定の周波数特性を確保するためプッシュプル回路の直流バイアス電流のセンター値に大きなマージンを持たせる必要がなくなり、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路１００の周波数特性を損なうことなく出力バッファ回路１００の消費電力を削減することができる。
第１の信号経路の出力電圧と第２の信号経路の出力電圧は同じ値でなければならないので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）＝３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
プッシュプル回路に流れる電流は３．５Ｖ＋Ｖｇｓｐ（１１６）−｛３．５Ｖ−Ｖｇｓｎ（１１７）｝−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）であれば一定の値になる。
ここでＶｔｈｎ（１１９）はＮＭＯＳトランジスタ１１９のしきい値Ｖｔｈｎであり、Ｖｔｈｐ（１２０）はＰＭＯＳトランジスタ１２０のしきい値Ｖｔｈｐである。また、Ｖｔｈの符号はＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共にエンハンスメント側を正、デプレッション側を負としている。
また、ソースフォロア回路のＰＭＯＳトランジスタ１１６は定電流源を構成するＰＭＯＳトランジスタ１１５により定電流でバイアスされているので、Ｖｇｓｐ（１１６）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）と表現でき、ＶＩｐ（１１６）は定数となる。
ここでＶｔｈｐ（１１６）はＰＭＯＳトランジスタ１１６のしきい値Ｖｔｈｐである。
同様に、ソースフォロア回路のＮＭＯＳトランジスタ１１７も定電流源を構成するＮＭＯＳトランジスタ１１８により定電流でバイアスされているので、Ｖｇｓｎ（１１７）＝Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）と表現でき、ＶＩｎ（１１７）も定数となる。
ここでＶｔｈｎ（１１７）はＮＭＯＳトランジスタ１１７のしきい値Ｖｔｈｎである。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）と書ける。
一般にＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの固体撮像素子も含めて半導体集積回路では近接して形成された同じ種類のＭＯＳトランジスタのＶｔｈは殆ど等しくなるので、Ｖｔｈｐ（１１６）＝Ｖｔｈｐ（１２０）、Ｖｔｈｎ（１１７）＝Ｖｔｈｎ（１１９）と考えてよい。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝ＶＩｐ（１１６）＋ＶＩｎ（１１７）は一定値になるので、プッシュプル回路に流れる電流はしきい値Ｖｔｈに依存せず一定値になり、この固体撮像素子の出力バッファ回路１００のプッシュプル回路において、しきい値Ｖｔｈのばらつきによる直流バイアス電流のばらつきがキャンセルされる事になる。
このように、プッシュプル回路の直流バイアス電流のばらつきを小さくすることにより、プッシュプル回路の直流バイアス電流のばらつきによる出力バッファ回路１００の周波数特性の変動を小さくすることが出来るので、所定の周波数特性を確保するためプッシュプル回路の直流バイアス電流のセンター値に大きなマージンを持たせる必要がなくなり、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路１００の周波数特性を損なうことなく出力バッファ回路１００の消費電力を削減することができる。
図４に他の実施形態例である固体撮像素子の出力バッファ回路１５０の回路構成例を示す。この出力バッファ回路１５０は図２に示した固体撮像素子の出力バッファ回路５０のカレントミラー回路の前段を変形した構成である。ここでは、主に図２と異なる回路構成について述べる。
抵抗１５２の一端はたとえば１５．０Ｖの電源１５１に接続され、他端はＮＭＯＳトランジスタ１５３のドレインとゲートに接続され、このＮＭＯＳトランジスタ１５３のゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ１５５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１５４のドレインは電源１５１に接続され、ソースはＮＭＯＳトランジスタ１５５のドレインとＰＭＯＳトランジスタ１５６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ１５５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ１５６のソースは電源１５１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７のドレインとゲートに接続される。このＮＭＯＳトランジスタ１５７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ１７２のゲートはＮＭＯＳトランジスタ１５７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１のゲートとドレインに接続され、ソースはグランドに接続される。このＰＭＯＳトランジスタ１７１のソースはたとえば３．０Ｖの電源１７０に接続されている。
ＮＭＯＳトランジスタ１７２のドレインはプッシュプル回路（ＮＭＯＳトランジスタ１７３，ＰＭＯＳトランジスタ１７４）の入力に接続され、この出力は２段目のプッシュプル回路（ＮＭＯＳトランジスタ１７５，ＰＭＯＳトランジスタ１７６）に接続され、出力端子（Ｖｏｕｔ）から信号電圧が導出される。
また、ＮＭＯＳトランジスタ１５７，１７２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１７１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１５６，１７１、ＮＭＯＳトランジスタ１５７，１７２で電流モードのレベルシフト回路を構成する。
抵抗１５２の一端はたとえば１５．０Ｖの電源１５１に接続され、他端はＮＭＯＳトランジスタ１５３のドレインとゲートに接続され、このＮＭＯＳトランジスタ１５３のゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ１５５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１５４のドレインは電源１５１に接続され、ソースはＮＭＯＳトランジスタ１５５のドレインとＰＭＯＳトランジスタ１５６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ１５５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ１５６のソースは電源１５１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７のドレインとゲートに接続される。このＮＭＯＳトランジスタ１５７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ１７２のゲートはＮＭＯＳトランジスタ１５７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１のゲートとドレインに接続され、ソースはグランドに接続される。このＰＭＯＳトランジスタ１７１のソースはたとえば３．０Ｖの電源１７０に接続されている。
ＮＭＯＳトランジスタ１７２のドレインはプッシュプル回路（ＮＭＯＳトランジスタ１７３，ＰＭＯＳトランジスタ１７４）の入力に接続され、この出力は２段目のプッシュプル回路（ＮＭＯＳトランジスタ１７５，ＰＭＯＳトランジスタ１７６）に接続され、出力端子（Ｖｏｕｔ）から信号電圧が導出される。
また、ＮＭＯＳトランジスタ１５７，１７２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１７１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１５６，１７１、ＮＭＯＳトランジスタ１５７，１７２で電流モードのレベルシフト回路を構成する。
次に出力バッファ回路１５０の動作について説明する。
フローティングディフュージョンで検出された信号電圧Ｖｉｎはソースフォロア回路を構成するＮＭＯＳトランジスタ１５４のゲートに供給され、レベルシフトされてＰＭＯＳトランジスタ１５６のゲートに出力される。ＰＭＯＳトランジスタ１５６で信号電圧Ｖｉｎは信号電流に変換され、カレントミラー回路に供給され、ＮＭＯＳトランジスタ１７２のドレインから信号電流が出力される。このドレイン電流（信号電流）がＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１で信号電圧に変換され、２段構成のプッシュプル回路で、駆動能力を増して、低インピーダンスで出力される。
フローティングディフュージョンで検出された信号電圧Ｖｉｎはソースフォロア回路を構成するＮＭＯＳトランジスタ１５４のゲートに供給され、レベルシフトされてＰＭＯＳトランジスタ１５６のゲートに出力される。ＰＭＯＳトランジスタ１５６で信号電圧Ｖｉｎは信号電流に変換され、カレントミラー回路に供給され、ＮＭＯＳトランジスタ１７２のドレインから信号電流が出力される。このドレイン電流（信号電流）がＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１で信号電圧に変換され、２段構成のプッシュプル回路で、駆動能力を増して、低インピーダンスで出力される。
カレントミラー回路の前段を構成するソースフォロア回路のＮＭＯＳトランジスタ１５４は、ＮチャンネルＭＯＳトランジスタで構成されていて、リセットゲート用トランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ１５４のゲートまでの配線長を短くすることができ、その結果浮遊容量（ストレイ容量）を少なくすることができる。
フローティングディフュージョンの容量値（キャパシタ）とリセットゲート用トランジスタの入力容量、水平レジスタの出力容量とフローティングディフュージョンからソースフォロア回路までの配線容量とＮＭＯＳトランジスタ（１５４）の入力容量を加算したトータル容量で、フローティングディフュージョンに蓄積された電荷を除算した値が検出した信号電圧（Ｖｉｎ）であるので、配線長を短くして浮遊容量を削減できるので、その分、信号電圧Ｖｉｎは大きくなる。
すなわち、検出電荷量に対して容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上することになる。
さらに、電圧−電流変換トランジスタ（ＰＭＯＳトランジスタ１５６）の前段にさらにＮチャンネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ１５４）を設けたことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。また、ＮＭＯＳトランジスタ１５４で信号（電流）増幅し、あるいはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７，１７２のゲート幅Ｗとゲート長Ｌを所望の値に設定して電流増幅することにより、カレントミラー回路の後段に接続された２段構成のプッシュプル回路を１段構成とすることもできる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ１５４のゲートまでの配線長を短くすることができ、その結果浮遊容量（ストレイ容量）を少なくすることができる。
フローティングディフュージョンの容量値（キャパシタ）とリセットゲート用トランジスタの入力容量、水平レジスタの出力容量とフローティングディフュージョンからソースフォロア回路までの配線容量とＮＭＯＳトランジスタ（１５４）の入力容量を加算したトータル容量で、フローティングディフュージョンに蓄積された電荷を除算した値が検出した信号電圧（Ｖｉｎ）であるので、配線長を短くして浮遊容量を削減できるので、その分、信号電圧Ｖｉｎは大きくなる。
すなわち、検出電荷量に対して容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上することになる。
さらに、電圧−電流変換トランジスタ（ＰＭＯＳトランジスタ１５６）の前段にさらにＮチャンネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ１５４）を設けたことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。また、ＮＭＯＳトランジスタ１５４で信号（電流）増幅し、あるいはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７，１７２のゲート幅Ｗとゲート長Ｌを所望の値に設定して電流増幅することにより、カレントミラー回路の後段に接続された２段構成のプッシュプル回路を１段構成とすることもできる。
図５に他の実施形態例である固体撮像素子の出力バッファ回路２００の回路構成例を示す。出力バッファ回路２００は図３に示した固体撮像素子の出力バッファ回路１００のカレントミラー回路の前段を変形した構成である。ここでは、主に図３と異なる回路構成について述べる。
抵抗２０２の一端はたとえば１５．０Ｖの電源２０１に接続され、他端はＮＭＯＳトランジスタ２０３のドレインとゲートに接続され、このＮＭＯＳトランジスタ２０３のゲートはカレントミラー回路の電流源回路を構成するＮＭＯＳトランジスタ２０５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ２０４のドレインは電源２０１に接続され、ソースはＮＭＯＳトランジスタ２０５のドレインとＰＭＯＳトランジスタ２０６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ２０５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ２０６のソースは電源２０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ２０７のドレインとゲートに接続される。ＮＭＯＳトランジスタ２０７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ２１２のゲートはＮＭＯＳトランジスタ２０７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ２１１のゲートとドレインに接続され、ソースはグランドに接続されている。またこのＰＭＯＳトランジスタ２１１のソースはたとえば５．０Ｖの電源２１０に接続される。
ＮＭＯＳトランジスタ２１２のドレイン出力以降の回路構成は図３に示した回路構成と同じであるので、その説明は省略する。
ここで、ＰＭＯＳトランジスタ２０６、ＮＭＯＳトランジスタ２０７，２１２、ＰＭＯＳトランジスタ２１１で電流モードのレベルシフト回路を構成している。
固体撮像素子の出力バッファ回路２００の後段のプッシュプル回路では、上述したように、Ｖｔｈのばらつきに起因する直流バイアス電流のばらつきをキャンセルでき、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路２００の周波数特性を損なうことなく出力バッファ回路２００の消費電力を削減することができる。
抵抗２０２の一端はたとえば１５．０Ｖの電源２０１に接続され、他端はＮＭＯＳトランジスタ２０３のドレインとゲートに接続され、このＮＭＯＳトランジスタ２０３のゲートはカレントミラー回路の電流源回路を構成するＮＭＯＳトランジスタ２０５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ２０４のドレインは電源２０１に接続され、ソースはＮＭＯＳトランジスタ２０５のドレインとＰＭＯＳトランジスタ２０６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ２０５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ２０６のソースは電源２０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ２０７のドレインとゲートに接続される。ＮＭＯＳトランジスタ２０７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ２１２のゲートはＮＭＯＳトランジスタ２０７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ２１１のゲートとドレインに接続され、ソースはグランドに接続されている。またこのＰＭＯＳトランジスタ２１１のソースはたとえば５．０Ｖの電源２１０に接続される。
ＮＭＯＳトランジスタ２１２のドレイン出力以降の回路構成は図３に示した回路構成と同じであるので、その説明は省略する。
ここで、ＰＭＯＳトランジスタ２０６、ＮＭＯＳトランジスタ２０７，２１２、ＰＭＯＳトランジスタ２１１で電流モードのレベルシフト回路を構成している。
固体撮像素子の出力バッファ回路２００の後段のプッシュプル回路では、上述したように、Ｖｔｈのばらつきに起因する直流バイアス電流のばらつきをキャンセルでき、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路２００の周波数特性を損なうことなく出力バッファ回路２００の消費電力を削減することができる。
電源（２０１）側に設けられた電圧−電流変換回路（ＰＭＯＳトランジスタ２０６）の前段にソースフォロア回路を構成するＮＭＯＳトランジスタ２０４が設けられている。
ＮＭＯＳトランジスタ２０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ２０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、上述したように、トータル容量（キャパシタ）値を小さくすることができるので、信号電圧は大きくなり、変換効率は向上する。
さらに、ＮＭＯＳトランジスタ２０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。
ＮＭＯＳトランジスタ２０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ２０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、上述したように、トータル容量（キャパシタ）値を小さくすることができるので、信号電圧は大きくなり、変換効率は向上する。
さらに、ＮＭＯＳトランジスタ２０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。
図６に他の実施形態例であるＨ（水平）スキャン方式を用いた固体撮像素子の出力バッファ回路２５０のブロック構成を示す。
固体撮像素子の撮像部１１に垂直方向に構成された垂直転送ＣＣＤ１３を、ここではＶ（垂直）レジスタ２５１と記載する。
マトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する受光部１２の画素配列に対して、垂直画素列ごとに垂直方向にＶレジスタ２５１が構成され、この各Ｖレジスタ２５１の出力にＱ／Ｖ（電荷−電圧）変換回路２５２−１〜２５２−Ｎが接続され、各Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力がＨ（水平）スキャナ２５３に接続されている。また、水平スキャナ２５３の出力は出力バッファ回路２５４に接続されている。
ここで、Ｈスキャナ２５３は制御信号を発生するタイミング回路と、水平転送線と各Ｑ／Ｖ変換回路の出力に接続されたスイッチなどで構成され、タイミング回路から出力された制御信号により、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力と水平転送線間に設けられたスイッチを所定のタイミングで順次オン／オフ制御する。
そして、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎから順次出力された信号電圧は水平転送線に送られ、出力バッファ回路２５４で増幅されて後段の信号処理回路へ出力される。
固体撮像素子の撮像部１１に垂直方向に構成された垂直転送ＣＣＤ１３を、ここではＶ（垂直）レジスタ２５１と記載する。
マトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する受光部１２の画素配列に対して、垂直画素列ごとに垂直方向にＶレジスタ２５１が構成され、この各Ｖレジスタ２５１の出力にＱ／Ｖ（電荷−電圧）変換回路２５２−１〜２５２−Ｎが接続され、各Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力がＨ（水平）スキャナ２５３に接続されている。また、水平スキャナ２５３の出力は出力バッファ回路２５４に接続されている。
ここで、Ｈスキャナ２５３は制御信号を発生するタイミング回路と、水平転送線と各Ｑ／Ｖ変換回路の出力に接続されたスイッチなどで構成され、タイミング回路から出力された制御信号により、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力と水平転送線間に設けられたスイッチを所定のタイミングで順次オン／オフ制御する。
そして、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎから順次出力された信号電圧は水平転送線に送られ、出力バッファ回路２５４で増幅されて後段の信号処理回路へ出力される。
図７に、上述した、Ｑ／Ｖ（電荷−電圧）変換回路２５２−１〜２５２−Ｎの回路構成について示す。
図７に示すＱ／Ｖ変換回路３００は、Ｖ（垂直）レジスタ（垂直転送ＣＣＤ）３０４、フローティングディフュージョン３０３、ＮＭＯＳトランジスタ（リセットゲート）３０２とリセットドレイン３０１で構成されている。
リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態のとき、Ｖレジスタ３０４から転送された信号電荷はフローティングディフュージョン３０３に蓄積される。この電荷の変化量を容量で除算した値が電圧すなわち信号電圧Ｖｉｎであり、図８に示す次段のレベルシフト回路（３５０）を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
一方、リセットゲートのＮＭＯＳトランジスタ３０２がオン状態のとき、リセットドレイン３０１の電圧がＮＭＯＳトランジスタ３０２を介して、フローティングディフュージョン３０３に供給され、基準電圧が設定される。
そして、リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態になると、上述したように、またＶレジスタ３０４から信号電荷が転送され、フローティングディフュージョン３０３に蓄積される。この電荷の変化量に対応する信号電圧が、次段のレベルシフト回路を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
以下同様な動作を繰り返す。
図７に示すＱ／Ｖ変換回路３００は、Ｖ（垂直）レジスタ（垂直転送ＣＣＤ）３０４、フローティングディフュージョン３０３、ＮＭＯＳトランジスタ（リセットゲート）３０２とリセットドレイン３０１で構成されている。
リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態のとき、Ｖレジスタ３０４から転送された信号電荷はフローティングディフュージョン３０３に蓄積される。この電荷の変化量を容量で除算した値が電圧すなわち信号電圧Ｖｉｎであり、図８に示す次段のレベルシフト回路（３５０）を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
一方、リセットゲートのＮＭＯＳトランジスタ３０２がオン状態のとき、リセットドレイン３０１の電圧がＮＭＯＳトランジスタ３０２を介して、フローティングディフュージョン３０３に供給され、基準電圧が設定される。
そして、リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態になると、上述したように、またＶレジスタ３０４から信号電荷が転送され、フローティングディフュージョン３０３に蓄積される。この電荷の変化量に対応する信号電圧が、次段のレベルシフト回路を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
以下同様な動作を繰り返す。
図８に、他の実施形態例の固体撮像素子のＶレジスタからＨスキャナへ信号を転送するための出力（バッファ）回路であるレベルシフト回路３５０の回路構成を示す。
レベルシフト回路３５０は、電源３５１，３５４とＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６とＨスキャナ３５７などで構成されている。
ＰＭＯＳトランジスタ３５２のソースはたとえば１２．０Ｖの電源３５１に接続され、ドレインはＮＭＯＳトランジスタ３５３のドレインとゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ３５３のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ３５６のゲートに接続される。ＮＭＯＳトランジスタ３５６のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ３５５のドレインとゲートと、さらにＨ（水平）スキャナ３５７に接続され、ソースはグランドに接続される。またこのＰＭＯＳトランジスタ３５５のソースはたとえば３．０Ｖの電源３５４に接続される。
ここで、ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成し、またＰＭＯＳトランジスタ３５２，３５５とＮＭＯＳトランジスタ３５３，３５６は電流モードのレベルシフト回路を構成している。
レベルシフト回路３５０は、電源３５１，３５４とＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６とＨスキャナ３５７などで構成されている。
ＰＭＯＳトランジスタ３５２のソースはたとえば１２．０Ｖの電源３５１に接続され、ドレインはＮＭＯＳトランジスタ３５３のドレインとゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ３５３のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ３５６のゲートに接続される。ＮＭＯＳトランジスタ３５６のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ３５５のドレインとゲートと、さらにＨ（水平）スキャナ３５７に接続され、ソースはグランドに接続される。またこのＰＭＯＳトランジスタ３５５のソースはたとえば３．０Ｖの電源３５４に接続される。
ここで、ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成し、またＰＭＯＳトランジスタ３５２，３５５とＮＭＯＳトランジスタ３５３，３５６は電流モードのレベルシフト回路を構成している。
次に、レベルシフト回路３５０の動作について説明する。
信号電圧ＶｉｎがＰＭＯＳトランジスタ３５２のゲートに供給されると、この信号電圧が信号電流に変換されてカレントミラー回路を構成するＭＯＳダイオード（ＮＭＯＳトランジスタ３５３）に供給される。
ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成するので、このＮＭＯＳトランジスタ３５６のドレインにはＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）などで決定される電流が出力される。
ＮＭＯＳトランジスタ３５６のドレインから出力される信号電流は、ＭＯＳダイオード（ＰＭＯＳトランジスタ３５５）に供給され、そこで信号電圧に変換される。変換された電圧は信号電圧としてＨスキャナ３５７に出力される。
ＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６で構成される電流モードのレベルシフト回路の入力側の電源電圧は１２．０Ｖと高電圧であるが、出力側の電源電圧は３．０Ｖと低電圧である。
Ｈスキャナ３５７では、レベルシフト回路のＮＭＯＳトランジスタ３５６から出力された信号電圧が、タイミング回路から出力された制御信号により、所定のタイミングでスイッチがオンされて水平転送線に送られ、出力バッファ回路２５４に出力される。
ここではＶ（電圧）−Ｉ（電流）変換にＰチャンネルＭＯＳトランジスタ３５２を用い、レベルシフト回路にカレントミラー回路を用いている。信号電圧Ｖｉｎの増幅器にＰチャンネルＭＯＳトランジスタを使用することにより、まず信号電圧を信号電流に変換し、次にこの信号電流を用いてレベル変換することにより、しきい値の大きいＭＯＳトランジスタを用いることなくレベル変換できた。
この結果、Ｖレジスタ３０４と水平スキャナ３５７間に設けられたレベルシフト回路を有する出力バッファ回路の消費電力を削減することができるとともに、しきい値電圧Ｖｔｈの大きいＭＯＳトランジスタを使用する必要がないので、ソースフォロア回路で発生する利得の低下などの影響をなくすることができる。
信号電圧ＶｉｎがＰＭＯＳトランジスタ３５２のゲートに供給されると、この信号電圧が信号電流に変換されてカレントミラー回路を構成するＭＯＳダイオード（ＮＭＯＳトランジスタ３５３）に供給される。
ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成するので、このＮＭＯＳトランジスタ３５６のドレインにはＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）などで決定される電流が出力される。
ＮＭＯＳトランジスタ３５６のドレインから出力される信号電流は、ＭＯＳダイオード（ＰＭＯＳトランジスタ３５５）に供給され、そこで信号電圧に変換される。変換された電圧は信号電圧としてＨスキャナ３５７に出力される。
ＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６で構成される電流モードのレベルシフト回路の入力側の電源電圧は１２．０Ｖと高電圧であるが、出力側の電源電圧は３．０Ｖと低電圧である。
Ｈスキャナ３５７では、レベルシフト回路のＮＭＯＳトランジスタ３５６から出力された信号電圧が、タイミング回路から出力された制御信号により、所定のタイミングでスイッチがオンされて水平転送線に送られ、出力バッファ回路２５４に出力される。
ここではＶ（電圧）−Ｉ（電流）変換にＰチャンネルＭＯＳトランジスタ３５２を用い、レベルシフト回路にカレントミラー回路を用いている。信号電圧Ｖｉｎの増幅器にＰチャンネルＭＯＳトランジスタを使用することにより、まず信号電圧を信号電流に変換し、次にこの信号電流を用いてレベル変換することにより、しきい値の大きいＭＯＳトランジスタを用いることなくレベル変換できた。
この結果、Ｖレジスタ３０４と水平スキャナ３５７間に設けられたレベルシフト回路を有する出力バッファ回路の消費電力を削減することができるとともに、しきい値電圧Ｖｔｈの大きいＭＯＳトランジスタを使用する必要がないので、ソースフォロア回路で発生する利得の低下などの影響をなくすることができる。
図９に、他の実施形態例である、固体撮像素子のＶレジスタからＨスキャナへ信号を転送するための出力（バッファ）回路であるレベルシフト回路４００の回路構成を示す。
図９に示す固体撮像素子のレベルシフト回路４００は、図８に示したレベルシフト回路３５０の特性をさらに向上させた回路構成例である。
固体撮像素子のレベルシフト回路４００は、高電圧電源４０１、低電圧電源４１０とＰＭＯＳトランジスタ４０６，４１１、ＮＭＯＳトランジスタ４０３，４０４，４０５，４０７，４１２とＨスキャナ４１３で構成されている。
抵抗４０２の一端はたとえば１５．０Ｖの電源４０１に接続され、他端はＭＯＳダイオードを構成するＮＭＯＳトランジスタ４０３のドレインとゲートに接続されている。ＮＭＯＳトランジスタ４０３のソースはグランドに接続されている。
ＮＭＯＳトランジスタ４０４のドレインは電源４０１に接続され、ソースはＮＭＯＳトランジスタ４０５のドレインとＰＭＯＳトランジスタ４０６のゲートに接続され、ゲートには信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ４０５のゲートはＮＭＯＳトランジスタ４０３のゲートに接続され、ソースはグランドに接地されている。
ＰＭＯＳトランジスタ４０６のソースは電源４０１に接続され、ドレインはＮＭＯＳトランジスタ４０７のドレインとゲートに接続される。
ＮＭＯＳトランジスタ４０７のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ４１２のゲートに接続されている。ＮＭＯＳトランジスタ４１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ４１１のドレインとゲートに接続され、ソースはグランドに接続されている。ＰＭＯＳトランジスタ４１１のソースはたとえば３．０Ｖの電源４１０に接続されている。
またＮＭＯＳトランジスタ４１２のドレインはＨスキャナ４１３に接続されている。
抵抗４０２、ＮＭＯＳトランジスタ４０３，４０５でバイアス回路を構成し、ソースフォロア回路を構成するＮＭＯＳトランジスタ４０４にバイアス電流を供給している。
ここで、ＮＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ４０５はカレントミラー回路を構成し、またＰＭＯＳトランジスタ４０６，４１１とＮＭＯＳトランジスタ４０７，４１２は電流モードのレベルシフト回路を構成している。
図９に示す固体撮像素子のレベルシフト回路４００は、図８に示したレベルシフト回路３５０の特性をさらに向上させた回路構成例である。
固体撮像素子のレベルシフト回路４００は、高電圧電源４０１、低電圧電源４１０とＰＭＯＳトランジスタ４０６，４１１、ＮＭＯＳトランジスタ４０３，４０４，４０５，４０７，４１２とＨスキャナ４１３で構成されている。
抵抗４０２の一端はたとえば１５．０Ｖの電源４０１に接続され、他端はＭＯＳダイオードを構成するＮＭＯＳトランジスタ４０３のドレインとゲートに接続されている。ＮＭＯＳトランジスタ４０３のソースはグランドに接続されている。
ＮＭＯＳトランジスタ４０４のドレインは電源４０１に接続され、ソースはＮＭＯＳトランジスタ４０５のドレインとＰＭＯＳトランジスタ４０６のゲートに接続され、ゲートには信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ４０５のゲートはＮＭＯＳトランジスタ４０３のゲートに接続され、ソースはグランドに接地されている。
ＰＭＯＳトランジスタ４０６のソースは電源４０１に接続され、ドレインはＮＭＯＳトランジスタ４０７のドレインとゲートに接続される。
ＮＭＯＳトランジスタ４０７のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ４１２のゲートに接続されている。ＮＭＯＳトランジスタ４１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ４１１のドレインとゲートに接続され、ソースはグランドに接続されている。ＰＭＯＳトランジスタ４１１のソースはたとえば３．０Ｖの電源４１０に接続されている。
またＮＭＯＳトランジスタ４１２のドレインはＨスキャナ４１３に接続されている。
抵抗４０２、ＮＭＯＳトランジスタ４０３，４０５でバイアス回路を構成し、ソースフォロア回路を構成するＮＭＯＳトランジスタ４０４にバイアス電流を供給している。
ここで、ＮＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ４０５はカレントミラー回路を構成し、またＰＭＯＳトランジスタ４０６，４１１とＮＭＯＳトランジスタ４０７，４１２は電流モードのレベルシフト回路を構成している。
次に、レベルシフト回路４００の動作について説明する。
信号電圧ＶｉｎがＮＭＯＳトランジスタ４０４のゲートに入力されると、ソースから出力された信号電圧が、次段のＰＭＯＳトランジスタ４０６のゲートに供給される。このＰＭＯＳトランジスタ４０６で信号電圧が信号電流に変換され、レベルシフト回路を構成するカレントミラー回路のＮＭＯＳトランジスタ４０７のドレインとゲートに供給され、ＮＭＯＳトランジスタ４１２のドレインから信号電流が出力され、ＭＯＳダイオードのＰＭＯＳトランジスタ４１１に供給され、信号電圧に変換される。
変換された信号電圧はＨスキャナ４１３に出力され、所定のタイミングで水平方向に転送される。
信号電圧ＶｉｎがＮＭＯＳトランジスタ４０４のゲートに入力されると、ソースから出力された信号電圧が、次段のＰＭＯＳトランジスタ４０６のゲートに供給される。このＰＭＯＳトランジスタ４０６で信号電圧が信号電流に変換され、レベルシフト回路を構成するカレントミラー回路のＮＭＯＳトランジスタ４０７のドレインとゲートに供給され、ＮＭＯＳトランジスタ４１２のドレインから信号電流が出力され、ＭＯＳダイオードのＰＭＯＳトランジスタ４１１に供給され、信号電圧に変換される。
変換された信号電圧はＨスキャナ４１３に出力され、所定のタイミングで水平方向に転送される。
ＰＭＯＳトランジスタ４０６でＶ（電圧）−Ｉ（電流）変換回路を構成し、ＮＭＯＳトランジスタ４０７とＮＭＯＳトランジスタ４１２でカレントミラー回路を構成し、またＰＭＯＳトランジスタ４１１でＩ（電流）−Ｖ（電圧）変換回路を構成し、高電圧から低電圧、たとえば１５．０Ｖから３．０Ｖへ電源電圧を下げている。この結果、消費電力を削減できる。
また、レベルシフト回路の前段にＮＭＯＳトランジスタ４０４を用いてソースフォロア回路を構成し、このソースフォロア回路の出力をＰＭＯＳトランジスタ４０６に供給している。
信号入力段にソースフォロア回路として用いたＮＭＯＳトランジスタ４０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であり、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、上述したように、フローティングディフュージョンからＮＭＯＳトランジスタ４０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上する。
さらに、入力初段のＮＭＯＳトランジスタ４０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。
このように、変換効率を向上させ、さらに消費電力も削減できる。
また、レベルシフト回路の前段にＮＭＯＳトランジスタ４０４を用いてソースフォロア回路を構成し、このソースフォロア回路の出力をＰＭＯＳトランジスタ４０６に供給している。
信号入力段にソースフォロア回路として用いたＮＭＯＳトランジスタ４０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であり、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、上述したように、フローティングディフュージョンからＮＭＯＳトランジスタ４０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上する。
さらに、入力初段のＮＭＯＳトランジスタ４０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。
このように、変換効率を向上させ、さらに消費電力も削減できる。
以上述べたように、Ｄ．Ｃ．（直流）レベルシフトを電流モードで行っているので、しきい値Ｖｔｈの大きなハイエンハンスメントＭＯＳトランジスタを使用する必要は無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下することにより変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。また、信号電圧が供給される初段ソースフォロア回路をＮＭＯＳトランジスタで構成することにより、配線容量を減らし変換効率を向上させることができる。
その結果、変換効率や周波数特性を低下させる事無しに電源電圧を低下することができ、ＣＣＤなどの固体撮像素子の低消費電力化が実現できる。
その結果、変換効率や周波数特性を低下させる事無しに電源電圧を低下することができ、ＣＣＤなどの固体撮像素子の低消費電力化が実現できる。
１０…固体撮像装置、１１…撮像部、１２…受光部（受光素子）、１３…垂直転送ＣＣＤ、１４…水平転送ＣＣＤ、１５…電荷検出部、１６，５０，１００，１５０，２００，５５０…出力バッファ回路、５１,６０，１０１，１１０，１５１，１７０,２０１，２１０，３５１，３５４，４０１，４１０，５５１，５６０…電源、５２,６２,６４,６６，１０４，１１１，１１３，１１５,１１６，１２０，１５６，１７１，１７４,１７６，２０６，２１１，２１３，２１５,２１６，２２０，３５２，３５５，４０６，４１１，５６４，５６６…ＰＭＯＳトランジスタ、５３,６１,６３,６５，１０３，１０５，１１２，１１４,１１７，１１８，１１９，１５３，１５４,１５５，１５７，１７２，１７３，１７５,２０３，２０４，２０５，２０７，２１２，２１４，２１７，２１８，２１９，３０２，３５３，３５６，４０３，４０４，４０５，４０７，４１２，５０２，５５３，５５４，５５５，５６１，５６２，５６３，５６５…ＮＭＯＳトランジスタ、１０２，１５２，２０２，４０２，５５２…抵抗、２５１，３０４…Ｖ（垂直）レジスタ、２５２−１〜２５２−Ｎ…Ｑ／Ｖ（電荷−電圧）変換回路、２５３，３５７，４１３…Ｈ（水平）スキャナ、５０４…Ｈ（水平）レジスタ。
Claims (12)
- 固体撮像素子のフローティングディフュージョンから得られる出力電圧を電流信号に変換し、該電流信号を直流レベルシフトして電源電圧を下げて駆動回路から出力する
固体撮像素子の出力バッファ回路。 - 前記固体撮像素子の信号電荷の水平方向の転送は、水平転送方式である請求項１記載の固体撮像素子の出力バッファ回路。
- 前記固体撮像素子の信号電荷の水平方向の転送は、水平スキャン方式である請求項１記載の固体撮像素子の出力バッファ回路。
- 信号電荷を転送する電荷転送部と、
フローティングディフュ−ジョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路と
を有する
固体撮像素子の出力バッファ回路。 - 前記レベル変換回路はカレントミラー回路を有する請求項４記載の固体撮像素子の出力バッファ回路。
- 前記電流変換回路はＰチャンネル絶縁ゲート電界効果トランジスタを有する請求項４記載の固体撮像素子の出力バッファ回路。
- 前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する請求項４記載の固体撮像素子の出力バッファ回路。
- 前記ソースフォロア回路はＮチャンネル絶縁ゲート電界効果トランジスタである請求項７記載の固体撮像素子の出力バッファ回路。
- マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、所定のタイミングで水平転送し、出力バッファ回路で電荷を検出して信号電圧として出力する固体撮像装置であって、
前記出力バッファ回路は、
前記信号電荷が転送されるフローティングディフュ−ジョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路と
を有する
固体撮像装置。 - 前記レベル変換回路はカレントミラー回路を有する請求項９記載の固体撮像装置。
- マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、垂直転送された信号電荷を電荷−電圧変換部で電圧に変換して水平スキャナ部に供給し、所定のタイミングで転送する固体撮像装置であって、
前記電荷−電圧変換部は、
前記信号電荷が転送されるフローティングディフュ−ジョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュ−ジョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路と
を有する
固体撮像装置。 - 前記レベル変換回路はカレントミラー回路を有する請求項１１記載の固体撮像装置。
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| JP2020028113A (ja) * | 2018-08-10 | 2020-02-20 | シャープ株式会社 | 電圧発生回路および固体撮像素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10164442A (ja) * | 1996-12-02 | 1998-06-19 | Texas Instr Japan Ltd | 相関二重サンプリング回路 |
| JP2005080177A (ja) * | 2003-09-03 | 2005-03-24 | Sony Corp | 固体撮像素子 |
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