JP4234959B2 - 固体撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、固体撮像装置に関し、より詳細には、固体撮像装置の画素信号読み出し時に読み出しスイッチを駆動する走査クロックの制御に関する。
【0002】
【従来の技術】
固体撮像装置は、信号電荷の読み出し方式の違いにより、CCD型とCMOS型に大別できる。
【0003】
後者のCMOS型固体撮像装置は、前者のCCD型固体撮像装置に比べて消費電力量が小さい点に優位性がある。近年、CMOS型固体撮像装置が数多く提案されている。
【0004】
CMOS型固体撮像装置は、APS(Active Pixel Sensor)と呼ばれる、画素内で信号を増幅するタイプのものが大半を占める。この場合、1画素は複数個のMOSトランジスタで構成されており、MOSトランジスタのスイッチング動作により信号を読み出すため、スイッチング雑音等によりCCD型固体撮像装置に比べると高いS/Nを得ることが困難である。
【0005】
そこで、なるべく光電変換部に近いところで信号を増幅してS/Nを高める方法の1つとして、光電変換部で発生した電荷を、光電変換部の等価容量よりも小さな容量に転送することで信号電圧を増幅する方法が検討されている。
【0006】
その一例として、固体HARP用高S/N信号読み出し回路の検討結果が報告されている(映像情報メディア学会技術報告:ITE Technical Report Vol.25,No.54,P.P.81〜86,IPU2001-63)。
【0007】
上記の回路の1列分の画素の信号電荷が出力に至るまでの、1垂直信号線分の回路構成を図1に示す。なお、図1では、1列に配列される複数の画素のうち1つの画素のみを示し、他の画素は省略している。
【0008】
図1に示すように、回路は、垂直走査器(垂直走査回路)2および水平走査器(水平走査回路)3からのクロック信号によって駆動、制御される。
【0009】
画素1は、光を受光して電荷を生成する光電変換部1a、フォトダイオード1aをリセットするための画素リセットスイッチ1b、光電変換部1aに蓄積された電荷の垂直信号線への取り出しを制御するための読み出しスイッチ(垂直選択スイッチ)1cとで構成され、読み出しスイッチ1cは垂直信号線6に接続されている。
【0010】
読み出しスイッチ1cをオンするためにゲート(ゲート電極)に印加するクロックは、垂直走査器2の出力を振幅制御クロック生成部7を通すことで生成される。振幅制御クロック生成部7は、クロック振幅制御回路7a、インバータ7b、7dおよびnMOSスイッチ7cより構成される。
【0011】
電荷転送回路5は、垂直信号線6へ取り出した電荷の転送を制御するための転送トランジスタ5aと、転送トランジスタ5aに負帰還をかける反転型増幅器5bと、転送トランジスタ5aを飽和領域で動作させる電圧に設定するための容量リセットスイッチ5cとで構成される。転送トランジスタ5aは、垂直信号線6上に設けられている。反転型増幅器5bは、入力に転送トランジスタ5aのソースが接続され、出力が転送トランジスタ5aのゲートに接続されている。容量リセットスイッチ5cは、転送トランジスタ5aのドレインに接続されている。さらに、転送トランジスタ5aの後段にはバッファ回路8aが設けられている。
【0012】
ここで、図1中、記号Cvは、読み出しスイッチ1cの拡散容量の1列の画素数分と垂直信号線6の配線容量の和である垂直信号線の浮遊容量を示し、記号Cpはバッファ回路8aの入力部寄生容量を示す。
【0013】
さらに、バッファ回路8aの後段には雑音低減化回路8bが設けられている。なお、参照符号3aは、水平走査器(水平走査回路)3で駆動される水平選択スイッチを示し、参照符号3bは、電荷を読み出す水平信号線を示す。
【0014】
上記の回路において、光電変換部1aで発生した電荷は、電荷転送回路5を介してバッファ回路8aの入力部寄生容量Cpに転送される。この場合、入力部寄生容量Cpは光電変換部1aの等価容量に比べて十分小さくすることが可能なため、信号電圧を増幅することができる。
【0015】
ここで、光電変換部1に埋め込みダイオードを使用しない場合、読み出しスイッチ1cを線形領域で動作させると信号電荷のほかにバイアス電荷も転送してしうため、転送先の入力部寄生容量Cpがバイアス電荷で飽和してしまうおそれがある。このため、上記したように、クロック振幅制御回路7a、インバータ7b、7dおよびnMOSスイッチ7cより構成される振幅制御クロック生成部7を垂直走査器2と読み出しスイッチ1cのゲートの間に設け、垂直走査クロックの振幅を画素リセットスイッチ1bにより設定される光電変換部1aのリセット電位Vr1よりも、ほぼ読み出しスイッチ1cの閾値分だけ高い値に調整している。これにより、信号電荷のみを転送することができる。
【0016】
クロック振幅制御回路7aの具体的な構成例として、上記文献では、図2に示す回路が挙げられている。
【0017】
図2に示すクロック振幅制御回路において、入力クロックの振幅を光電変換部1aのリセット電位Vr1と等しく設定し、nMOSトランジスタ9aのサイズを読み出しスイッチ1cと等しくし、nMOSトランジスタ9bに流れる電流Ibを小さくとることにより、光電変換部1aのリセット電位Vr1よりも読み出しスイッチ1cの閾値分だけ高い電圧の所望の出力クロックを得ることができるとされている。入力クロックの振幅は、図1に示したように、インバータ7dの電源電圧をVr1と等しくすることにより設定される。なお、図2中、参照符号9c、9dはpMOSトランジスタを、参照符号9e、9fはnMOSトランジスタをそれぞれ示す。
【0018】
【発明が解決しようとする課題】
しかしながら、上記のクロック振幅制御回路において、上記の所望の出力クロックを得ることは必ずしも容易ではないものと思われる。
【0019】
nMOSトランジスタ9aに着目すると、このnMOSトランジスタ9aは飽和領域で動作するため、電流と電圧の関係は下記式で表される。
【0020】
I=(βn/2)×(Vout−Vri−Vth)2
ここで、βnはnMOSトランジスタ9aのコンダクタンス係数を、Voutは出力クロックの振幅を、Vriは入力クロックの振幅を、VthはnMOSトランジスタ15の閾値を、それぞれ示す。
【0021】
上記式より、電流I=0とすることで上記の所望の電圧値(Vout=Vri+Vth)が得られることになる。
【0022】
ところが、実際には、MOSトランジスタのゲート−ソース電圧(Vgs)とドレイン電流(Ids)の関係を表した図3に示すように、トランジスタのゲート−ソース間の電圧が閾値に等しいときの電流値は0ではない。このときの電流値をImとすると、nMOSトランジスタ9aに電流Imを流したときの出力クロックが、所望の電圧値、すなわち求めるべき振幅値をもつクロックである。
【0023】
上記の電流値Imは、nMOSトランジスタ9bを流れる電流Ibによって決定される。
【0024】
しかしながら、nMOSトランジスタ9bは弱反転領域で動作するため、電流値Ibをゲート電圧で制御することは困難であり、また、nMOSトランジスタ9bの特性が僅かに異なると電流値Ibが大きくばらつくため、各行に設けられた制御回路の出力値がばらつき、画面上で横縞状の固定パターン雑音となる。
【0025】
本発明は、上記の課題に鑑みてなされたものであり、読み出しスイッチのゲートに印加するクロックの振幅を適正な値に正確に設定することにより、良好なダイナミックレンジが得られ、かつ該クロックの振幅のばらつきを軽減することにより、固定パターン雑音を軽減することができる固体撮像装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明に係る固体撮像装置は、入射した光を電荷に変換する光電変換部と、オン/オフ制御用のゲートを有し、該光電変換部で発生した電荷を読み出すための読み出しスイッチと、前記光電変換部をリセットするためのリセットスイッチとを備える画素が2次元アレイ状に配列された固体撮像装置であって、前記読み出しスイッチの前記ゲートに印加するクロックの振幅を制御する振幅制御クロック生成部をさらに備え、前記振幅制御クロック生成部は、カレントミラー回路及び電流源からなる2組の回路と、前記読み出しスイッチと同じサイズのトランジスタであって、ゲートとドレインが接続されるとともに、ドレイン電圧が前記読み出しスイッチの前記ゲートに印加するクロックの振幅として出力されるように構成されており、前記リセットスイッチによって設定されるリセット電圧と等しい第1電圧がソースに印加されるとともに、ゲート−ソース間電圧である第2電圧が前記読み出しスイッチの閾値と等しくなるように、前記ゲートと前記ドレインが接続された側の端子に接続された前記カレントミラー回路及び前記電流源より電流が供給され、前記ドレイン電圧を前記第1電圧と前記第2電圧との和で与えられる電圧に制御するトランジスタとを有する。
【0027】
これにより、振幅制御クロック生成部の出力が所定値に調整されるため、振幅制御クロック生成部の特性ばらつきに起因する読み出しスイッチのゲートに印加するクロックの振幅のばらつきを生じることがなく、固定パターン雑音を軽減することができる。また、信号電荷のみを転送し、バイアス電荷を転送することがないため、良好なダイナミックレンジを得ることができる。
【0028】
ここで、例えば、読み出しスイッチが垂直選択スイッチの場合、振幅制御クロック生成部は、各行ごとにそれぞれ設けてもよいが、全行で一個の共通の振幅制御クロック生成部を設けると、振幅制御クロック生成部を各行ごと設けた場合に生じうる振幅制御クロック生成部の行間の出力ばらつきの影響を回避することができ、より好適である。
【0029】
また、前記第1電圧は、前記トランジスタのソースと垂直走査器の間に配設されるインバータから供給されてもよい。
また、これに代えて、前記第1電圧は、前記トランジスタのソースに接続された直流電源から供給される直流電圧であってもよい。
この場合に、前記トランジスタ及び前記直流電源は、2次元アレイ状に配列された画素の全行に共通して1個のみ設けられていてもよい。
【0030】
【発明の実施の形態】
本発明に係る固体撮像装置の好適な実施の形態(以下、本実施の形態例という。)について、図を参照して、以下に説明する。
【0031】
本実施の形態例に係る固体撮像装置は、基本的な装置構成は前記した従来例と同様であるため、図示及び説明を省略する。
【0032】
本実施の形態例に係る固体撮像装置の振幅制御クロック生成部の主要部であるクロック振幅制御回路について、図4を参照して説明する。
【0033】
クロック振幅制御回路10は、図4に示すように、2個のカレントミラー回路12、14および電流源16、18からなる回路と1個のトランジスタ(ダミートランジスタ)20とで構成されている。
【0034】
カレントミラー回路12は、pMOSトランジスタ12a、12bにより構成された電流ソース型であり、カレントミラー回路14は、nMOSトランジスタ14a、14bにより構成された電流シンク型である。
【0035】
カレントミラー回路12のpMOSトランジスタ12bのゲートとドレインが接続された側の端子に電流源16が接続され、カレントミラー回路14のnMOSトランジスタ14bのゲートとドレインが接続された側の端子に電流源18が接続されている。
【0036】
カレントミラー回路12のもう1つの端子およびカレントミラー回路14のもう1つの端子は、トランジスタ20のゲートおよびドレインの接続部分に接続されている。
【0037】
トランジスタ20は、読み出しスイッチ1cと同じサイズに設定されている。
【0038】
カレントミラー回路12を流れる電流値をI1、カレントミラー回路14を流れる電流値をI2とし、I1>I2と設定すると、トランジスタ20に流れる電流値は、I1−I2となる。
【0039】
したがって、カレントミラー回路12、14を構成するpMOSトランジスタ12a、12bおよびnMOSトランジスタ14a、14bのサイズを調整し、上記の電流値(I1−I2)をトランジスタ20のゲート−ソース間の電圧が閾値に等しいときに流れる値、すなわち、従来例で説明した電流値Imと等しくなるように設定し、トランジスタ20の入力に光電変換部1aのリセット電位Vr1を印加することにより、トランジスタ20のドレイン、すなわち、クロック振幅制御回路10の出力として、光電変換部1aのリセット電位Vr1および読み出しスイッチ1cの閾値の和に相当する電圧が得られる。
【0040】
なお、クロック振幅制御回路10は、上記の機能を満たす限り、上記とは異なる回路構成とすることができる。
【0041】
以上説明したクロック振幅制御回路10を含む振幅制御クロック生成部を有する本実施の形態例に係る固体撮像装置について、図5を参照して説明する。
【0042】
振幅制御クロック生成部22は、クロック振幅制御回路10および従来例で説明したインバータ7b、7dおよびnMOSスイッチ7cのほかにさらにバッファ回路24を有する。クロック振幅制御回路10の出力電流は非常に小さいため、バッファ回路24で増幅して、読み出しスイッチ1cのゲートに供給される。
【0043】
本実施の形態例に係る固体撮像装置は、クロック振幅制御回路10の出力が所定値に調整されているため、読み出しスイッチのゲートに印加するクロックの振幅ばらつきをが小さくすることができる。また、このため、各行のクロック振幅制御回路10間の出力のばらつきを小さくできるため、読み出しスイッチのゲートに印加するクロックの振幅ばらつきをが小さくすることができ、固定パターン雑音を軽減することができる。また、信号電荷のみを転送し、バイアス電荷を転送することがないため、良好なダイナミックレンジを得ることができる。
【0044】
つぎに、本実施の形態例に係る固体撮像装置の第1の変形例について、図6を参照して説明する。
【0045】
第1の変形例の振幅制御クロック生成部26は、クロック振幅制御回路10の入力としてDC電源が用いられ、DC動作するクロック振幅制御回路10およびバッファ回路24により生成した所定のDC電圧をバッファ回路24および行選択線25の間に設けた行選択スイッチ28のスイッチングによりクロック化している点が、本実施の形態例に係る固体撮像装置と相違する。
【0046】
これにより、クロック振幅制御回路10の入力としてクロック信号を用いたときに、トランジスタ20の特性によって起こり得る出力クロックの歪みを生じるおそれがなく、また、安定した入力をクロック振幅制御回路10に供給することができる。
【0047】
なお、行選択スイッチ28のスイッチングを行うために行選択スイッチ28のゲートに印加するクロックの振幅は、光電変換部1aのリセット電位Vr1に等しく設定する必要がなく、図6に示すように垂直走査器2の電源電圧と同じでよいため、インバータ7dは不要となる。
【0048】
つぎに、本実施の形態例に係る固体撮像装置の第2の変形例について、図7を参照して説明する。
【0049】
第2の変形例の振幅制御クロック生成部30は、第1の変形例の振幅制御クロック生成部26のうち、クロック振幅制御回路10およびバッファ回路24を行外に出し、全行に共通して1個のみ設けている点が第1の変形例と相違する。
【0050】
これにより、振幅制御クロック生成部を各行ごと設けた場合に生じうる振幅制御クロック生成部の出力ばらつき(行間ばらつき)の影響を回避することができる。
【0051】
以上説明した本実施の形態例および各変形例の固体撮像装置の振幅制御クロック生成部は、光電変換部で発生した電荷を、光電変換部の等価容量よりも小さな容量に、読み出しスイッチのスイッチングにより転送させるような構成を有する他の装置に好適に適用することができる。
【0052】
【発明の効果】
本発明に係る固体撮像装置によれば、入射した光を電荷に変換する光電変換部と、光電変換部で発生した該電荷を読み出すための読み出しスイッチを備えた画素が2次元アレイ状に配列された構成を有する固体撮像装置において、読み出しスイッチのゲートに印加するクロックの振幅を、光電変換部のリセット電圧および読み出しスイッチの閾値の和に制御する振幅制御クロック生成部を有するため、振幅制御クロック生成部の出力が所定値に調整され、振幅制御クロック生成部の特性ばらつきに起因する読み出しスイッチのゲートに印加するクロックの振幅のばらつきを生じることがなく、固定パターン雑音を軽減することができる。また、信号電荷のみを転送し、バイアス電荷を転送することがないため、良好なダイナミックレンジを得ることができる。
【図面の簡単な説明】
【図1】 従来の固体撮像装置の回路のうち1垂直信号線を取り出して示した図である。
【図2】 図1の固体撮像装置に用いられるクロック振幅制御回路の回路構成を示した図である。
【図3】 MOSトランジスタのゲート−ソース電圧とドレイン電流の関係を示した図である。
【図4】 本実施の形態例に係る固体撮像装置のクロック振幅制御回路の構成を示した図である。
【図5】 図4のクロック振幅制御回路を含む固体撮像装置の概略構成を示した図である。
【図6】 図4のクロック振幅制御回路を含む第1の変形例の固体撮像装置の概略構成を示した図である。
【図7】 図4のクロック振幅制御回路を含む第2の変形例の固体撮像装置の概略構成を示した図である。
【符号の説明】
1 画素
1a 光電変換部
1b 画素リセットスイッチ
1c 読み出しスイッチ
2 垂直走査器
3 水平走査器
3a 水平選択スイッチ
3b 水平信号線
5a 転送トランジスタ
5b 反転型増幅器
6 垂直信号線
7b、7d インバータ
7c nMOSスイッチ
24 バッファ回路
10 クロック振幅制御回路
12、14 カレントミラー回路
12a、12b pMOSトランジスタ
14a、14b nMOSトランジスタ
16、18 電流源
20 トランジスタ
22、26、30 振幅制御クロック生成部
25 行選択線
28 行選択スイッチ
Claims (4)
- 入射した光を電荷に変換する光電変換部と、オン/オフ制御用のゲートを有し、該光電変換部で発生した電荷を読み出すための読み出しスイッチと、前記光電変換部をリセットするためのリセットスイッチとを備える画素が2次元アレイ状に配列された固体撮像装置であって、
前記読み出しスイッチの前記ゲートに印加するクロックの振幅を制御する振幅制御クロック生成部をさらに備え、
前記振幅制御クロック生成部は、
カレントミラー回路及び電流源からなる2組の回路と、
前記読み出しスイッチと同じサイズのトランジスタであって、ゲートとドレインが接続されるとともに、ドレイン電圧が前記読み出しスイッチの前記ゲートに印加するクロックの振幅として出力されるように構成されており、前記リセットスイッチによって設定されるリセット電圧と等しい第1電圧がソースに印加されるとともに、ゲート−ソース間電圧である第2電圧が前記読み出しスイッチの閾値と等しくなるように、前記ゲートと前記ドレインが接続された側の端子に接続された前記カレントミラー回路及び前記電流源より電流が供給され、前記ドレイン電圧を前記第1電圧と前記第2電圧との和で与えられる電圧に制御するトランジスタと
を有する、固体撮像装置。 - 前記第1電圧は、前記トランジスタのソースと垂直走査器の間に配設されるインバータから供給される、請求項1に記載の固体撮像装置。
- 前記第1電圧は、前記トランジスタのソースに接続された直流電源から供給される直流電圧である、請求項1に記載の固体撮像装置。
- 前記トランジスタ及び前記直流電源は、2次元アレイ状に配列された画素の全行に共通して1個のみ設けられている、請求項3に記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204188A JP4234959B2 (ja) | 2002-07-12 | 2002-07-12 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204188A JP4234959B2 (ja) | 2002-07-12 | 2002-07-12 | 固体撮像装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004048457A JP2004048457A (ja) | 2004-02-12 |
JP4234959B2 true JP4234959B2 (ja) | 2009-03-04 |
Family
ID=31709854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002204188A Expired - Fee Related JP4234959B2 (ja) | 2002-07-12 | 2002-07-12 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4234959B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107389203B (zh) * | 2017-08-23 | 2019-08-02 | 京东方科技集团股份有限公司 | 一种像素读取电路、阵列读取电路和像素读取方法 |
-
2002
- 2002-07-12 JP JP2002204188A patent/JP4234959B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2004048457A (ja) | 2004-02-12 |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081212 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
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LAPS | Cancellation because of no payment of annual fees |